CN101467235A - 双栅极晶体管及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 238000009792 diffusion process Methods 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 33
- 229910052751 metal Inorganic materials 0.000 claims description 62
- 239000002184 metal Substances 0.000 claims description 62
- 238000000034 method Methods 0.000 claims description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 48
- 229920005591 polysilicon Polymers 0.000 claims description 44
- 238000000151 deposition Methods 0.000 claims description 23
- 230000008021 deposition Effects 0.000 claims description 17
- 239000007772 electrode material Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 238000005137 deposition process Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 118
- 238000007667 floating Methods 0.000 description 28
- 239000003795 chemical substances by application Substances 0.000 description 23
- 230000008569 process Effects 0.000 description 20
- 239000000463 material Substances 0.000 description 18
- 238000005516 engineering process Methods 0.000 description 16
- 125000006850 spacer group Chemical group 0.000 description 16
- 230000008878 coupling Effects 0.000 description 15
- 238000010168 coupling process Methods 0.000 description 15
- 238000005859 coupling reaction Methods 0.000 description 15
- 239000011229 interlayer Substances 0.000 description 7
- 229910052735 hafnium Inorganic materials 0.000 description 5
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 5
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000002349 favourable effect Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 208000002925 dental caries Diseases 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- SQEHCNOBYLQFTG-UHFFFAOYSA-M lithium;thiophene-2-carboxylate Chemical compound [Li+].[O-]C(=O)C1=CC=CS1 SQEHCNOBYLQFTG-UHFFFAOYSA-M 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
- 229940043774 zirconium oxide Drugs 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种在半导体衬底(2)上的双栅极晶体管，包括第一扩散区(S2)、第二扩散区(S3)、以及双栅极(FG、CG)。将第一和第二扩散区(S2，S3)布置在衬底上，由沟道区(CR)将所述第一和第二扩散区(S2，S3)隔开。双栅极包括第一栅极电极(FG)和第二栅极电极(CG)。多晶硅层间电介质层(IPD)将第一栅极电极与第二栅极电极分开。将第一栅极电极布置在沟道区之上，由栅极氧化物层(G)将所述第一栅极电极与沟道区分开。将第二栅极电极定形为中心体。将多晶硅层间电介质层布置为包围第二栅极电极主体外表面(A1)的管道形状的层。第一栅极电极包围多晶硅层间电介质层。
Description
技术领域
本发明涉及双栅极晶体管。此外，本发明涉及制造这样的双栅极晶体管的方法。此外，本发明涉及包括这样的双栅极晶体管在内的非易失性存储单元。此外，本发明涉及包括至少一个这样的非易失性存储单元在内的半导体器件。
背景技术
实际上非易失性存储器件(NVM)是任何便携式电子设备(装置)的大众的并且不可替代的部件。典型地，将NVM作为工艺选项嵌入基线逻辑CMOS平台。一个现有技术的NVM是浮动栅极构思，其中利用电介质层(多晶硅层间电介质(inter-poly-dielectric)，IPD)将浮动栅极与控制栅极分开。这样的存储器的具体实施例是2晶体管(2T)单元，其中每个单元具有与层叠的控制栅极和浮动栅极相邻的存取(或选择)栅极。
通过在控制栅极上提供给定的电压，控制栅极能够借助于衬底与浮动栅极之间的电子遂穿来控制浮动栅极上的编写和擦除操作。
典型地，在上述类型的现有NVM器件中，编写/擦除电压约为15-20V。
用于编写和擦除的电压电平具有的缺点在于，利用低电压电池给便携式应用供电，使得必须在片上产生和操纵高电压，从而消耗面积和功率。因此，便携式应用将得益于编写和擦除电压电平的减小。这会导致便携式应用的功耗减小，从而导致可以将需要的电池数量和/或容量减小的应用设计，或可选地，导致再充电/替换电池之前更长的工作时间。这还将简化对需要耐受高电压的***驱动电路的设计，从而使得能够以较低的成本，减小的面积、掩模数量(mask count)、或工艺复杂度(即，更好的成品率(yield))，来制造闪存。
先前通过改进控制栅极与浮动栅极之间的电容耦合(capacitivecoupling)实现对编写/擦除电压的这样的减小，其中，通过将浮动和控制栅极重叠的面积增大或通过将高-K电介质作为IPD引入浮动与控制栅极之间来改进控制栅极与浮动栅极之间的电容耦合。前一种解决方案使得不期望地增大了存储单元的尺寸，而后一种解决方案带来了严重的制造难题，目前为止伴随有不令人满意的可靠性性能。
发明内容
从而本发明的目的是提供过一种双栅极晶体管，所述双栅极晶体管需要较低的电压电平来进行编写和擦除。
利用一种在半导体衬底上的双栅极晶体管来实现本发明的目的，衬底包括第一扩散区、第二扩散区、以及双栅极；将第一和第二扩散区布置在衬底上，由沟道区将所述第一和第二扩散区隔开；双栅极包括第一栅极电极和第二栅极电极；层间电介质层将第一栅极电极与第二栅极电极分开；将第一栅极电极布置在沟道区之上，由栅极氧化物层将所述第一栅极电极与沟道区分开；
将第二栅极电极定性为中心体；将多晶硅层间电介质层布置为包围第二栅极电极主体外表面的管道形状的层，第一栅极电极包围多晶硅层间电介质层。
有利地，浮动栅极包围控制栅极的这种布置使得在浮动栅极与控制栅极之间相对高的耦合。通过提供这样的耦合，与现有技术中使用的电压电平相比，能够将控制栅极上用于编写和擦除的电压减小。
此外，通过这样减小编写和擦除电压电平能够更简单地实现辅助电路，例如用于将电源电压电平提高到编写和擦除电压电平的电荷泵。这可以减少制造半导体器件的工艺步骤的数目，还可以节约存储单元在半导体器件上占用的面积，所述半导体器件包括根据本发明的非易失性存储单元。
此外，本发明涉及如以上所述的双栅极晶体管，其中，将双栅极布置在由预金属电介质层(pre-metal dielectric layer)的侧壁和上壁限定边界的空腔中。
这样，本发明有利地允许以基线CMOS技术产生非易失性存储单元，而不影响被预金属电介质层覆盖的任何现有的CMOS晶体管。
此外，本发明涉及如上所述的双栅极晶体管，其中空腔包括达到预金属电介质层的上表面的高度的至少一个开口，利用被布置为第二栅极电极的电连接的导电材料来填充所述至少一个开口。
有利地，被填充有导电材料的开口可以用于第二栅极线的电连接。这可以使得包括本发明存储单元在内的存储器阵列所需要的母线(strap)的数目减少。
此外，本发明涉及一种在半导体衬底上制造这样的双栅极晶体管的方法，衬底包括第一扩散区、第二扩散区、以及双栅极；双栅极包括第一栅极电极和第二栅极电极；将第一和第二扩散区布置在衬底中，由沟道区将所述第一和第二扩散区隔开；将第一栅极电极布置在沟道区之上，由栅极氧化物层将所述第一栅极电极与沟道区分开；以及由层间电介质层将第一栅极电极与第二栅极电极分开；该方法包括：
-在半导体衬底上形成至少一个COMS器件，所述COMS器件具有第一和第二扩散区、沟道区、以及单个栅极；将单个栅极布置在沟道区之上，利用栅极氧化物层将所述单个栅极与沟道区分开；
-在COMS器件上沉积预金属电介质层，以至少覆盖单个栅极；
-将预金属电介质层下面的单个栅极去除，以在预金属电介质层中形成空腔；
-在空腔中产生双栅极，将第二栅极电极定形为中心体；将多晶硅层间电介质层布置为包围第二栅极电极主体内表面的管道形状的层，第一栅极电极包围多晶硅层间电介质层。
有利地，这种方法与基于CMOS的半导体器件的工艺完全兼容。此外，与现有技术制造非易失性存储单元的方法相比，本发明的方法可以需要更少数目的掩模(以及基于掩模的操作)。
此外，本发明涉及如上所述的双栅极晶体管的制造方法，其中，通过共形沉积工艺来沉积第一栅极电极材料、电介质层、以及第二栅极电极材料中的至少一个。有利地，这允许利用沉积的层均匀地覆盖空腔中的侧壁，从而可以得到这样的层的均匀电特性。
此外，本发明涉及如上所述的双栅极晶体管的制造方法，在沉积第一栅极电极材料之前：
-去除栅极氧化物层；
-重新生长或重新沉积栅极氧化物。
因此，本发明使得以基线CMOS工艺制作的CMOS晶体管下面的氧化物成分和厚度可以与使可独立调整相应氧化物层的双栅极晶体管下面的隧道氧化物不同。这相对于现有技术提供了另一优点，因为例如在现有技术2T单元中两种氧化物是相同的。根据本发明对栅极氧化物的重新构造对于缩放目的而言是有利的。
一种如上所述的双栅极晶体管的制造方法，其中，在所述预金属电介质层上沉积第二预金属电介质层。
在该步骤期间，将第二预金属电介质层沉积在第一预金属电介质层5上。这允许仅初始地形成(或沉积)相对薄的(第一)预金属电介质层(足够覆盖栅极厚度)，在所述相对薄的(第一)预金属电介质层中制作开口以及产生和布置浮动栅极和控制栅极。这样，第二预金属沉积层使得第一和第二预金属电介质层的厚度与在基于CMOS的器件中正常使用的厚度相对应。如果在第一金属化工艺(第一金属)之后沉积第二预金属电介质层，则第二预金属电介质层还有利地允许将配线放置在存储器阵列之上的第一金属层中，而不用对开口内的第二栅极材料进行不需要的互连。
此外，本发明涉及一种半导体衬底上的非易失性存储单元，包括如上所述的双栅极晶体管。
此外，本发明涉及一种半导体器件，包括至少一个如上所述的双栅极晶体管。
附图说明
现在将参考附图仅以示例的方式来描述本发明的实施例，附图中相应的参考符号指示相应的部分，附图中：
图1a、1b分别示出了根据现有技术的非易失性2T存储单元的截面图以及顶视图；
图2a、2b分别示出了根据本发明的非易失性2T存储单元的截面图以及顶视图；
图3a、3b分别示出了沿着线A-A和线B-B的、初始标准基线CMOS制作过程之后的、根据本发明的非易失性2T存储单元的截面图；
图4a、4b分别示出了沿着线A-A和线B-B的、在本发明第一制造步骤之后的非易失性2T存储单元的截面图；
图5a、5b、5c分别示出了沿着线A-A、沿着线B-B以及沿着线C-C的、在本发明第二制造步骤之后的非易失性2T存储单元的截面图；
图6a、6b、6c分别示出了沿着线A-A、沿着线B-B以及沿着线C-C的、在本发明第三制造步骤之后的非易失性2T存储单元的截面图；
图7a、7b、7c分别示出了沿着线A-A、沿着线B-B以及沿着线C-C的、在本发明第四制造步骤之后的非易失性2T存储单元的截面图；
图8a、8b、8c分别示出了沿着线A-A、沿着线B-B以及沿着线C-C的、在本发明第五制造步骤之后的非易失性2T存储单元的截面图；
图9a、9b、9c分别示出了沿着线A-A、沿着线B-B以及沿着线C-C的、在本发明第六制造步骤之后的非易失性2T存储单元的截面图；以及
图10a、10b、10c分别示出了沿着线A-A、沿着线B-B以及沿着线C-C的、在本发明后续造步骤之后的非易失性2T存储单元的截面图。
具体实施方式
现在将作为对非易失性2T存储单元的实现、以非限制性示例的方式示出本发明。然而，注意本发明一般涉及双栅极晶体管布置，例如可以在1T NOR、NAND或AND存储器阵列中布置的多种形式的非易失性存储单元中能够使用所述双栅极晶体管布置。
图1a、1b分别示出了根据现有技术的非易失性2T存储单元的截面图和顶视图。
如图1a的截面E-E所示，现有技术的非易失性2T存储单元1包括半导体衬底2，存取晶体管AT1和层叠栅极晶体管DT1相邻地位于所述半导体衬底2的顶面上。
存取晶体管AT1由包括栅极氧化物G、存取栅极AG、伪栅极(dummy gate)DG、多晶硅层间电介质IPD以及隔离物SP在内的层叠(stack)组成。
在存取晶体管AT1中，将栅极氧化物G布置在半导体衬底2的表面上。
在栅极氧化物G之上布置存取栅极AG，在存取栅极AG之上布置多晶硅层间电介质IPD。在该情况下具有伪功能(即，与AG层发生电接触)的伪栅极DG位于IPD层之上。最后，利用电介质层DL覆盖伪栅极DG，所述电介质层DL还覆盖存取栅极AG和伪栅极DG的侧壁。与存取栅极AG和伪栅极DG的侧壁上的电介质DL相邻地布置隔离物SP。
根据现有技术的层叠栅极晶体管DT1由包括栅极氧化物G、浮动栅极FG、多晶硅层间电介质IPD、控制栅极CG以及隔离物SP在内的层叠组成。
将层叠栅极晶体管的隧道(tunnel)氧化物G布置在半导体衬底2的表面上。
在隧道氧化物G之上布置浮动栅极FG，在浮动栅极FG之上布置多晶硅层间电介质IPD。控制栅极CG位于IPD层之上。利用电介质层DL覆盖控制栅极CG，所述电介质层DL还覆盖浮动栅极FG和控制栅极CG的侧壁。与浮动栅极FG和控制栅极CG的侧壁上的电介质DL相邻地布置隔离物SP。
公共扩散区(diffusion region)S2位于存取晶体管AT1与层叠栅极晶体管DT1之间。此外，扩散区S1位于存取晶体管AT1横对面的半导体衬底表面中，扩散区S3位于双栅极晶体管DT1横对面的半导体衬底表面中。
本领域技术人员将了解，半导体衬底中的扩散区可以用作源极或漏极。
图1b示出了现有技术的非易失性2T存储单元的布局的顶视图。
将存取栅极AG布置成以水平方向X延伸的线。还将控制栅极CG布置成与存取栅极线AG平行的线。浮动栅极FG作为水平线在控制栅极之下延伸，然而如本领域技术人员了解的，浮动栅极FG被由虚线矩形SLIT指示的缝隙(slit)中断，以将2T存储器阵列相邻单元(未示出)的浮动栅极FG相隔离。
在扩散区S1上布置第一触点C1。在扩散区S3上布置第二触点C2.可选地，可以利用X方向上的局部互连线(LIL)(未示出)形成触点C1。
在图1a、1b的布置中，通过在控制栅极CG上提供给定的电压，控制栅极CG能够对浮动栅极FG上的编写和擦除操作加以控制。
在控制栅极CG处的正电压的控制下，电子能够通过电介质栅极氧化物层G，并且能够进入浮动栅极作为存储的电荷。将电荷存储在浮动栅极上的这个过程能够基于热电子注入或Fowler-Nordheim(FN)遂穿的机制(2T、NAND、AND通常使用Fowler-Nordheim遂穿，1T NOR通常使用沟道热电子注入)。以类似的方式，控制栅极CG上足够大的负电压能够将通过FN遂穿存储在浮动栅极中的电荷去除。
典型地，在如图1a、1b所示的现有技术的非易失性2T存储单元中，编写/擦除电压在约15-20V的范围内。
如以上提到的，由于相对大的功耗，使得这样的编写/擦除电压电平可能对便携式应用中的非易失性存储单元的应用造成不利影响。
用于编写和擦除的电压电平是由浮动栅极与控制栅极之间的耦合因子(coupling factor)来确定的。耦合因子取决于IPD层的特性以及取决于浮动栅极与控制栅极的重叠区域的特性。
在本发明中认识到，通过改进浮动栅极FG与控制栅极CG之间的耦合因子，可以减小编写/擦除电压。然而这种耦合的增加仅在实现所述耦合的增加而不增大单元尺寸的情况下是有利的。有利地，这将使得操作2T存储单元的功耗更低。
图2a、2b分别示出了根据本发明的非易失性2T存储单元的截面图和顶视图。
如图2a的截面图所示，根据本发明的非易失性2T存储单元100包括半导体衬底2，双栅极晶体管DT2与存取晶体管AT2相邻地位于衬底2的表面上。
存取晶体管AT2由包括栅极氧化物G、存取栅极AG、以及隔离物SP在内的层叠组成。
在存取晶体管AT2中，将栅极氧化物G布置在半导体衬底2的表面上。
在栅极氧化物G之上布置存取栅极AG，利用电介质层DL(然而图2中未示出)覆盖所述存取栅极AG，所述电介质层DL还覆盖存取栅极AG的侧壁。与存取栅极AG的侧壁上的电介质DL相邻地布置隔离物SP。
本发明的双栅极晶体管DT2由栅极氧化物(隧道氧化物)G、第一栅极FG、多晶硅层间电介质IPD、第二栅极CG以及隔离物SP组成。
在该示例中，第一栅极电极FG用作浮动栅极，第二栅极电极CG用作控制栅极。
此外，将栅极氧化物G布置在半导体衬底2的表面上。
双栅极由作为中心(矩形)体的第二栅极CG组成。在第二栅极的外表面布置多晶硅层间电介质层IPD作为矩形管道形状(conduit-shaped)层。利用也具有矩形管道形状的第一栅极包围多晶硅层间电介质层IPD。第一栅极FG毗邻栅极氧化物G。
在栅极氧化物G之上布置第一栅极FG，第一栅极FG采用具有第一内表面A1的矩形管道的形状。典型地，第一内表面A1是封闭式表面。在第一内表面A1上布置多晶硅层间电介质IPD层。多晶硅层间电介质层IPD还形成具有第二(封闭式)内表面A2的管道。在由IPD层划界的区域内布置第二栅极CG作为镶嵌物(inlay)。第二栅极CG填充由IPD层划界的区域。
利用电介质层DL覆盖第一栅极FG的外部上表面，所述电介质层DL还覆盖第一栅极FG的外部侧壁。与第一栅极FG外部侧壁上的电介质层DL相邻地布置隔离物SP。
公共扩散区(扩散区域)S2位于存取晶体管AT2与双栅极晶体管DT2之间。此外，扩散区S1位于存取晶体管AT2横对面的半导体衬底表面中，扩散区S3位于双栅极晶体管DT2的横对面的半导体衬底表面中。
在本发明的2T存储单元的双栅极晶体管DT2中，将第一栅极FG布置为完全围绕第二栅极CG。这样，实现了与现有技术的双栅极晶体管的浮动栅极与控制栅极之间的耦合面积相比，相对扩大了第一栅极FG与控制栅极CG之间的耦合面积。与根据现有技术的浮动栅极与控制栅极的层叠相比，通过对第二栅极CG和第一栅极FG的这样布置，能够实现第一栅极FG与第二栅极CG之间相对更高的电耦合，而不增大单元的尺寸。
理想地，第一栅极FG与第二栅极CG之间的耦合可以是一(unity)，这样将达到最小编写/擦除电压。对于栅极氧化物G的标定厚度10nm，理想的编写/擦除电压将约为10V，这与隧道氧化物中10MV/cm的电场相对应。
估计出在实际中，耦合将小于一，以及在根据本发明的2T存储单元中编写/擦除电压将在大约11V至大约13V之间，至少低于由现有技术的2T存储单元得到的值(典型地将约为15-16V)。注意，电压的实际值可取决于单元的尺寸和几何结构。
图2b示出了根据本发明的非易失性2T存储单元的布局的顶视图。
将存取栅极AG布置为以水平方向X延伸的线。还将第一栅极FG和第二栅极CG(在周围的第一栅极FG内部)布置为与存取栅极线AG平行的线。如以下将详细解释的，利用由虚线矩形HOLE指示的孔结构在相邻的2T存储单元之间将第一栅极FG的线中断，以将2T存储阵列的相邻单元(未示出)的第一栅极FG相隔离。第二栅极CG作为不中断的线延续。
在扩散区S1上布置第一触点C1。在扩散区S3上布置第二触点C2。此外，注意可以使用LIL线(未示出)来代替第一触点。
此外，图2b示意性示出了与第一栅极FG和第二栅极CG的线平行的线A-A。示出了线B-B，所述线B-B在Y方向延伸并且穿过HOLE区。此外，示出了线C-C，所述线C-C在Y方向延伸并且与图2a的截面的方向一致。
图3a、3b示出了分别沿着线A-A和沿着线B-B的、在完成了整个标准前端线(front-end-of-line)CMOS工艺之后的(至多并且包括：预金属电介质层(pre-metal dielectric)PMD层的沉积(deposition)，以及使用例如化学机械抛光(chemical mechanical polishing)CMP工艺对其进行的平坦化(planarization))、本发明实施例的非易失性2T存储单元的截面图。后面的图将示出制作根据本发明的器件的一系列独特制造步骤。
在从标准基线数字CMOS工艺直到预金属电介质层(PMD)的工艺期间的制造之后，制造根据本发明的非易失性2T存储单元100，以形成至少一个CMOS器件，所述CMOS器件具有：第一和第二扩散区域S2、S3，沟道区CR，单个栅极CG/FG，以及隔离物SP。
将沟道区CR布置在第一与第二扩散区域S2、S3之间。将单个栅极CG/FG布置在沟道区CR之上，并且利用栅极氧化物层G将所述单个栅极CG/FG与沟道区CR分开。单个栅极CG/FG包括被隔离物SP覆盖的侧壁。预金属电介质层5(典型地是平坦化的电介质层)覆盖CMOS器件。
在2T存储单元的示例的情况下，通过如以下详细解释的标准基线数字CMOS工艺，形成共享公共扩散区的两个相邻的CMOS器件。
在半导体衬底2的表面处限定隔离区3(例如，STI或浅沟(shallowtrench)隔离区)，所述隔离区3隔离了半导体表面的一部分2a。然后注入n型和p型阱。在隔离的半导体衬底部分2a之上形成栅极氧化物G。
接下来，沉积多晶硅层4。将多晶硅层4图案化(pattern)以形成存取栅极线AG和(单个)栅极线CG/FG。在将线AG和CG/FG图案化之后，在线AG和CG/FG的侧壁上产生隔离物。
同时，将电路(例如逻辑)的其它部分中的栅极图案化。接下来使用专用掩模来注入n型和p型扩展区(extension)以及可能的晕圈(halo)(袋口(pocket))，在包括线AG和CG/FG在内的每个栅极的侧壁上产生非导电的隔离物。
接下来，注入n++和p++源极和漏极，以分别形成NMOS和PMOS晶体管，并且将所述n++和p++源极和漏极硅化(silicided)(未示出这些细节)。
优选地，在本发明中将线CG/FG排除在硅化之外。
最后，将预金属电介质层(PMD)层5沉积并且平坦化。图3a和3b示出了该工艺阶段的2T存储单元。典型地，预金属电介质层5由厚度在200至700nm之间的氧化物组成。其还可以由多层组成，所述多层包括薄为10-20nm氮化硅或碳化硅层，以及厚为200-700nm氧化硅层。
注意，在图4-9中为了清楚起见，未示出扩散区S1、S2、S3。
图4a、4b示出了分别沿着线A-A和线B-B的、在第一制造步骤之后的、本发明的非易失性2T存储单元的截面图。
在第一制造步骤期间，通过使用采用掩模的平版印刷(lithographic)工艺，在预金属绝缘层5中蚀刻开口6，其中所述掩模包括如图2b中指示的图案化元件HOLE。图案化元件HOLE的宽度(Y方向上的)比CG/FG线的宽度略大。以这样的方式实施蚀刻工艺，以便使用光致抗蚀剂(photoresist)作为掩蔽层，将HOLE掩模所限定的开口6中CG/FG线以上的预金属电介质层(PMD)层5去除的。典型地，这种各向异性蚀刻将只把PMD层材料从CG/FG线及其围绕物之上去除，并且停止在栅极CG/FG上蚀刻多晶硅层。
注意，可以采用这样的方式来调整形成开口6的工艺，使得开口6变成锥形(tapered)(表面处比与栅极CG/FG多晶硅层的交界面处略宽)，这是因为锥形形状可以使得容易执行其它制造步骤(参见以下)。
预金属电介质层5防止存取栅极AG变成双栅极晶体管。
注意，这样，本发明有利地允许以基线CMOS技术产生非易失性存储单元而不影响被预金属电介质层覆盖的任何现有的CMOS晶体管。
图5a、5b、5c示出了分别沿着线A-A、沿着线B-B以及沿着线C-C的、在第二制造步骤之后的、本发明的非易失性2T存储单元的截面图。
在这个制造步骤期间，实施各向同性多晶硅蚀刻工艺，以将通过开口6暴露的栅极CG/FG完全去除。关于二氧化硅，各向同性多晶硅蚀刻工艺是可选择的。这样的蚀刻工艺本质上是本领域技术人员公知的。该蚀刻工艺可以是湿蚀刻或干蚀刻工艺。
原理上，在各向同性蚀刻期间栅极氧化物保持完整。然而，因为可靠性对于存储器是必要的，所以可以优选地通过例如湿蚀刻将原始栅极氧化物去除并且生长(grow)或沉积针对存储器晶体管的需要而定制的新的栅极氧化物层。经由开口6以自对准(self-aligned)工艺进行生长或沉积，该工艺从而节约了附加的掩模层。此外，对于该栅极电介质可以使用诸如高k电介质之类的可选材料，例如二氧化铪(hafnium oxide)HfO2，硅酸铪(hafnium silicate)HfSiO，氮化硅酸铪(nitrided hafnium silicate)HfSiON，氧化铝Al2O3，氧化锆(zirconiumoxide)等，只要这些材料能够在硅上生长或一致地沉积。
所以，AG下面的氧化物成分和厚度可以与DT2下面的隧道氧化物G不同，这提供了独立调整相应氧化物层的可能性。这还提供了超过现有技术的另一优点，因为在现有技术2T单元中，两种氧化物是相同的。这对于缩放目的是有利的。
通过蚀刻工艺将位于开口6处的多晶硅CG/FG线去除，还将在以X方向相邻的两个开口6之间的预金属电介质层5以下的多晶硅CG/FG线去除。在预金属电介质层5中形成连续的隧道。应该选择适合于开口6的间距的各向同性硅蚀刻的蚀刻时间。
通过蚀刻工艺以及栅极氧化物再生工艺，形成空腔7，所述空腔7由栅极氧化物层G和预金属电介质层5的表面限定边界。
通过蚀刻工艺，使CG/FG线的隔离物SP保持大体完整。
由于利用封装存取栅极线AG的预金属电介质层5进行隔离，使得存取栅极线AG不受蚀刻工艺的影响。
图5c示出了2T存储单元在图2b所示的线C-C处的截面图。在半导体衬底部分2a(区2a指示p阱区)之上，由预金属电介质层5的侧壁和上壁为空腔7限定边界。例如，空腔7可以具有处于约50至200nm之间的高度。
图6a、6b、6c示出了分别沿着线A-A、沿着线B-B以及沿着线C-C的、在第三制造步骤之后的、本发明的非易失性2T存储单元的截面图。
在该制造步骤期间，优选地通过化学气相沉积(chemical vapor
deposition)工艺来沉积掺杂多晶硅层8，所述化学气相沉积工艺允许对掺杂多晶硅层8的共形(conformal)沉积。掺杂多晶硅层8覆盖预金属电介质层5以及空腔7的垂直和水平表面5a、5b、5c。
掺杂多晶硅层8的厚度可以约为20nm。
图7a、7b、7c示出了分别沿着线A-A、沿着线B-B以及沿着线C-C的、在第五制造步骤之后的、本发明的非易失性2T存储单元的截面图。
在该制造步骤期间，通过各向异性蚀刻工艺来蚀刻掺杂多晶硅层8。
由于蚀刻工艺的各向异性，使得从预金属电介质层5的开口6中的上表面5a和侧壁5b以及从开口6的水平底部去除多晶硅，同时，在预金属电介质层5的内表面5c上以及在由开口6(的投影)限定边界的栅极氧化物层G的表面部分上，多晶硅层9保持完整。
如图7c所示，在该蚀刻期间，空腔7的上壁和侧壁上的掺杂多晶硅层9保持完整。
在开口6中，通过蚀刻工艺将掺杂多晶硅层8去除。
典型地，采用过蚀刻(overetch)(即，针对给定的层厚度和给定的蚀刻速率的需要，在相对更长的时间中进行蚀刻)来执行对多晶硅层的蚀刻，以确保将不需要的多晶硅残余去除(例如，在开口6的侧壁上)以及将相邻存储单元的FG栅极断开。
图8a、8b、8c示出了分别沿着线A-A、沿着线B-B以及沿着线C-C的、在第六制造步骤之后的、本发明的非易失性2T存储单元的截面图。
接下来，优选地通过化学气相沉积工艺来沉积多晶硅层间电介质层IPD，所述化学气相沉积工艺允许多晶硅层间电介质层IPD的共形生长。
多晶硅层间电介质层IPD覆盖预金属电介质层5的所有暴露的垂直和水平表面5a、5b。此外，在预金属电介质层5的内表面5c上以及在空腔中由开口6(的投影)限定边界的栅极氧化物层G的表面部分上，多晶硅层间电介质层IPD覆盖空腔7中的掺杂多晶硅层9。
此外，在开口6中，还利用多晶硅层间电介质层IPD来涂敷预金属电介质层5、隔离物SP以及栅极氧化物层G的侧壁。
多晶硅层间电介质层IPD的(电)厚度约为5-15nm。
图9a、9b、9c示出了分别沿着线A-A、沿着线B-B以及沿着线C-C的、在第六制造步骤之后的、本发明的非易失性2T存储单元的截面图。
在该制造步骤期间，实施第二栅极材料10的沉积。典型地，如本领域技术人员所了解的，化学气相沉积工艺能够利用第二栅极材料10来填充空腔7。
例如，对于这种沉积工艺合适的材料是掺杂多晶硅或钨。
在第二栅极材料10的沉积之后，实施平坦化以将第二栅极材料100从预金属电介质层5的上表面去除。利用第二栅极材料10填充开口6直到预金属电介质层5的上表面的高度。
利用第二栅极材料10完全填充空腔7，形成连续的掩埋线(buriedline)。
有利地，填充有第二栅极材料10的开口6可以用于第二栅极线的电连接。
将钨用作第二栅极材料10可以得到较低的第二栅极总电阻，这有利地可以使得在包括本发明的2T存储单元在内的存储器阵列中所需要的母线(strap)的数目减少。
接下来，形成普通接触孔，以连接芯片上存在的所有电路元件的源极(扩散区)、漏极(扩散区)、栅极、存取栅极、以及控制栅极CG区。此外，采用本领域技术人员公知的传统方式，继续以后端线(back-end-of-line)(互连或配线)工艺进行制造。这样，能够实现多金属层互连。这里将不对其进行描述。
图10a、10b、10c示出了根据本发明另一实施例的、分别沿着线A-A、沿着线B-B以及沿着线C-C的、在后续造步骤之后的、本发明的非易失性2T存储单元的截面图。
在该步骤期间，可以将第二预金属电介质层11沉积在第一预金属电介质层5上。这允许初始地仅形成(或沉积)相对薄的PMD层5(足够覆盖栅极厚度，即栅极顶端以上约100nm的PMD厚度)，在所述PMD层5中制作开口6并且根据本发明第一实施例来产生和布置FG和CG。
然后，可以需要这样的第二预金属沉积层11来确保2T存储单元100的表面可以大致与基于CMOS的器件中通常使用的厚度相对应。如果在第一金属化工艺(第一金属)之后沉积第二预金属电介质层11，则第二预金属电介质层11还允许在存储器阵列之上的第一金属层中放置配线，而不用对开口6(即，目前被第二PMD层11掩埋的开口)内的第二栅极材料10进行不需要的互连。
可选地，PMD层5可以用作在形成双栅极结构之后将被去除的伪层。这样，在形成双栅极结构之后将实现所有的注入(扩展、晕圈、以及扩散注入)，这带来了在针对材料的加工温度预算方面的灵活性，所述材料用于形成CG和/或FG结构。这样，隔离物也无需处于适当位置，而是在例如伪PMD层的湿蚀刻消除之后来实现该隔离物。
本领域技术人员将清楚，可以在不背离本发明的实际精神的情况下将本发明的其它实施例构思或变成为实际，本发明的范围仅受最终授权的所附权利要求的限制。描述不旨在限制本发明。在以上描述中，仅作为示例使用2T存储单元的配置。
变体可以是，将原始栅极氧化物G去除并且替换成专用栅极氧化物层(或通常地，栅极电介质层)。可以将可选材料用作新的栅极电介质，如氮化硅或其它通过例如原子层CVD方法沉积的高K材料。
类似地，IPD层可以由多种非传统的高K电介质组成。因为在这种情况下随后将进行的加工步骤处于相对低的温度，所以集成更加直接。此外，可以避免高K电介质层的任何不期望的重结晶，这得到了更好的可靠性。
FG和CG栅极可以是传统的掺杂多晶硅或其它导电材料，如(通过低压CVD沉积的)钨或(通过原子层或低压CVD沉积的)其它材料。
此外，在标准阱注入期间可以省略在CG/FG晶体管下面的沟道掺杂，而是通过气相(vapor pahse)掺杂或等离子体浸入掺杂技术(两种技术都是公知的，并且允许对高度非共形表面的掺杂)以自动对准的方式来实现，使得一旦形成沟道并且去除了原始栅极氧化物G，就将适量的掺杂剂(例如，B、As、P...)并入晶体管沟道中。该步骤之后可以进行新的栅极氧化物生长/沉积以及如第一实施例中描述的相同步骤。
Claims (20)
1、一种半导体衬底(2)上的双栅极晶体管，
包括第一扩散区(S2)、第二扩散区(S3)、以及双栅极(FG、CG)；
将第一和第二扩散区(S2，S3)布置在衬底中，由沟道区(CR)将所述第一和第二扩散区(S2，S3)隔开；
双栅极包括第一栅极电极(FG)和第二栅极电极(CG)；
层间电介质层(IPD)将第一栅极电极与第二栅极电极分开；
将第一栅极电极布置在沟道区之上，由栅极氧化物层(G)将所述第一栅极电极与沟道区分开；
将第一栅极电极布置为管道形状的层，该管道形状的层具有包围多晶硅层间电介质层的第一内表面(A1)，
多晶硅层间电介质层包围第二栅极电极，第二栅极电极形状为中心体。
2、根据权利要求1所述的双栅极晶体管，其中，将双栅极(FG，CG)布置在由预金属电介质层(5)的侧壁和上壁限定边界的空腔(7)中。
3、根据权利要求2所述的双栅极晶体管，其中，空腔包括达到预金属电介质层上表面的高度的至少一个开口(6)，利用被布置用于第二栅极电极的电连接的导电材料来填充所述至少一个开口。
4、根据权利要求1所述的双栅极晶体管，其中，第一栅极电极材料包括掺杂多晶硅。
5、根据权利要求1所述的双栅极晶体管，其中，第二栅极电极材料包括多晶硅和钨中的至少一种。
6、一种在半导体衬底(2)上制造双栅极晶体管的方法，衬底包括第一扩散区(S2)、第二扩散区(S3)、以及双栅极(FG，CG)；双栅极包括第一栅极电极(FG)和第二栅极电极(CG)；将第一和第二扩散区(S2，S3)布置在衬底中，由沟道区(CR)将所述第一和第二扩散区(S2，S3)隔开；将第一栅极电极布置在沟道区之上，由栅极氧化物层(G)将所述第一栅极电极与沟道区分开；以及由层间电介质层(IPD)将第一栅极电极与第二栅极电极分开；
该方法包括：
-在半导体衬底上形成至少一个COMS器件，所述COMS器件具有第一和第二扩散区、沟道区、以及单个栅极；将单个栅极布置在沟道区之上，并利用栅极氧化物层将所述单个栅极与沟道区分开；
-在COMS器件之上沉积预金属电介质层，以至少覆盖单个栅极；
-将预金属电介质层下面的单个栅极去除，以在预金属电介质层中形成空腔；
-在空腔中产生双栅极，将第一栅极电极布置为管道形状的层，该管道形状的层具有包围多晶硅层间电介质层的第一内表面(A1)，
多晶硅层间电介质层包围第二栅极电极，第二栅极电极形状为中心体。
7、根据权利要求6所述的制造双栅极晶体管的方法，其中，在空腔中产生双栅极的步骤包括：
-在空腔的侧壁和上壁上沉积第一栅极电极材料。
8、根据权利要求6所述的制造双栅极晶体管的方法，其中，在空腔中产生双栅极的步骤包括：
-在第一内表面上沉积多晶硅层间电介质层，多晶硅层间电介质层具有含有第二内表面的管道的形状。
9、根据权利要求8所述的制造双栅极晶体管的方法，其中，在空腔内产生双栅极的步骤包括：
-在第二内表面上沉积第二栅极电极材料，以形成第二栅极电极作为中心体。
10、根据权利要求6所述的制造双栅极晶体管的方法，其中，通过共形沉积工艺来沉积第一栅极电极材料、电介质层、以及第二栅极电极材料中的至少一个。
11、根据权利要求6所述的制造双栅极晶体管的方法，其中，通过相应的化学气相沉积工艺来沉积第一栅极电极材料、电介质层、以及第二栅极电极材料中的至少一个。
12、根据权利要求6所述的制造双栅极晶体管的方法，其中，第一栅极电极材料包括掺杂多晶硅(8)。
13、根据权利要求7所述的制造双栅极晶体管的方法，其中，在沉积第一栅极电极材料之前：
-去除栅极氧化物层；
-重新生长或重新沉积栅极氧化物(G)。
14、根据权利要求6所述的制造双栅极晶体管的方法，其中，将预金属电介质层下面的单个栅极去除的步骤包括：
-在预金属电介质层中蚀刻至少一个开口(6)，以去除单个栅极之上的预金属电介质层。
15、根据权利要求14所述的制造双栅极晶体管的方法，其中，所述至少一个开口具有锥形形状。
16、根据权利要求6所述的制造双栅极晶体管的方法，其中，预金属电介质层包括二氧化硅，去除预金属电介质层下面的单个栅极包括相对于二氧化硅呈选择性的各向同性蚀刻工艺。
17、根据权利要求6所述的制造双栅极晶体管的方法，其中，在所述预金属电介质层上沉积第二预金属电介质层。
18、一种半导体衬底上的非易失性存储单元，包括根据权利要求1所述的双栅极晶体管。
19、根据权利要求18所述的非易失性存储单元，其中，非易失性存储单元还包括存取晶体管。
20、一种半导体器件，包括至少一个根据权利要求1的双栅极晶体管。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP06115400 | 2006-06-13 | ||
| EP06115400.1 | 2006-06-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101467235A true CN101467235A (zh) | 2009-06-24 |
Family
ID=38617208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2007800220974A Pending CN101467235A (zh) | 2006-06-13 | 2007-06-06 | 双栅极晶体管及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20090278186A1 (zh) |
| EP (1) | EP2044619A2 (zh) |
| CN (1) | CN101467235A (zh) |
| TW (1) | TW200810120A (zh) |
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- 2007-06-06 WO PCT/IB2007/052128 patent/WO2007144807A2/en active Application Filing
- 2007-06-06 CN CNA2007800220974A patent/CN101467235A/zh active Pending
- 2007-06-06 US US12/304,388 patent/US20090278186A1/en not_active Abandoned
- 2007-06-06 EP EP07766657A patent/EP2044619A2/en not_active Withdrawn
- 2007-06-11 TW TW096120973A patent/TW200810120A/zh unknown
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| CN111200020A (zh) * | 2019-04-15 | 2020-05-26 | 合肥晶合集成电路有限公司 | 高耐压半导体元件 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2007144807A2 (en) | 2007-12-21 |
| US20090278186A1 (en) | 2009-11-12 |
| WO2007144807A3 (en) | 2008-02-28 |
| EP2044619A2 (en) | 2009-04-08 |
| TW200810120A (en) | 2008-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20090624 |