CN101414084A - 显示设备、驱动设备及其驱动方法 - Google Patents

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Abstract

在显示设备的栅极驱动器中，多个第一级中的每一个向第一栅极线传输具有第一栅极导通电压的第一栅极信号，而多个第二级中的每一个向第二栅极线传输具有第二栅极导通电压的第二栅极信号并输出与第二栅极信号对应的承载信号。每个第一级基于来自前一个第二级的承载信号的第三栅极导通电压输出第一栅极导通电压，而每个第二级基于来自前一个第二级的承载信号的第三栅极导通电压输出第二栅极导通电压。

Description

显示设备、驱动设备及其驱动方法
技术领域
本发明的一个方面涉及显示设备、驱动设备及其驱动方法。
背景技术
液晶显示器是现在广泛使用的一种平板显示器的形式。典型地，液晶显示器包括两块面板(例如，上和下面板)，其中形成诸如像素电极和公共电极的场产生电极，液晶层介于面板之间。在液晶显示器的操作期间，向场产生电极施加电压以在液晶层中产生电场，其基于所产生的电场决定液晶层的液晶分子的方向，并通过控制入射光的偏振来显示图像。
在各种类型的液晶显示器当中，特定类型的液晶显示器以垂直取向(“VA”)模式工作。这种类型的液晶显示器具有大对比度和宽参考视角，其中当未施加电场时液晶分子的长轴沿与上和下面板的屏幕正交的方向取向。该情况下，参考视角是指在其中对比度为1:10或灰度之间的亮度反转极限角的视角。
在以VA模式工作的液晶显示器中实现宽视角包括在场产生电极中形成切口(cutout)，并在场产生电极之上或之下形成突起(protrusion)。其中，由于液晶分子倾斜的方向可以由所述切口和所述突起决定，所以利用所述切口和所述突起将液晶分子倾斜的方向散步到各种方向以增加参考视角。
然而，已经发现，以VA模式工作的液晶显示器具有侧面可见度不如前面可见度的问题。例如，在以构型垂直取向(“PVA”)模式工作的具有切口的液晶显示器的情况下，一旦观看者向液晶显示器的侧面移动图像就变得更亮，从而在严重的情况下高灰度等级之间的亮度没有差异，使得由液晶显示器产生的图像看起来一塌糊涂。
为了解决该问题，将液晶显示器的单独像素划分为两个子像素。两个子像素彼此电容性地耦接，从而在向一个子像素直接施加增加的电压的同时导致另一个子像素中电压下降，因而也使得两个子像素的透射率彼此不同。
然而，由于该示例的液晶显示器与其它液晶显示器相比需要两倍数量的栅极线的事实，如果利用通常方法施加数据电压，则像素可能因相关的短电压充电时间而无法达到目标电压。结果，偏振反转出现问题。从而，需要重叠允许向两条相邻栅极线施加栅极导通电压的时间部分。
其中，注意到，必须不同地确定向一个子像素施加栅极信号的定时以及向另一个子像素施加栅极信号的定时。然而，由于需要重叠允许向连接到两个子像素中的每一个的两条相邻栅极线施加栅极导通电压的时间部分，栅极驱动器的结构被复杂化。
发明内容
本发明的一个示范性实施例提供驱动设备和包含其的显示设备，其均被配置为利用简单的结构施加重叠栅极信号。
根据本发明的示范性实施例的一种显示设备包括：多条第一栅极线；多条第二栅极线，配置为其中每一条分别与每条第一栅极线形成一对；以及栅极驱动器，配置为依次向第一栅极线传输具有第一栅极导通电压的第一栅极信号，并依次向第二栅极线传输具有第二栅极导通电压的第二栅极信号。所述栅极驱动器包括：多个第一级，每个第一级具有配置用于向第一栅极线当中每个的相应的第一栅极线传输第一栅极信号的第一输出端子；以及多个第二级，每个第二级具有配置用于向第二栅极线当中每个的相应的第二栅极线传输第二栅极信号的第二输出端子、以及配置用于输出与第二栅极信号对应的承载信号的承载输出端子。每个第一级基于来自前一个第二级的承载信号的第三栅极导通电压向第一输出端子输出第一栅极导通电压，而每个第二级基于来自前一个第二级的承载信号的第三栅极导通电压向第二输出端子输出第二栅极导通电压。
第二栅极信号具有第二栅极导通电压的时间段与第一栅极信号具有第一栅极导通电压的时间段可以至少彼此部分地重叠。
第二栅极信号具有第二栅极导通电压的时间段可以比第一栅极信号具有第一栅极导通电压的时间段更长。
所述显示设备可以包括信号控制器，配置用于输出交替地具有第一电压和第二电压的第一至第四时钟信号。第一和第二时钟信号可以被分别输入到两个相邻第一级中的一个的第一和第二时钟端子，而第二和第一时钟信号可以被分别输入到两个相邻第一级中的另一个的第一和第二时钟端子，同时第三和第四时钟信号可以被分别输入到两个相邻第二级中的一个的第三和第四时钟端子，而第四和第三时钟信号可以被分别输入到两个相邻第二级中的另一个的第三和第四时钟端子。每个第一级被配置为与第一时钟端子的第一电压同步地输出第一栅极导通电压，而每个第二级被配置为与第三时钟端子的第一电压同步地输出第二栅极导通电压。
第一至第四时钟信号的周期可以彼此基本类似，第一和第二时钟信号具有第一电压的时间段可以比第二电压的时间段更短而且第一和第二时钟信号的相位差可以接近180度，而第三和第四时钟信号的占空比可以接近50％而且第三和第四时钟信号的相位差可以接近180度。
第一电压、第一栅极导通电压、以及第二栅极导通电压可以彼此基本类似，而第二电压可以与栅极截止电压基本类似。
每个第一级可以被配置为存储前一个第二级的承载信号的第三栅极导通电压并与第一时钟端子的第一电压同步地基于所存储的电压输出第一栅极导通电压，而每个第二级可以被配置为存储前一个第二级的承载信号的第三栅极导通电压并与第三时钟端子的第一电压同步地基于所存储的电压输出第二栅极导通电压。
每个第一级可以被配置为在相应的第二级的第三时钟端子被设置为第一电压时与第一时钟端子的第二电压同步地向第一输出端子输出栅极截止电压。
每个第一级可以被配置为与下一个第二级的第二栅极信号的第二栅极导通电压同步地将所存储的电压放电并向第一输出端子输出第一栅极截止电压，而每个第二级可以被配置为与下一个第二级的第二栅极信号的第二栅极导通电压同步地将所存储的电压放电并向第二输出端子输出第二栅极截止电压。
每个第一级可以被配置为与第二时钟端子的第一电压同步地输出第一栅极截止电压，而每个第二级可以被配置为与第四时钟端子的第一电压同步地输出第二栅极截止电压。
每个第一级可以包括连接在第一输出端子与第一栅极截止电压之间的第一晶体管，而且被配置为响应于第三时钟端子的第一电压而导通第一晶体管，除非第一输出端子的电压为第一栅极导通电压。每个第二级可以包括连接在第二输出端子与第二栅极截止电压之间的第二晶体管，而且被配置为响应于第三时钟端子的第一电压而导通第二晶体管，除非第二输出端子的电压为第二栅极导通电压。
每个第一级可以包括连接在第一输出端子与第一栅极截止电压之间的第一晶体管，而且被配置为响应于第三时钟端子的第一电压而导通第一晶体管，除非相应的第二级的第二输出端子的电压为第二栅极导通电压。每个第二级可以包括连接在第二输出端子与第二栅极截止电压之间的第二晶体管，而且被配置为响应于第三时钟端子的第一电压而导通第二晶体管，除非第二输出端子的电压为第二栅极导通电压。
每个第一级可以包括连接在第一输出端子与第一栅极截止电压之间的第一晶体管，而每个第二级可以包括连接在第二输出端子与第二栅极截止电压之间的第二晶体管，而且其被配置为响应于第三时钟端子的第一电压而导通第一和第二晶体管，除非第二输出端子的电压为第二栅极导通电压。
可以将第一栅极线、第二栅极线、以及栅极驱动器集成在一块基板上。
根据本发明的另一个示范性实施例，提供一种显示设备的驱动设备，该显示设备包括配置为依次传输具有第一栅极导通电压的第一栅极信号的多条第一栅极线、以及配置为依次传输具有第二栅极导通电压的第二栅极信号的多条第二栅极线，每条第二栅极线分别与每条第一栅极线形成一对。该驱动设备可以包括：多个第一级，每个第一级具有配置用于向第一栅极线当中每个的相应的第一栅极线传输第一栅极信号的第一输出端子；以及多个第二级，每个第二级具有配置用于向第二栅极线当中每个的相应的第二栅极线传输第二栅极信号的第二输出端子、以及配置用于输出与第二栅极信号对应的承载信号的承载输出端子。每个第一级包括：第一晶体管，连接在第一时钟端子与第一输出端子之间，并以栅极连接到第一接合点；第二晶体管，配置为响应于前一个第二级的承载信号的第三栅极导通电压向第一接合点传输第三栅极导通电压；以及第一电容器，连接在第一晶体管的栅极与源极之间，第一电容器被配置为存储第三栅极导通电压。每个第二级可以包括：第三晶体管，连接在第二时钟端子与第二输出端子之间，并以栅极连接到第二接合点；第四晶体管，配置为响应于前一个第二级的承载信号的第三栅极导通电压向第二接合点传输第三栅极导通电压；第二电容器，连接在第三晶体管的栅极与源极之间，第二电容器被配置为存储第三栅极导通电压；以及第五晶体管，连接在第二时钟端子与承载输出端子之间，并以栅极连接到第二接合点。
第一时钟信号可以被输入到两个相邻第一级中的一个的第一时钟端子并且第二时钟信号可以被输入到两个相邻第一级中的另一个的第一时钟端子，而第三时钟信号可以被输入到两个相邻第二级中的一个的第二时钟端子并且第四时钟信号可以被输入到两个相邻第二级中的另一个的第二时钟端子。
第一至第四时钟信号的周期可以彼此基本类似而且第一至第四时钟信号可以交替地具有第一电压和第二电压。第一和第二时钟信号具有第一电压的时间段可以比第二电压的时间段更短而且第一和第二时钟信号的相位差可以接近180度。第三和第四时钟信号的占空比可以接近50％而且第三和第四时钟信号的相位差可以接近180度。
每个第一级可以进一步包括：第六晶体管，配置为响应于下一个第二级的第二栅极导通电压将第一电容器放电；以及第七晶体管，配置为响应于下一个第二级的第二栅极导通电压向第一输出端子传输栅极截止电压。每个第二级可以进一步包括：第八晶体管，配置为响应于下一个第二级的第二栅极导通电压将第二电容器放电；以及第九晶体管，配置为响应于下一个第二级的第二栅极导通电压向第二输出端子传输栅极截止电压。
每个第一级可以进一步包括：第六晶体管，连接在栅极截止电压与第一输出端子之间，并以栅极连接到第三时钟端子；以及第七晶体管，连接在第一接合点与第一输出端子之间，并以栅极连接到第一时钟端子。每个第二级可以进一步包括：第八晶体管，连接在栅极截止电压与第二输出端子之间，并以栅极连接到第四时钟端子；以及第九晶体管，连接在第二接合点与第二输出端子之间，并以栅极连接到第二时钟端子。当第一时钟信号被输入第一时钟端子时可以将第二时钟信号输入到第三时钟端子，而且当第二时钟信号被输入到第一时钟端子时将第一时钟信号输入到第三时钟端子，当第三时钟信号被输入第二时钟端子时可以将第四时钟信号输入到第四时钟端子，而且当第四时钟信号被输入到第二时钟端子时将第三时钟信号输入到第四时钟端子。
根据本发明的另一个示范性实施例，提供一种显示设备的驱动方法，该显示设备包括依次传输具有第一栅极导通电压的第一栅极信号的多条第一栅极线、以及依次传输具有第二栅极导通电压的第二栅极信号的多条第二栅极线，每条第二栅极线分别与每条第一栅极线形成一对。该驱动方法包括：在向第i-1条第二栅极线传输第二栅极导通电压的时间段期间存储与第二栅极导通电压对应的电压；基于所存储的电压产生分别传输到第i对第一和第二栅极线的第一和第二栅极导通电压；将向第i条第一栅极线输出的第一栅极导通电压改变为栅极截止电压，同时维持向第i条第二栅极线输出的第二栅极导通电压；以及向第i对第一和第二栅极线传输栅极截止电压。
所述产生第一和第二栅极导通电压可以包括：响应于第一时钟端子的第一电压产生传输到第i条第一栅极线的第一栅极导通电压；以及响应于第二时钟端子的第一电压产生传输到第i条第二栅极线的第二栅极导通电压。当i为奇数时可以将第一时钟信号输入到第一时钟端子，当i为偶数时可以将第二时钟信号输入到第一时钟端子，当i为奇数时可以将第三时钟信号输入到第二时钟端子，当i为偶数时可以将第四时钟信号输入到第二时钟端子。
第一至第四时钟信号的周期可以彼此基本类似而且第一至第四时钟信号可以交替地具有第一电压和第二电压。第一和第二时钟信号具有第一电压的时间段可以比第二电压的时间段更短而且第一和第二时钟信号的相位差可以接近180度。第三和第四时钟信号的占空比可以接近50％而且第三和第四时钟信号的相位差可以接近180度。
所述改变第一栅极导通电压可以包括与第一时钟端子的第二电压同步地将第一栅极导通电压改变为栅极截止电压。
所述传输栅极截止电压可以包括：与传输到第i+1条第二栅极线的第二栅极导通电压同步地将所存储的电压放电；以及向第i对第一和第二栅极线传输栅极导通电压。
所述传输栅极截止电压可以进一步包括：响应于第三时钟端子的第一电压向第i条第一栅极线传输栅极截止电压；以及响应于第四时钟端子的第一电压向第i条第二栅极线传输栅极截止电压。当i为奇数时可以将第二时钟信号输入到第三时钟端子，当i为偶数时可以将第一时钟信号输入到第三时钟端子，当i为奇数时可以将第四时钟信号输入到第四时钟端子，当i为偶数时可以将第三时钟信号输入到第四时钟端子。
附图说明
图1是根据本发明的示范性实施例的液晶显示器的框图；
图2是根据本发明的示范性实施例的液晶显示器中的两个子像素的电路图；
图3是根据本发明的示范性实施例的液晶面板组件中的一个像素的电路图；
图4是图1的示范性实施例中所示的栅极驱动器的框图；
图5是根据本发明的示范性实施例的栅极驱动器中的级对(pair ofstages)的电路图；
图6是图4的示范性实施例中所示的栅极驱动器的信号时序图；
图7和图8分别是根据本发明的其它示范性实施例的栅极驱动器的级对的电路图。
具体实施方式
以下将参照其中示出本发明的实施例的附图来更全面地说明本发明。然而，本发明也可以以许多不同的形式具体化而不应当被解读为限于这里阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并向本领域技术人员全面地传达本发明的范围。全文中类似的引用数字指代类似的元素。
应当理解，当元素被称为“在”其它元素“上”时，其可以直接在其它元素之上或者其之间可以存在中间元素。相反，当元素被称为“直接在”其它元素“上”时，则不存在中间元素。如这里所使用的，术语“和/或”包括一个或多个相关列出条目的任何和全部组合。
应当理解，虽然这里可以使用术语“第一”、“第二”、“第三”等等来描述各种元素、组件、区域、层和/或部分，这些元素、组件、区域、层和/或部分不应当为这些术语所限制。这些术语仅仅用于将一个元素、组件、区域、层或部分与另一个元素、组件、区域、层或部分区分开。因而，可以将下面讨论的第一元素、组件、区域、层或部分称为第二元素、组件、区域、层或部分而不背离本发明的教导。
这里使用的术语仅仅是用于描述具体实施例的目的，并不打算限制本发明。如这里所使用的，单数形式“一”、“一个”以及“该”意在同样包含复数形式，除非上下文清楚地另外指出。进一步应当理解，术语“包括”或“包含”当在本说明书中使用时，指定所述的特征、区域、整数、步骤、操作、元素、和/或组件的存在，但并不排除存在附加一个或多个其它特征、区域、整数、步骤、操作、元素、组件和/或其群体。
除非另外说明，这里使用的全部术语(包括技术和科学术语)具有与本发明所述领域普通技术人员通常理解的相同的含义，进一步应当理解，诸如在常用词典中定义的术语应当被解读为具有与它们在相关技术和本公开的上下文中的含义相一致的含义，而不应当在理性化或过度正式的意义上解读，除非这里明确地这样说明。
这里参照作为本发明的理想化实施例的示意性图示的截面图描述本发明的示范性实施例。同样，可以预料例如作为制造技术和/或容许偏差的结果的图示的形状的变化。因而，本发明的实施例不应当被解读为限于这里图示的区域的具体形状，而应包括例如因制造导致的形状的偏差。例如，被图示或描述为平坦的区域典型地可以具有粗糙和/或非线性的特征。另外，图示的锐角可以是钝圆的。因此，图中图示的区域本质上是示意性的，它们的形状并非意在说明区域的精确形状，而且不打算限制本发明的范围。
以下将参照附图更详细地描述本发明。
首先，将参照图1和2详细地描述根据本发明的示范性实施例的显示设备，而所述显示设备的一个示范性实施例是液晶显示器。
图1是根据本发明的示范性实施例的液晶显示器的框图，而图2是根据本发明的示范性实施例的液晶显示器中的两个子像素的等价电路图。
如图1中所示，根据本发明的示范性实施例的液晶显示器包括液晶面板组件300、栅极驱动器400、以及数据驱动器500。栅极驱动器400和数据驱动器500均连接到液晶面板组件300。所述液晶显示器进一步包括：灰度电压产生器800，连接到数据驱动器500；以及信号控制器600，控制栅极驱动器400、数据驱动器500、以及灰度电压产生器800。
现在参照图1和2，注意到，液晶面板组件300包括多条信号线、以及连接到多条信号线的多个像素PX。多个像素PX均以接近矩阵状的格式排列。液晶面板组件300进一步包括彼此面对面的下和上面板100和200、以及介于下和上面板100和200之间的液晶层3。
在下面板100中提供信号线G1a-Gnb和D1-Dm。信号线G1a-Gnb和D1-Dm包括传输栅极信号(也称为“扫描信号”)的多条栅极线G1a-Gnb、以及传输数据信号的多条数据线D1-Dm。栅极线G1a-Gnb基本沿第一方向延伸而且彼此基本平行，而数据线D1-Dm基本沿第二方向延伸而且彼此平行。在本发明的示范性实施例中，第一方向与第二方向彼此相互正交。
现在参照图2，注意到，每个像素PX包括一对子像素，而且每个子像素包括液晶电容器Clca和Clcb。两个子像素分别包括连接到栅极线、数据线、以及其中一个液晶电容器Clca或Clcb的开关元件(未示出)。
详细地，将液晶电容器Clca/Clcb构造为具有耦接到下面板100的子像素电极PEa/PEb和耦接到上面板200的公共电极CE作为两个端子。进一步将液晶电容器Clca/Clcb构造为让子像素电极PEa/PEb与公共电极CE之间的液晶层3担当介电材料。其中，子像素电极PEa/PEb包括彼此分开的一对子像素电极PEa和PEb，形成一个像素电极PE。在上面板200的表面上形成公共电极CE，并向公共电极CE施加公共电压Vcom。液晶层3具有负的介电各向异性，因而在未施加电场时可以将液晶层3的液晶分子定向为使得它们的主轴与上和下面板100和200的表面正交。
为了实现液晶面板组件300的彩色图像显示，每个像素PX或者唯一地显示其中一种原色(例如，空分类型的像素PX)、或者暂时和交替地显示多种原色(例如，时分类型的像素PX)。接着，在全部两种情况下，在空间上和时间上合成多种原色。于是，识别出诸如红色、绿色、和蓝色的期望的颜色。虽然图2提供了空分类型的像素PX的示例的图示，其中每个像素PX在上面板200的区域中具有呈现其中一种原色的滤色器CF，注意到，在本发明的其它示范性实施例中，可以将滤色器CF形成在下面板100的子像素电极PE之上或之下。
在下和上面板100和200的外表面上提供偏振器(未示出)，而且两个偏振器的偏振轴可以交叉。在反射式液晶显示器的情况下，可以省去两个偏振器其中之一。在交叉偏振器的情况下，入射到未施加有任何电场的液晶层3上的光被阻挡。
再次参照图1，将栅极驱动器400连接到液晶面板组件300的栅极线G1a至Gnb，并向栅极线G1a至Gnb施加栅极信号。通过组合栅极导通电压Von和栅极截止电压Voff来获得栅极信号。
灰度电压产生器800产生与像素PX的透射率相关的两组灰度参考电压。接着将两组灰度参考电压分别独立地施加到两个子像素，使两组中的一组具有相对于公共电压Vcom的正值，而另一组具有相对于公共电压Vcom的负值。然而，灰度电压产生器800也可以产生一个灰度参考电压代替两组灰度参考电压。
将数据驱动器500连接到液晶面板组件300的数据线D1至Dm，划分灰度参考电压以产生与全部灰度等级对应的灰度电压，并从所产生的灰度电压中选择数据电压。
信号控制器600控制栅极驱动器400和数据驱动器500。
可以将驱动元件400、500、600、和800中的每一个直接安装在液晶面板组件300上作为至少一块集成电路(“IC”)芯片。在其它实施例中，可以将驱动元件400、500、600、和800安装在柔性印刷电路薄膜(未示出)上并接着以引脚带载封装(“TCP”)的形式安装在液晶面板组件300上。在另一个示范性实施例中，可以将驱动元件400、500、600、和800安装在单独的印刷电路板(未示出)上。可选择地，可以将驱动元件400、500、600、和800例如同信号线G1a-Gnb和D1-Dm以及薄膜晶体管开关元件Qa和Qb一起与液晶面板组件300集成。另外，可以将驱动元件400、500、600、和800集成在单块芯片中。该情况下，可以将驱动元件400、500、600、和800其中至少一个、或形成驱动元件400、500、600、和800的至少一个电路布置在所述单块芯片之外。
现在将参照图3详细地描述根据本发明的示范性实施例的液晶面板组件的示例。
图3是根据本发明的示范性实施例的液晶面板组件中的一个像素的等价电路图。
参照图3，注意到，液晶面板组件300可以包括包括多对栅极线Gia和Gib、多条数据线Dj、多条存储电极线Sj在内的信号线、以及连接到信号线的多个像素PX。如图3的示例中所示，示出了连接到第i对栅极线Gia和Gib、第j条数据线Dj、以及第j条存储电极线Sj的像素PX，而且将位于该示例的上端的栅极线记作Gia(以下称为“上栅极线”)，并将位于该示例的下端的栅极线记作Gib(以下称为“下栅极线”)。
每个像素PX包括一对子像素PXa和PXb。每个子像素PXa或PXb分别包括相应的开关元件Qa或Qb。将开关元件Qa或Qb连接到相应的栅极线Gia或Gib以及相应的数据线Dj。液晶电容器Clca或Clcb以及存储电容器Csta或Cstb各自均连接到开关元件Qa或Qb以及相应的存储电极线Sj。
开关元件Qa或Qb包括在下面板100中提供的诸如薄膜晶体管的三端子元件。开关元件Qa或Qb的控制端子连接到栅极线Gia或Gib。开关元件Qa或Qb的输入端子连接到数据线Dj。开关元件Qa或Qb的输出端子连接到液晶电容器Clca或Clcb以及存储电容器Csta或Cstb。
通过使在下面板100中提供的存储电极线Sj和像素电极PE与介于其间的绝缘体重叠来形成协助液晶电容器Clca或Clcb的存储电容器Csta或Cstb。接着向存储电极线Sj施加诸如公共电压Vcom的预定电压。可选择地，可以通过使子像素电极PEa或PEb和前一条栅极线与介于其间的绝缘体重叠来形成存储电容器Csta或Cstb。
上面已经说明液晶电容器Clca或Clcb。因此，将略去其详细描述。
在如上所述的具有液晶面板组件300的液晶显示器中，信号控制器600可以为每个像素PX接收输入的图像信号R、G、和B。信号处理器600接着可以将输入的输入信号转换为用于两个子像素PXa和PXb的输出图像信号DAT，而且可以向数据驱动器500传输输出图像信号DAT。相反，灰度电压产生器800可以为两个子像素PXa和PXb产生不同的灰度电压组，并向数据驱动器500交替地提供灰度电压组。进一步，数据驱动器500可以交替地选择来自灰度电压产生器800的灰度电压组。从而，可以向两个子像素PXa和PXb施加不同的电压。
其中，在本发明的实施例中，可能有必要纠正图像信号或产生灰度电压组以使得两个子像素PXa和PXb的合成的伽马曲线接近在液晶面板组件300的前表面(front surface)处的参考伽马曲线。例如，前表面处的合成的伽马曲线接近被确定为最适合液晶面板组件300的正面的(on the front side)参考伽马曲线，而且侧表面(side surface)处的合成的伽马曲线接近前表面处的参考伽马曲线。
现在将详细地描述所述液晶显示器的操作。
信号控制器600接收输入的图像信号R、G、和B以及输入的允许从外部图形控制器(未示出)控制显示的控制信号，诸如垂直同步信号Vsync、水平同步信号Hsync、主时钟信号MCLK、以及数据使能信号DE。信号控制器600基于输入的控制信号并根据液晶面板组件300的工作状况适当地处理输入的图像信号R、G、和B。信号控制器600进一步产生栅极控制信号CONT1和数据控制信号CONT2，将栅极控制信号CONT1传输到栅极驱动器400并将数据控制信号CONT2连同经处理的图像信号DAT一起传输到数据驱动器500。
栅极控制信号CONT1包括包含使栅极驱动器400开始扫描操作的指令的扫描开始信号、以及至少一个时钟信号。所述至少一个时钟信号可以控制栅极导通电压Von的输出周期。
数据控制信号CONT2包括水平同步开始信号STH，其向数据驱动器500提供信号，以通知数据驱动器500开始向一行像素PX传输数字图像信号DAT。数据控制信号CONT2还包括：加载信号，其向数据驱动器500提供指令，以向数据线D1至Dm施加模拟数据电压；以及数据时钟信号HCLK。数据控制信号CONT2可以进一步包括反转信号，其反转模拟数据电压相对于公共电压Vcom的电压极性(以下，将“数据电压相对于公共电压的极性”简称为“数据电压的极性”)。
数据驱动器500根据来自信号控制器600的数据控制信号CONT2接收用于一组子像素PXa和PXb的数字图像信号DAT，并选择与数字图像信号DAT相应的灰度电压。此时，数据驱动器500将数字图像信号DAT转换为模拟数据电压并接着将其施加到数据线D1至Dm。
栅极驱动器400根据来自信号控制器600的栅极控制信号CONT1向栅极线G1a至Gnb施加栅极导通电压Von并将分别连接到栅极线G1a至Gnb的开关元件Qa和Qb导通。接着，通过导通的开关元件Qa和Qb将施加到数据线D1至Dm的数据电压施加到子像素PXa和PXb。
施加到子像素PXa和PXb的数据电压与公共电压Vcom之间的差被理解为接近液晶电容器Clc的充电电压(例如，像素电压)。其中，液晶分子的排列根据像素电压的幅度而变化，使得穿过液晶层3的光的偏振随着像素电压的幅度而改变。穿过液晶层3的光的偏振的改变导致附加到液晶面板组件300的偏振器对光的透射率的改变。
数据驱动器500和栅极驱动器400对每个水平时间段重复相同或类似的操作，一个水平时间段可以被称为“1H”，而且等于水平同步信号Hsync的一个周期。通过这样，向全部栅极线G1a至Gnb依次施加栅极导通电压Von，并向全部像素PX施加数据电压。当完成一个帧之后开始下一个帧时，控制施加到数据驱动器500的反转信号的状态，以使得相对于前一个帧的极性反转施加到每个像素PX的数据电压的极性(以下称为“帧反转”)。此时，在一个帧中，根据反转信号的相关特性，可以反转在数据线中流动的数据电压的极性(例如，在行反转和点反转操作中)，或者施加到一行像素的数据电压的极性可以变化(例如，在列反转和点反转操作中)。
现在，将参照图4至6详细地描述根据本发明的示范性实施例的栅极驱动器。
图4是图1中所示的栅极驱动器的框图，图5是根据本发明的示范性实施例的栅极驱动器中的级对的电路图，而图6是图4中所示的栅极驱动器的信号时序图。
参照图4和图5，栅极驱动器400包括多个上级ST1a-STna。上级ST1a-STna提供对上栅极线G1a至Gna的栅极信号依次输出。栅极驱动器400进一步包括多个下级ST1b-STnb。下级ST1b-STnb提供对下栅极线G1b至Gnb的栅极信号依次输出，其中每一个接收栅极截止电压Voff、第一至第四时钟信号CLK1a、CLK2a、CLK1b、和CLK2b、以及扫描开始信号STV。将上级ST1a-STna一对一地连接到上栅极线G1a至Gna，并将下级ST1b-STnb一对一地连接到下栅极线G1b至Gnb，
上级ST1a-STna中的每一个包括第一至第三时钟端子CK1a、CK2a、和CK3a、设置端子Sa、重置端子Ra、栅极电压端子GVa、帧重置端子FRa、以及栅极输出端子OUTa。同时，下级ST1b-STnb中的每一个包括第一和第二时钟端子CK1b和CK2b、设置端子Sb、重置端子Rb、栅极电压端子GVb、帧重置端子FRb、栅极输出端子OUTb、以及承载输出端子CR。
在每个上级、例如第i个上级STia中，第一和第二时钟端子CK1a和CK2a被施加有第一和第二时钟信号CLK1a和CLK2a，第三时钟端子CK3a被施加有第三或第四时钟信号CLK1b或CLK2b，而栅极输出端子OUTa输出在比由1H定义的时间更短的时间期间具有栅极导通电压的栅极信号Ga(i)。在每个下级、例如第i个下级STib中，第一和第二时钟端子CK1b和CK2b被施加有第三和第四时钟信号CLK1b或CLK2b，栅极输出端子OUTb输出在由1H定义的时间段期间具有栅极导通电压的栅极信号Gb(i)，而承载输出端子CR输出具有与栅极信号Gb(i)相同的电压的承载信号CR(i)。进一步，第i对上和下级STia和STib的设置端子Sa和Sb被施加有前一个下级ST(i-1)b的承载信号，其为前一个承载信号CR(i-1)，而重置端子Ra和Rb被施加有下一个下级ST(i+1)b的栅极信号，其为下一个下级栅极信号Gb(i+1)，栅极电压端子GVa和GVb被施加有栅极截止电压Voff，而帧重置端子FRa和FRb被施加有初始化信号INI。
然而，第一对上和下级ST1a和ST1b的设置端子Sa和Sb被施加有来自信号控制器600的扫描开始信号STV，作为替换前一个承载信号的结果。最后一对上和下级STna和STnb的重置端子Ra和Rb被施加有在紧接下级STnb的栅极信号GB(n)之后的1H期间具有栅极导通电压的信号，而该信号可以从信号控制器600提供。而且，可以将下级ST(n+1)b添加到最后一个下级STnb的下一个端子以提供该信号的输出作为栅极信号。此外，当第i个上级STia的第一时钟端子CK1a接收第一时钟信号CLK1a时，第二时钟端子CK2a接收第二时钟信号CLK2a，而第三时钟端子CK3a接收第三时钟信号CLK1b，第i-1个和第i+1个上级ST(i-1)a和ST(i+1)a的第一时钟端子CK1a接收第二时钟信号CLK2a，第二时钟端子CK2a接收第一时钟信号CLK1a，而第三时钟端子CK3a接收第四时钟信号CLK2b。当第i个下级STib的第一时钟端子CK1b接收第三时钟信号CLK1b时，第i-1个和第i+1个下级ST(i-1)b和ST(i+1)b的第一时钟端子CK1b接收第四时钟信号CLK2b，而第二时钟端子CK2b接收第三时钟信号CLK1b。
其中，在本发明的实施例中，第一至第四时钟信号CLK1a、CLK2a、CLK1b、和CLK2b的高电平可以与栅极导通电压Von相同或基本类似以便驱动像素PX的开关元件。第三和第四时钟信号CLK1b和CLK2b可以具有50％的占空比、2H的周期、以及彼此之间180°的相位差。第一和第二时钟信号CLK1a和CLK2a可以具有小于50％的占空比、2H的周期、以及彼此之间180°的相位差。
现在参照图5，注意到，栅极驱动器400的每个上/下级、例如第i个上/下级STia/STib包括输入部分420a/420b、上拉驱动器430a/430b、下拉驱动器440a/440b、以及输出部分450a/450b。它们各自分别进一步包括n型金属氧化物半导体(NMOS)晶体管T1a至T13a、T1b至T13b、以及T15中的至少一个。上拉驱动器430a/430b和输出部分450a/450b进一步包括电容器C1a/C1b至C3a/C3b。然而，在本发明的实施例中，也可以使用p型金属氧化物半导体(PMOS)晶体管代替NMOS晶体管。此外，电容器C1a/C1b至C3a/C3b可以包括在已知的和/或实际的制造过程中在漏极和源极电极之间形成的寄生电容。
输入部分420a/420b包括依次串联到设置端子Sa/Sb和栅极电压端子GVa/GVb的三个晶体管T11a/T11b、T10a/T10b、和T5a/T5b。晶体管T11a/T11b和T5a/T5b的栅极分别连接到第二时钟端子CK2a/CK2b，而晶体管T10a/T10b的栅极连接到第一时钟端子CK1a/CK1b。晶体管T11a/T11b与晶体管T10a/T10b之间的接合点连接到接合点J1a/J1b。类似地，晶体管T10a/T10b与晶体管T5a/T5b之间的接合点连接到接合点J2a/J2b。
上拉驱动器430a/430b包括一组晶体管。所述晶体管包括：晶体管T4a/T4b，连接在设置端子Sa/Sb与接合点J1a/J1b之间；晶体管T12a/T12b，连接在时钟端子CK3a/CK1b与接合点J3a/J3b之间；以及晶体管T7a/T7b，连接在时钟端子CK3a/CK1b与接合点J4a/J4b之间。其中，在将晶体管T7b和T12b分别连接到第一时钟端子CK1b的同时，将晶体管T7a和T12a分别连接到第三时钟端子CK3a以便接收与第一时钟端子CK1b相同的时钟信号。另一方面，将晶体管T4a/T4b的栅极和漏极共同连接到设置端子Sa/Sb同时将晶体管T4a/T4b的源极连接到接合点J1a/J1b，并将晶体管T12a/T12b的栅极和漏极共同连接到时钟端子CK3a/CK1b同时将晶体管T12a/T12b的源极连接到接合点J3a/J3b。将晶体管T7a/T7b的栅极连接到接合点J3a/J3b并同时通过电容器C1a/C1b连接到时钟端子CK3a/CK1b。其漏极连接到时钟端子CK3a/CK1b而其源极连接到接合点J4a/J4b，同时将电容器C2a/C2b连接在接合点J3a/J3b与接合点J4a/J4b之间。
下拉驱动器440a/440b包括多个晶体管T9a/T9b、T13a/T13b、T8a/T8b、T3a/T3b、T2a/T2b、和T6a/T6b，其通过它们各自的源极接收栅极截止电压Voff，并通过它们各自的漏极向接合点J1a/J1b、J2a/J2b、J3a/J3b、以及J4a/J4b提供它们各自的输出。即，将晶体管T9a/T9b的栅极和漏极分别连接到重置端子Ra/Rb和接合点J1a/J1b，并将晶体管T13a/T13b和T8a/T8b的栅极共同连接到接合点J2a/J2b同时将它们的漏极分别连接到接合点J3a/J3b和接合点J4a/J4b。晶体管T3a/T3b的栅极连接到接合点J4a/J4b，晶体管T2a/T2b的栅极连接到重置端子Ra/Rb，而两个晶体管T2a/T2b和T3a/T3b的漏极连接到接合点J2a/J2b。晶体管T6a/T6b的栅极连接到帧重置端子FRa/FRb，其漏极连接到接合点J1a/J1b，而其源极连接到栅极电压端子GVa/GVb。
输出部分450a/450b包括晶体管T1a/T1b和电容器C3a/C3b。将晶体管T1a/T1b的漏极和源极分别连接到第一时钟端子CK1a/CK1b和输出端子OUTa/OUTb，同时将晶体管T1a/T1b的栅极连接到接合点J1a/J1b。将电容器C3a/C3b连接在晶体管T1a/T1b的栅极与源极之间。晶体管T1a/T1b的源极还连接到接合点J2a/J2b。另一方面，下级STib的输出部分450b进一步包括晶体管T15。晶体管T15的漏极和源极分别连接到第一时钟端子CK1b和承载端子CR。其栅极连接到接合点J1b。其中，可以在晶体管T15的栅极与漏极之间连接电容器。
现在，将参照图6详细地描述根据本发明的示范性实施例的栅极驱动器的操作。
为了更好的理解和便于说明，假定与第一至第四时钟信号CLK1a、CLK2a、CLK1b、以及CLK2b中的每一个的高电平对应的电压与栅极导通电压Von相同或基本类似而且被称为“高电压”，同时假定与第一至第四时钟信号CLK1a、CLK2a、CLK1b、以及CLK2b中的每一个的低电平对应的电压与栅极截止电压Voff相同或基本类似而且被称为“低电压”。同样地，确定第一和第二时钟信号CLK1a和CLK2a中的每一个的占空比为25％，在时间段Pia期间产生施加到第i条栅极线Gia的栅极信号的栅极导通电压Von，而且在时间段Pia和Pib期间向第i条栅极线Gib施加栅极信号的栅极导通电压Von。
另外，如上所述，在上述以及根据本发明的示范性实施例的栅极驱动器400中，第i个上/下级STia/STib的设置端子Sa/Sb接收前一个承载信号CR(i-1)，而第一个上/下级ST1a/ST1b的设置端子Sa/Sb接收扫描开始信号STV。其中，因为扫描开始信号STV在紧接作为第i个上/下级STia/STib的工作时间段的时间段Pia和Pib之前的1H时间段期间被施加高电压，对于前一个承载信号CR(i-1)在时间段P(i-1)a和P(i-1)b期间具有高电压的情况，下面将描述第i个上/下级STia/STib的操作。
在时间段P(i-1)a期间，当前一个承载信号CR(i-1)和时钟信号CLK2a/CLK2b为高电压时，晶体管T11a/T11b、T5a/T5b、以及T4a/T4b被导通。从而，两个晶体管T11a/T11b和T4a/T4b向接合点J1a/J1b传输高电压，而晶体管T5a/T5b向接合点J2a/J2b传输低电压。根据该配置，晶体管T1a/T1b和T15被导通。结果，进一步，时钟信号CLK1a被输出到输出端子OUTa，时钟信号CLK1b被输出到输出端子OUTb，而且承载输出端子CR输出。另外，由于时钟信号CLK1a/CLK1b具有低电压的事实，上/下栅极信号Ga(i)/Gb(i)和承载信号CR(i)也具有低电压。与此同时，电容器C3a/C3b存储与高电压同低电压之间的差对应的电压，例如，前一个承载信号CR(i-1)的高电压。而且，接合点J2a/J2b的电压电平接近由晶体管T5a/T5b提供的低电压，以使得在输出端子OUTa/OUTb的电压改变为低电压时可以避免波动效应。
其中，由于时钟信号CLK1a/CLK1b被提供为低电压，所以以低电压提供下一个下栅极信号Gb(i+1)，而且由于接合点J2a/J2b被提供为低电压，所以栅极与其连接的晶体管T10a/T10b、T12a/T12b、T2a/T2b、T9a/T9b、T13a/T13b、和T8a/T8b被维持在截止状态。
接下来，在时间段P(i-1)b期间，当时钟信号CLK2a被设置为接近低电压而时钟信号CLK2b接近高电压时，晶体管T11a和T5a被截止。然而，由于晶体管T1a/T1b处于导通状态，所以上/下栅极信号Ga(i)/Gb(i)和承载信号CR(i)均被维持在低电压。而且，电容器C3a/C3b存储高电压的前一个承载信号CR(i-1)。
接下来，在时间段Pia期间，当时钟信号CLK2b和前一个承载信号CR(i-1)被设置为低电压而晶体管T11a和T5a截止时，晶体管T11b、T5b、和T4a/T4b也被截止。与此同时，当时钟信号CLK1a和CLK1b被设置为高电压时，晶体管T1a/T1b的源极电压和接合点J2a/J2b的电压被设置为高电压。其中，晶体管T10a/T10b的栅极被施加有高电压，但是由于连接到接合点J2a/J2b的源极的电势与高电压相同或基本类似，所以晶体管T10a/T10b被维持在截止状态。从而，接合点J1a/J1b被浮置而且接合点J1a/J1b的电势被电容器C3a/C3b的高电压提高，而晶体管T1a/T1b和T15被维持在导通状态。
另一方面，由于时钟信号CLK1a/CLK1b和接合点J2a/J2b的电势被设置为高电压，所以晶体管T12a/T12b、T13a/T13b、和T8a/T8b被导通。其中，晶体管T12a/T12b和T13a/T13b彼此串联连接在高电压与低电压之间，使得接合点J3a/J3b的电势具有由晶体管T12a/T12b和T13a/T13b的导通电阻分压得到的电压。然而，如果晶体管T13a/T13b的导通电阻被预定为与晶体管T12a/T12b的导通电阻相比很大，则接合点J3a/J3b的电压被设置为几乎与高电压相同或基本类似。从而，晶体管T7a/T7b被导通并串联连接到晶体管T8a/T8b，使得接合点J4a/J4b的电势具有由两个晶体管T7a/T7b和T8a/T8b的导通电阻分压得到的电压。其中，如果两个晶体管T7a/T7b的和T8a/T8b导通电阻被预定为几乎相同或基本类似，则接合点J4a/J4b的电势被设置为接近高电压与低电压之间的中间值，使得晶体管T3a/T3b被维持在截止状态。进一步，由于下一个下栅极信号Gb(i+1)被设置为低电压，晶体管T9a/T9b和T2a/T2b也被维持在截止状态。从而，输出端子OUTa仅连接到时钟信号CLK1a，而输出电阻OUTb和承载输出端子CR仅连接到时钟信号CLK1b。结果，输出电阻OUTb和承载输出端子CR被从低电压隔离，因而输出高电压。即，输出端子OUTa/OUTb可以利用在时间段P(i-1)a和P(i-1)b期间由前一个承载信号CR(i-1)、以及时钟信号CLK1a/CLK1b的高电压存储在电容器C3a/C3b中的高电压来输出高电压。
电容器C1a/C1b和电容器C2a/C2b充电与两个端子之间的电势差对应的电压，而且接合点J3a/J3b的电压比接合点J5a/J5b的电压更低。
接下来，在时间段Pib期间，当时钟信号CLK1a被设置为低电压而时钟信号CLK2a被设置为高电压时，连接到时钟信号CLK1a的输出端子OUTa输出低电压的上栅极信号Ga(i)。而且，晶体管T13a和T8a被低电压的接合点J2a截止。其中，由时钟信号CLK1b将晶体管T12a和T7a维持在导通状态，但是由输出端子OUTa将接合点J2a的电压设置为低电压以使得晶体管T8a和T13a被截止。结果，接合点J4a的电压被设置为高电压以使得晶体管T3a被导通，而输出端子OUTa的电压被维持在低电压。其中，被设置为浮置状态的接合点J1a被电容器C1a的高电压减低，同时，另一方面，输出端子OUTb利用高电压的时钟信号CLK1b输出高电压的下栅极信号Gb(i)。
相反地，如上面提供的关于时间段Pia和Pib的说明中一样，在时间段P(i+1)a和P(i+1)b中由高电压的时钟信号CLK2b和高电压的第i个承载信号CR(i)将第i+1个下栅极信号Gb(i+1)设置为高电压。从而，在时间段P(i+1)a期间，由下一个下栅极信号Ga(i+1)的高电压将晶体管T9a/T9b和T2a/T2b导通。该状况下，晶体管T9a/T9b和T2a/T2b向接合点J1a/J1b和J2a/J2b传输低电压，而且，当时钟信号CLK2a/CLK2b被设置为高电压时，晶体管T5a/T5b和T11a/T11b被导通以便向接合点J1a/J1b和J2a/J2b传输低电压。
其中，接合点J1a/J1b的电压在电容器C3a/C3b放电时被降低到低电压，而且因电容器C3a/C3b的放电时间而需要时间来将接合点J1a/J1b完全降低到低电压。从而，两个晶体管T1a/T1b和T15a/T15b被维持在导通状态使得输出端子OUTa/OUTb和承载输出端子CR被连接到时钟信号CLK1a/CLK1b以输出低电压。接下来，当电容器C3a/C3b被完全放电以便将接合点J1a/J1b的电势设置为低电压时，晶体管T15被截止。结果，承载输出端子CR被时钟信号CLK1b阻挡，而承载信号CR(i)被浮置并维持在低电压。与此同时，由于输出端子OUTa/OUTb通过晶体管T2a/T2b被连接到低电压，即便晶体管T1b/T1b被截止输出端子OUTa/OUTb也连续地输出低电压。
另一方面，由于晶体管T12a/T12b和T13a/T13b被时钟信号CLK1b的低电压截止，接合点J3a/J3b成为浮置状态。另外，接合点J5a/J5b的电压被设置为比接合点J4a/J4b的电压更低，而且由于接合点J3a/J3b的电压被电容器C1a/C1b维持在处于比接合点J5a/J5b的电压更低的电压的状态下，晶体管T7a/T7b被截止。与此同时，由于晶体管T8a/T8b也被截止，接合点J4a/J4b的电压被降低到使得晶体管T3a/T3b也被截止的程度。进一步，由于晶体管T10a/T10b的栅极被连接到低电压的时钟信号CLK1a/CLK1b而且接合点J2a/J2b的电压为低电压，该截止状态被维持。
接下来，在时间段P(i+1)b期间，当时钟信号CLK2a被设置为低电压而时钟信号CLK2b被设置为高电压时，晶体管T11a和T5a被截止。然而，由于晶体管T2a/T2b和T9a/T9b被维持在导通状态，上/下栅极信号Ga(i)/Gb(i)和承载信号CR(i)被维持在低电压。在时间段P(i+2)a和P(i+2)b期间，当时钟信号CLK1b被设置为高电压时，晶体管T12a/T12b和T7a/T7b被导通而且接合点J4a/J4b的电压被提高进而导通晶体管T3a/T3b，以便向接合点J2a/J2b传输低电压。从而，输出端子OUTa/OUTb连续地输出低电压。
另一方面，由于晶体管T10a/T10b的栅极被连接到被设置为高电压的时钟信号CLK1a/CLK1b，而且接合点J2a/J2b的电压在时间段P(i+2)a中被设置为低电压，晶体管T10a/T10b被导通以允许将接合点J2a/J2b的低电压传输到接合点J1a/J1b。其中，晶体管T1a/T1b的漏极被连续地施加有时钟信号CLK1a/CLK1b，而且晶体管T1a/T1b与其余晶体管相比相对较大，即，由于在晶体管T1a/T1b的栅极与漏极之间产生寄生电容，漏极的电压改变可能影响栅极电压。从而，当时钟信号CLK1a/CLK1b被设置为高电压时，栅极电压因栅极与漏极之间的寄生电容而提高，使得晶体管T1a/T1b可以被导通。因而，接合点J2a/J2b的低电压被传输到接合点J1a/J1b，使得晶体管T1a/T1b的栅极电压被维持在低电压。晶体管T1a/T1b从而防止晶体管T1a/T1b被导通。
接下来，接合点J1a/J1b的电压被维持在低电压直到前一个承载信号CR(i-1)被设置为高电压，而且当时钟信号CLK1b被设置为高电压时，通过晶体管T3a/T3b将接合点J2a/J2b的电压被置为低电压，而当时钟信号CLK1b被设置为低电压时通过晶体管T5a/T5b维持该低电压。
另一方面，晶体管T6a/T6b接收高电压的初始化信号INT以向接合点J1a/J1b传输栅极截止电压Voff，以便将接合点J1a/J1b的电压再次确定为低电压。其中，在本发明的实施例中，初始化信号INT可以是设置为高电压的信号，至少直到在最后一个下栅极信号Gb(n)被设置为高电压之后下一个帧的开始。
这样，在存储前一个承载信号CR(i-1)的高电压之后，上和下级STia和STib输出与第一时钟端子CK1a/CK1b的时钟信号的高电压同步地设置为高电压的栅极信号Ga(i)和Gb(i)以及承载信号CR(i)。此外，上和下级STia和STib输出栅极信号Ga(i)，其与当第一时钟端子CK1b的时钟信号被设置为高电压时改变的第一时钟端子CK1a的时钟信号的低电压同步地设置为低电压。而且，上和下级STia和STib与下一个下栅极信号Gb(i+1)的高电压和第二时钟端子CK2a/CK2b的时钟信号的高电压同步地将所存储的高电压放电。此外，上和下级STia和STib输出低电压的栅极信号Ga(i)和Gb(i)以及承载信号CR(i)。
这样，根据本发明的示范性实施例，虽然上栅极线的栅极导通电压和下栅极线的栅极导通电压的定时是、或者可能是不同的，可以使用下栅极线的栅极信号作为上级的重置信号，使得可以得到栅极驱动器而无需用于补偿定时的额外的电路。
接下来，将参照图7和图8详细地描述根据本发明的另一个示范性实施例的栅极驱动器。
图7和图8分别是根据本发明的其它示范性实施例的栅极驱动器的级对的电路图。
如上所述，上级STia中的上拉驱动器430a的晶体管T12a和T7a的漏极被施加有与传输到下级STib中的上拉驱动器430b的晶体管T12b和T7b的时钟信号CLK1b/CLK2b相同的时钟信号。此外，下拉驱动器440a/440b的两个晶体管T13a/T13b和T8a/T8b的栅极被连接到接合点J2a/J2b，而且两个接合点J2a与J2b除时间段Pib之外具有相同或基本类似的电压。从而，上级STia的四个晶体管T12a、T7a、T13a、和T8a与下级STib的四个晶体管T12b、T7b、T13b、和T8b除时间段Pib之外以相同或基本类似的方式操作。
另一方面，由于晶体管T3a被导通以便允许将低电压传输到输出端子OUTa而且因为低电压在时间段Pib中被第一时钟端子CK1a的低电压同时传输到输出端子OUTa，虽然晶体管T3a在时间段Pib中被维持在截止状态，输出端子OUTa也可以被施加有低电压。
从而，图7中所示的上级STia′中的晶体管T8a′和T13a′的栅极被连接到下级STib′的接合点J2b代替上级STia′的接合点J2a。因而，晶体管T13a′在时间段Pib期间被维持在截止状态，而且，当时钟信号CLK1a被设置为低电压时，连接到时钟信号CLK1a的输出端子OUTa输出低电压的上栅极信号Ga(i)。
此外，图8中所示的上级STia＂中移除了四个晶体管T12a、T7a、T13a、和T8a，而且晶体管T3a′的栅极被连接到下级STib＂的接合点J4b。从而，可以为上级STia＂削减四个晶体管和两个电容器。这样，可以简化栅极驱动器400的结构。这进而达到减小栅极驱动器400的尺寸的效果。另外，当在液晶面板组件300中将栅极驱动器400连同栅极线、数据线、以及薄膜晶体管开关元件一起集成在一块基板中时，可以减少其集成面积。
根据本发明的示范性实施例，虽然传输到两个子像素的栅极线的栅极导通电压的定时不同，但是利用一个子像素的栅极线的栅极信号来产生另一个子像素的栅极信号。这样，可以将栅极驱动器400构造为不要需在另外的情况下被配置用于补偿定时的额外的电路。另外，用于产生一个子像素的栅极信号的级和用于产生另一个子像素的栅极信号的级共同使用一部分电路，从而简化了栅极驱动器的结构。
虽然已经参照当前认定的实用示范性实施例描述了本发明，但是应当理解，本发明不限于公开的实施例，相反，其意在涵盖包括在所附权利要求书的精神和范围中的各种修改和等价配置。
对相关申请的交叉引用
本申请要求2007年10月16日提交的韩国专利申请No.2007-103850的优先权，其全部内容通过引用而被合并于此。

Claims (25)

1.一种显示设备包括：
多条第一栅极线；
多条第二栅极线，每一条第二栅极线分别与每条第一栅极线形成一对；以及
栅极驱动器，依次向第一栅极线传输具有第一栅极导通电压的第一栅极信号，并依次向第二栅极线传输具有第二栅极导通电压的第二栅极信号，
其中所述栅极驱动器包括：
多个第一级，每个第一级具有向第一栅极线当中每个的相应的第一栅极线传输第一栅极信号的第一输出端子；以及
多个第二级，每个第二级具有向第二栅极线当中每个的相应的第二栅极线传输第二栅极信号的第二输出端子、以及输出与第二栅极信号对应的承载信号的承载输出端子，而且
其中每个第一级基于来自前一个第二级的承载信号的第三栅极导通电压向第一输出端子输出第一栅极导通电压；而且
每个第二级基于来自前一个第二级的承载信号的第三栅极导通电压向第二输出端子输出第二栅极导通电压。
2.如权利要求1所述的显示设备，其中：
第二栅极信号具有第二栅极导通电压的时间段与第一栅极信号具有第一栅极导通电压的时间段至少彼此部分地重叠。
3.如权利要求2所述的显示设备，其中：
第二栅极信号具有第二栅极导通电压的时间段比第一栅极信号具有第一栅极导通电压的时间段更长。
4.如权利要求1所述的显示设备，进一步包括：
信号控制器，分别输出交替地具有第一电压和第二电压的第一至第四时钟信号，
其中第一和第二时钟信号被分别输入到多个第一级中的两个相邻第一级中的一个的第一和第二时钟端子，而第二和第一时钟信号被分别输入到两个相邻第一级中的另一个的第一和第二时钟端子；
第三和第四时钟信号被分别输入到多个第二级中的两个相邻第二级中的一个的第三和第四时钟端子，而第四和第三时钟信号被分别输入到两个相邻第二级中的另一个的第三和第四时钟端子；
每个第一级与第一时钟端子的第一电压同步地输出第一栅极导通电压；而且
每个第二级与第三时钟端子的第一电压同步地输出第二栅极导通电压。
5.如权利要求4所述的显示设备，其中：
第一至第四时钟信号的周期彼此基本类似；
第一和第二时钟信号具有第一电压的时间段比第二电压的时间段更短，而第一和第二时钟信号的相位差接近180度；而且
第三和第四时钟信号的占空比接近50％，而第三和第四时钟信号的相位差接近180度。
6.如权利要求4所述的显示设备，其中：
第一电压、第一栅极导通电压、以及第二栅极导通电压彼此基本类似，而第二电压与栅极截止电压基本类似。
7.如权利要求4所述的显示设备，其中：
每个第一级存储前一个第二级的承载信号的第三栅极导通电压，并与第一时钟端子的第一电压同步地基于所存储的电压输出第一栅极导通电压；而且
每个第二级存储前一个第二级的承载信号的第三栅极导通电压，并与第三时钟端子的第一电压同步地基于所存储的电压输出第二栅极导通电压。
8.如权利要求7所述的显示设备，其中：
每个第一级在相应的第二级的第三时钟端子被设置为第一电压时与第一时钟端子的第二电压同步地向第一输出端子输出栅极截止电压。
9.如权利要求7所述的显示设备，其中：
每个第一级与下一个第二级的第二栅极信号的第二栅极导通电压同步地将所存储的电压放电，并向第一输出端子输出第一栅极截止电压；而且
每个第二级与下一个第二级的第二栅极信号的第二栅极导通电压同步地将所存储的电压放电，并向第二输出端子输出第二栅极截止电压。
10.如权利要求9所述的显示设备，其中：
每个第一级与第二时钟端子的第一电压同步地输出第一栅极截止电压；而且
每个第二级与第四时钟端子的第一电压同步地输出第二栅极截止电压。
11.如权利要求4所述的显示设备，其中：
每个第一级包括连接在第一输出端子与第一栅极截止电压之间的第一晶体管，并响应于第三时钟端子的第一电压而导通第一晶体管，除非第一输出端子的电压为第一栅极导通电压；而且
每个第二级包括连接在第二输出端子与第二栅极截止电压之间的第二晶体管，并响应于第三时钟端子的第一电压而导通第二晶体管，除非第二输出端子的电压为第二栅极导通电压。
12.如权利要求4所述的显示设备，其中：
每个第一级包括连接在第一输出端子与第一栅极截止电压之间的第一晶体管，并响应于第三时钟端子的第一电压而导通第一晶体管，除非相应的第二级的第二输出端子的电压为第二栅极导通电压；而且
每个第二级包括连接在第二输出端子与第二栅极截止电压之间的第二晶体管，并响应于第三时钟端子的第一电压而导通第二晶体管，除非第二输出端子的电压为第二栅极导通电压。
13.如权利要求4所述的显示设备，其中：
每个第一级包括连接在第一输出端子与第一栅极截止电压之间的第一晶体管；而且
每个第二级包括连接在第二输出端子与第二栅极截止电压之间的第二晶体管，并响应于第三时钟端子的第一电压而导通第一和第二晶体管，除非第二输出端子的电压为第二栅极导通电压。
14.如权利要求1所述的显示设备，其中：
第一栅极线、第二栅极线、以及栅极驱动器被集成在一块基板上。
15.一种显示设备的驱动设备，该显示设备包括依次传输具有第一栅极导通电压的第一栅极信号的多条第一栅极线、以及依次传输具有第二栅极导通电压的第二栅极信号的多条第二栅极线，多条第二栅极线中的每一条分别与每条第一栅极线形成一对，该驱动设备包括：
多个第一级，每个第一级具有向第一栅极线当中每个的相应的第一栅极线传输第一栅极信号的第一输出端子；以及
多个第二级，每个第二级具有向第二栅极线当中每个的相应的第二栅极线传输第二栅极信号的第二输出端子、以及配置用于输出与第二栅极信号对应的承载信号的承载输出端子，
其中每个第一级包括：
第一晶体管，连接在第一时钟端子与第一输出端子之间，并以栅极连接到第一接合点；
第二晶体管，响应于前一个第二级的承载信号的第三栅极导通电压向第一接合点传输第三栅极导通电压；以及
第一电容器，连接在第一晶体管的栅极与源极之间，第一电容器存储第三栅极导通电压，而且
每个第二级包括：
第三晶体管，连接在第二时钟端子与第二输出端子之间，并以栅极连接到第二接合点；
第四晶体管，响应于前一个第二级的承载信号的第三栅极导通电压向第二接合点传输第三栅极导通电压；
第二电容器，连接在第三晶体管的栅极与源极之间，第二电容器存储第三栅极导通电压；以及
第五晶体管，连接在第二时钟端子与承载输出端子之间，并以栅极连接到第二接合点。
16.如权利要求15所述的驱动设备，其中：
第一时钟信号被输入到两个相邻第一级中的一个的第一时钟端子，而第二时钟信号被输入到两个相邻第一级中的另一个的第一时钟端子；而且
第三时钟信号被输入到两个相邻第二级中的一个的第二时钟端子，而第四时钟信号被输入到两个相邻第二级中的另一个的第二时钟端子。
17.如权利要求16所述的驱动设备，其中：
第一至第四时钟信号的周期彼此基本类似，而第一至第四时钟信号被交替地设置为具有第一电压和第二电压；
第一和第二时钟信号具有第一电压的时间段比第二电压的时间段更短，而第一和第二时钟信号的相位差接近180度；而且
第三和第四时钟信号的占空比接近50％，而第三和第四时钟信号的相位差接近180度。
18.如权利要求16所述的驱动设备，其中：
每个第一级进一步包括：
第六晶体管，响应于下一个第二级的第二栅极导通电压将第一电容器放电；以及
第七晶体管，响应于下一个第二级的第二栅极导通电压向第一输出端子传输栅极截止电压，而且
每个第二级进一步包括：
第八晶体管，响应于下一个第二级的第二栅极导通电压将第二电容器放电；以及
第九晶体管，响应于下一个第二级的第二栅极导通电压向第二输出端子传输栅极截止电压。
19.如权利要求16所述的驱动设备，其中：
每个第一级进一步包括：
第六晶体管，连接在栅极截止电压与第一输出端子之间，并以栅极连接到第三时钟端子；以及
第七晶体管，连接在第一接合点与第一输出端子之间，并以栅极连接到第一时钟端子，而且
每个第二级进一步包括：
第八晶体管，连接在栅极截止电压与第二输出端子之间，并以栅极连接到第四时钟端子；以及
第九晶体管，连接在第二接合点与第二输出端子之间，并以栅极连接到第二时钟端子，
其中当第一时钟信号被输入第一时钟端子时将第二时钟信号输入到第三时钟端子，而当第二时钟信号被输入到第一时钟端子时将第一时钟信号输入到第三时钟端子；而且
当第三时钟信号被输入第二时钟端子时将第四时钟信号输入到第四时钟端子，而当第四时钟信号被输入到第二时钟端子时将第三时钟信号输入到第四时钟端子。
20.一种显示设备的驱动方法，该显示设备包括依次传输具有第一栅极导通电压的第一栅极信号的多条第一栅极线、以及依次传输具有第二栅极导通电压的第二栅极信号的多条第二栅极线，每条第二栅极线分别与每条第一栅极线形成一对，该驱动方法包括：
在向第i-1条第二栅极线传输第二栅极导通电压的时间段期间存储与第二栅极导通电压对应的电压；
基于所存储的电压产生分别传输到第i对第一和第二栅极线的第一和第二栅极导通电压；
将向第i条第一栅极线输出的第一栅极导通电压改变为栅极截止电压，同时维持向第i条第二栅极线输出的第二栅极导通电压；以及
向第i对第一和第二栅极线传输栅极截止电压。
21.如权利要求20所述的驱动方法，其中：
所述产生第一和第二栅极导通电压包括：
响应于第一时钟端子的第一电压产生传输到第i条第一栅极线的第一栅极导通电压；以及
响应于第二时钟端子的第一电压产生传输到第i条第二栅极线的第二栅极导通电压，
其中当i为奇数时将第一时钟信号输入到第一时钟端子，而当i为偶数时将第二时钟信号输入到第一时钟端子；而且
当i为奇数时将第三时钟信号输入到第二时钟端子，而当i为偶数时将第四时钟信号输入到第二时钟端子。
22.如权利要求21所述的驱动方法，其中：
第一至第四时钟信号的周期彼此基本类似，而第一至第四时钟信号交替地具有第一电压和第二电压；
第一和第二时钟信号具有第一电压的时间段比第二电压的时间段更短，而第一和第二时钟信号的相位差接近180度；而且
第三和第四时钟信号的占空比接近50％，而第三和第四时钟信号的相位差接近180度。
23.如权利要求22所述的驱动方法，其中所述改变第一栅极导通电压包括与第一时钟端子的第二电压同步地将第一栅极导通电压改变为栅极截止电压。
24.如权利要求22所述的驱动方法，其中所述传输栅极截止电压包括：
与传输到第i+1条第二栅极线的第二栅极导通电压同步地将所存储的电压放电；以及
向第i对第一和第二栅极线传输栅极导通电压。
25.如权利要求24所述的驱动方法，其中所述传输栅极截止电压进一步包括：
响应于第三时钟端子的第一电压向第i条第一栅极线传输栅极截止电压；以及
响应于第四时钟端子的第一电压向第i条第二栅极线传输栅极截止电压，
其中当i为奇数时将第二时钟信号输入到第三时钟端子，而当i为偶数时将第一时钟信号输入到第三时钟端子；而且
当i为奇数时将第四时钟信号输入到第四时钟端子，而当i为偶数时将第三时钟信号输入到第四时钟端子。
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