CN101399191B - 栅层的制造方法及半导体器件的制造方法 - Google Patents
栅层的制造方法及半导体器件的制造方法 Download PDFInfo
- Publication number
- CN101399191B CN101399191B CN200710046795XA CN200710046795A CN101399191B CN 101399191 B CN101399191 B CN 101399191B CN 200710046795X A CN200710046795X A CN 200710046795XA CN 200710046795 A CN200710046795 A CN 200710046795A CN 101399191 B CN101399191 B CN 101399191B
- Authority
- CN
- China
- Prior art keywords
- layer
- polysilicon layer
- grid
- manufacture method
- silicon oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种栅层的制造方法，包括：提供具有栅极介质层的半导体衬底；在所述栅极介质层上形成多晶硅层；在所述多晶硅层表面形成氧化硅层；对所述多晶硅层进行离子注入掺杂。本发明还提供一种半导体器件的制造方法。本发明工艺较为简单，且能够抑制或消除在对多晶硅层进行掺杂时注入的离子穿透或进入栅极氧化层。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种栅层的制造方法及半导体器件的制造方法。
背景技术
金属氧化物半导体晶体管中，一般采用多晶硅作为制造栅极的材料。为降低功耗，提高形成的金属氧化物半导体晶体管的响应速度，常常对制造栅极的多晶硅层进行掺杂，以降低其电阻率。例如，在N型金属氧化物半导体晶体管(NMOS)的多晶硅栅极中掺入磷，在P型金属氧化物半导体晶体管(PMOS)的多晶硅栅极中掺入硼等。
在多晶硅层中掺入杂质并形成栅极的制造工艺一般如下：首先在半导体衬底上沉积栅极氧化层；接着，在所述栅极氧化层上沉积多晶硅层；然后对所述多晶硅层进行离子注入掺杂；再接着，图形化所述多晶硅层形成多晶硅栅极。
然而，在对多晶硅层的掺杂工艺中，掺杂的能量较大，掺入的杂质常常会穿过多晶硅层进入栅极氧化层，甚至穿过栅极氧化层进入到半导体衬底中，导致形成的金属氧化物半导体晶体管阈值电压产生漂移、漏电流增大等问题。
专利号为ZL97120453.5的中国专利公开了一种具有P+多晶硅栅极的金属氧化物半导体晶体管的制作方法，在其公开的专利中，通过在多晶硅栅极中掺入磷离子来牵制并固定硼离子，而降低硼离子穿透栅极氧化层的几率，同时在对多晶硅层进行硼掺杂之前，在所述多晶硅层上形成金属硅化物层，进行阻挡，其具体工艺如图1至图4所示。
如图1所示，提供半导体衬底1，在所述半导体衬底1中形成场氧化层(图未示)，在所述半导体衬底1上形成栅极氧化层5；接着，在所述栅极氧化层5上形成非晶硅层7，以SiH4和PH3反应产生磷扩散而注入所述非晶硅层7中以形成轻微掺杂的N型非晶硅层。
如图2所示，在所述非晶硅层7上形成金属硅化物层9。例如，所述金属硅化物层9可以是硅化钨。
如图3所示，以离子注入的方法形成P+硅层7a，该过程为用BF2穿越金属硅化物层9形成P+硅层7a，注入的能量为20至180KeV，接着对所述硅层7a施以热处理，使非晶硅转变为多晶硅。
如图4所示，通过光刻刻蚀图形化金属硅化物层9、P+多晶硅层7a和栅极氧化层5，形成栅极结构。
所述的方法中，通过在多晶硅栅极中的磷离子和在所述多晶硅层上形成的金属硅化物层来抑制硼离子穿透栅极氧化层，然而，该方法增加了对多晶硅层磷离子掺杂的工艺和形成金属硅化物的工艺，使得形成多晶硅栅极的工艺较为复杂。
发明内容
本发明提供一种栅层的制造方法和半导体器件的制造方法，本发明工艺较为简单，且能够抑制或消除在对多晶硅层进行掺杂时注入的离子穿透或进入栅极氧化层。
本发明提供的一种栅层的制造方法，包括：
提供具有栅极介质层的半导体衬底；
在所述栅极介质层上形成多晶硅层，所述多晶硅层包括第一多晶硅层和在所述第一多晶硅层上形成的晶粒无序分布的第二多晶硅层；
在所述多晶硅层表面形成氧化硅层；
对所述多晶硅层进行离子注入掺杂，形成栅层。
可选的，形成所述氧化硅层的方法为氧化法。
可选的，所述氧化法为炉管氧化、快速热退火氧化、原位水蒸汽产生氧化中的一种。
可选的，所述氧化法为快速热退火氧化，退火的温度为900至1200℃。
可选的，形成所述氧化硅层的方法为化学气相沉积。
可选的，所述氧化硅层的厚度为10至
可选的，所述氧化硅层至少为一层。
可选的，在所述多晶硅层表面形成氧化硅层步骤之前对所述多晶硅层表面执行氮化工艺。
可选的，所述栅极介质层为氧化硅或氮氧化硅。
可选的，进一步包括：完成离子注入掺杂后对所述第一多晶硅层和第二多晶硅层执行退火工艺。
可选的，所述多晶硅层为多层，且随着层数的增加，晶粒尺寸减小。
本发明还提供一种栅层的制造方法，包括：
提供具有栅极介质层的半导体衬底；
在所述栅极介质层上形成硅层，所述硅层为多晶硅层和非晶硅层的堆叠结构，其中，非晶硅层位于所述多晶硅层的上方，所述多晶硅层包括第一多晶硅层和在所述第一多晶硅层上形成的晶粒无序分布的第二多晶硅层；
在所述硅层表面形成氧化硅层；
对所述硅层进行离子注入掺杂；
对所述硅层执行退火工艺。
可选的，形成所述氧化硅层的方法为氧化法。
可选的，所述氧化法为炉管氧化、快速热退火氧化、原位水蒸汽产生氧化中的一种。
可选的，形成所述氧化硅层的方法为化学气相沉积法。
可选的，所述硅层为多晶硅层和非晶硅层的堆叠结构，其中，非晶硅层位于所述多晶硅层的上方。
本发明还提供一种半导体器件的制造方法，包括：
提供具有栅极介质层的半导体衬底；
在所述栅极介质层上形成硅层，所述硅层为多晶硅层和非晶硅层的堆叠结构，其中，非晶硅层位于所述多晶硅层的上方，所述多晶硅层包括第一多晶硅层和在所述第一多晶硅层上形成的晶粒无序分布的第二多晶硅层；
在所述硅层表面形成氧化硅层；
对所述硅层执行离子注入掺杂；
图形化所述硅层，形成栅极；
对所述栅极两侧的半导体衬底进行掺杂，形成源极和漏极。
可选的，形成所述氧化硅层的方法为氧化法。
可选的，所述氧化法为炉管氧化、快速热退火氧化、原位水蒸汽产生氧化中的一种。
可选的，形成所述氧化硅层的方法为化学气相沉积法。
可选的，所述硅层为多晶硅层和非晶硅层的堆叠结构，其中，非晶硅层位于所述多晶硅层的上方。
与现有技术相比，本发明具有以下优点：
通过在用于形成栅层的多晶硅层或非晶硅层或多晶硅层、非晶硅层堆叠层的表面形成阻挡层或缓冲层，可以抑制后续在多晶硅层或非晶硅层或多晶硅层、非晶硅层堆叠层中进行离子注入时注入的离子向栅极介质层中注入或穿过栅极介质层，有利于提高形成的半导体器件的电性，提高半导体器件制造的良率。
若形成氧化硅层的方法为氧化工艺，则在形成氧化硅层的同时，氧化工艺的高温也对多晶硅层或非晶硅层或多晶硅层、非晶硅层堆叠层进行热处理，修复晶格缺陷。
此外，形成氧化硅层的工艺简单，且形成的氧化硅层对用于形成栅层的多晶硅层或非晶硅层或多晶硅层、非晶硅层堆叠层产生影响。
附图说明
图1至图4为现有的一种具有P+多晶硅栅极的金属氧化物半导体晶体管的制造方法的各步骤相应结构的剖面示意图；
图5为本发明栅层的制造方法的第一实施例的流程图；
图6为具有栅极介质层的半导体衬底的剖面示意图；
图7为形成有多晶硅层的半导体衬底的剖面结构示意图；
图8为在多晶硅层表面形成氧化硅层后的结构的剖面示意图；
图9为对多晶硅层进行离子注入掺杂的剖面示意图；
图10为本发明栅层的制造方法的第二实施例中具有两层多晶硅层的半导体衬底的剖面结构示意图；
图11为本发明栅层的制造方法的第二实施例中在第二多晶硅层表面形成氧化硅层后的结构的剖面示意图；
图12为本发明栅层的制造方法的第三实施例中具有多晶硅层和非晶硅层的半导体衬底的剖面结构示意图；
图13为在图12的非晶硅层表面形成氧化硅层后的结构的剖面示意图；
图14为本发明栅层的制造方法的第四实施例中具有非晶硅层的半导体衬底的结构示意图；
图15为在图14的非晶硅层表面形成氧化硅层后的结构的剖面示意图；
图16为本发明的半导体器件的制造方法的实施例的流程图；
图17为图形化多晶硅层后形成的栅极后的器件的剖面结构示意图；
图18为具有源极和漏极的半导体器件的剖面结构示意图。
具体实施方式
下面结合附图对本发明的具体实施方式做详细的说明。
图5为本发明的栅层的制造方法的第一实施例的流程图。图6至9为与本发明的栅层的制造方法的第一实施例相关的结构的剖面示意图。
如图5所示，步骤S100，提供具有栅极介质层的半导体衬底。
图6为具有栅极介质层的半导体衬底的剖面示意图。如图6所示，提供半导体衬底10，在所述半导体衬底10上具有栅极介质层12。
所述半导体衬底10材质可以是单晶硅、多晶硅、非晶硅中的一种；所述半导体衬底10的材质可以是砷化镓；所述半导体衬底10也可以具有绝缘层上硅(Silicon On Insulator，SOI)结构或硅上外延层结构；在所述半导体衬底10中可以掺入N型杂质或P型杂质。
对半导体衬底10表面进行预清洗，可去除半导体衬底10表面的氧化物或其它杂质。由于半导体衬底10暴露在空气中可在表面形成自然氧化层，该自然氧化层的厚度均匀性和膜层特性均较差，为避免该自然氧化层对后续形成的栅极介质层的膜层特性产生影响，可通过湿法清洗去除该自然氧化层。通常的去除方法为湿法腐蚀，例如BOE或HF或RCA清洗等。
所述栅极介质层12为含氧的介质层，其中，所述含氧的介质层包括氧化硅和氮氧化硅；形成氧化硅的方法可以是高温炉管氧化、快速热氧化(Rapid Thermal Oxidation，RTO)或原位水蒸汽产生氧化(In-Situ Stream Generation，ISSG)中的一种，对氧化硅执行氮化处理可形成氮氧化硅，其中氮化的方法包括高温炉管氮化、快速热处理氮化或等离子体氮化中的一种。
步骤S110，在所述栅极介质层上形成多晶硅层。
图7为形成有多晶硅层的半导体衬底的剖面结构示意图。如图7所示，在所述栅极介质层12上形成多晶硅层14，形成多晶硅层14的方法可以是低压化学气相沉积法，反应气体包括SiH4或Si2H6，为提高形成的多晶硅层14的膜层的均匀性，在反应气体中还可以加入N2；
在其中的一个实施例中，形成多晶硅层14时的反应温度为700至740℃，反应腔室的压力为200至300T，反应时间为10至50秒，根据反应的时间可以控制形成的多晶硅层14的厚度。
步骤S120，在所述多晶硅层表面形成氧化硅层。
图8为在多晶硅层表面形成氧化硅层后的结构的剖面示意图。如图8所示，在所述多晶硅层14表面形成氧化硅层16。形成的氧化硅层16的厚度为10至
其中，形成氧化硅层16的方法可以是氧化法。所述氧化法可以是炉管氧化、快速热退火氧化、原位水蒸汽产生氧化中的一种。
在其中的一个实施例中，形成所述氧化硅层16的方法为快速热退火氧化，其中，退火的温度为900至1200℃。
形成所述氧化硅层16的方法也可以是化学气相沉积法，通过化学气相沉积在所述多晶硅层14表面沉积氧化硅层16。
在其中的一个实施例中，形成氧化硅层16的反应气体为SiH4和O2、SiH4和N2O、Si(C2H5O)4和臭氧中的一种。所述化学气相沉积可以是常压化学气相沉积、低压化学气相沉积或等离子体增强化学气相沉积中的一种。
在另外的实施例中，所述氧化硅层16可以是多层。
在另外的实施例中，形成所述氧化硅层16的方法如下：首先对所述多晶硅层14表面执行氮化工艺，所述氮化可以是炉管氮化、快速热退火氮化或等离子体氮化中的一种；通过执行氮化工艺在所述多晶硅层表面形成一薄层氮化硅；接着对已经执行氮化工艺的多晶硅层14的表面执行氧化工艺，形成氧化硅层16。通过先执行氮化工艺，可以抑制氧化时的速度，有利于较为准确的控制形成的氧化硅层16的厚度。
在所述多晶硅层14表面形成的氧化硅层16作为缓冲层或者阻挡层，可以抑制后续在多晶硅层14中进行离子注入时注入的离子向栅极介质层12中注入，有利于提高形成的半导体器件的电性，提高半导体器件制造的良率。
此外，若形成氧化硅层16的方法为氧化工艺，则在形成氧化硅层16时，氧化工艺的高温可同时对所述多晶硅层14进行热处理，从而可对多晶硅层14中的晶粒进行重整，并修复多晶硅层14中的晶格缺陷。
此外，形成氧化硅层16的工艺相对于形成图2所示的金属硅化物的工艺较为简单；而且，形成的氧化硅层16不会向所述多晶硅层14中扩散，不会对多晶硅层14造成影响，而形成金属硅化物时的金属往往较为容易向多晶硅层14中扩散，例如钨很容易向多晶硅层中进行扩散，从而会影响多晶硅层14的电性。
步骤S130，对所述多晶硅层进行离子注入掺杂。
图9为对多晶硅层进行离子注入掺杂的剖面示意图。如图9所示，透过氧化硅层16，对所述多晶硅层14进行离子注入掺杂，形成掺杂多晶硅层14A。掺入的杂质可以是磷、砷、硼等杂质；离子注入的能量可以是为5KeV至15KeV。
由于氧化硅层16的缓冲或阻挡作用，使得注入的离子在经过所述氧化硅层16后速度、能量降低，使注入的离子在能够进入多晶硅层14的情况下，尽可能的少进入栅极介质层12或不进入栅极介质层12。
在另外的实施例中，可以对多晶硅层14进行选择性掺杂，比如，在对需要制造NMOS的区域进行N型杂质的离子注入，在对需要制造PMOS的区域进行P型杂质的离子注入，所述的选择性掺杂需要借助光刻工艺定义出掺杂的区域，这里不再赘述。
完成离子注入掺杂工艺后，对所述掺杂多晶硅层14A执行退火工艺，通过退火工艺，一方面激活注入到所述掺杂多晶硅层14A中的掺杂离子，另一方面修复在离子注入时对多晶硅层14造成的缺陷。
退火后即形成用于制造半导体器件栅极的栅层，所述栅层为掺杂多晶硅层14A。
图10至图11为与本发明的栅层的制造方法第二实施例相关的剖面结构示意图。
图10为具有两层多晶硅层的半导体衬底的剖面结构示意图。
如图10所示，在具有栅极介质层12的半导体衬底10上依次形成第一多晶硅层14a和第二多晶硅层14b，其中，所述第二多晶硅层14b的晶粒呈无序分布。
其中，形成第一多晶硅层14a和第二多晶硅层14b的方法可以是化学气相沉积。
由于该第二多晶硅层14b中晶粒无序分布，晶粒间隙的方向也具有无序的分布状态；因而，在对第一多晶硅层14a进行离子注入掺杂时，注入的离子由于受该第二多晶硅层14b中的无序分布的晶粒的阻挡，在进入到第一多晶硅层14a时，能量会有所减小，因而可减少或避免注入的离子进入或穿过栅极介质层12；也即该第二多晶硅层14b具有缓冲的作用。
在其中的一个实施例中，形成所述第二多晶硅层14b的方法为低压化学气相沉积，反应气体包括SiH4、Si2H6和H2，反应的温度为700至740度，反应腔室的压力为200至300T，反应时间为10至30秒，根据反应的时间可以控制形成的第二多晶硅层14b的厚度，反应后，形成的第二多晶硅层14b中的晶粒无序分布。
为提高形成第二多晶硅层14b的膜层的均匀性，在反应气体中也可以加入N2。
此外，形成所述第二多晶硅层14b的工艺和形成所述第一多晶硅层14a的工艺可以原位进行或在不同的工艺腔中分别进行。
在其它的实施例中，所述多晶硅层可以为多层，且随着层数的增加，晶粒尺寸减小。
图11为在第二多晶硅层表面形成氧化硅层后的结构的剖面示意图。如图11所示，在所述第二多晶硅层14b表面形成氧化硅层16。形成的氧化硅层16的厚度可以为10至
其中，形成氧化硅层16的方法可以是氧化法，氧化法可以是炉管氧化、快速热退火氧化、原位水蒸汽产生氧化中的一种。
在其中的一个实施例中，形成所述氧化硅层16的方法为快速热退火氧化，其中，快速热退火的温度为900至1200℃。
形成所述氧化硅层16的方法也可以是化学气相沉积法，通过化学气相沉积在第二多晶硅层14b表面沉积氧化硅层16。
在其中的一个实施例中，形成氧化硅层16的反应气体为SiH4和O2、SiH4和N2O、Si(C2H5O)4和臭氧中的一种。
所述化学气相沉积可以是常压化学气相沉积、低压化学气相沉积或等离子体增强化学气相沉积中的一种。
在另外的实施例中，所述氧化硅层16可以是多层。
通过在所述第二多晶硅层14b表面形成的氧化硅层16作为缓冲层或者阻挡层，可以进一步抑制后续在第一多晶硅层14a和第二多晶硅层14b中进行离子注入时注入的离子向栅极介质层12中注入，有利于提高形成的半导体器件的电性，提高半导体器件制造的良率。
接着，以所述氧化硅层16作为阻挡层或缓冲层，对所述第一多晶硅层14a和第二多晶硅层14b进行离子注入掺杂，然后对掺杂后的第一多晶硅层14a和第二多晶硅层14b执行退火工艺，使所述第二多晶硅层14b中的晶粒进行重整。所述第一多晶硅层14a和第二多晶硅层14b形成用于制造栅极的栅层。
图12至图13为与本发明的栅层的制造方法的第三实施例相关的剖面结构示意图。
图12为具有多晶硅层和非晶硅层的半导体衬底的剖面结构示意图。如图12所示，在具有栅极介质层12的半导体衬底10上依次形成多晶硅层14c和非晶硅层14d。
其中形成的非晶硅14d可以抑制或减缓对多晶硅层14c进行离子注入时注入的离子进入或穿透栅极介质层12。
图13为在图12的非晶硅层表面形成氧化硅层后的结构的剖面示意图。如图13所示，在非晶硅层14d表面形成氧化硅层16。形成的氧化硅层16的厚度为10至
其中，形成氧化硅层16的方法可以是氧化法。氧化法可以是炉管氧化、快速热退火氧化、原位水蒸汽产生氧化中的一种。
在其中的一个实施例中，形成所述氧化硅层16的方法为快速热退火氧化，其中，快速热退火的温度为900至1200℃。
形成所述氧化硅层16的方法也可以是化学气相沉积法，通过化学气相沉积在所述非晶硅层14d表面沉积氧化硅层。
在其中的一个实施例中，形成氧化硅层16的反应气体为SiH4和O2、SiH4和N2O、Si(C2H5O)4和臭氧中的一种。
所述化学气相沉积可以是常压化学气相沉积、低压化学气相沉积或等离子体增强化学气相沉积中的一种。
在另外的实施例中，所述氧化硅层16可以是多层。
形成的氧化硅层16作为在后续对多晶硅层14c离子注入时的阻挡或缓冲层，抑制注入的离子穿过或进入栅极介质层12。
然后，以所述氧化硅层16作为阻挡或缓冲层，对所述多晶硅层14c和非晶硅层14d进行离子注入掺杂，然后对所述掺杂的多晶硅层14d和非晶硅层14d的进行退火，使得非晶硅层14d转化为多晶硅，多晶硅层14c和非晶硅层14d转化后的多晶硅层共同形成栅层。
图14和图15为与本发明的栅层的制造方法第四实施例相关的结构的剖面示意图。
图14为具有非晶硅层的半导体衬底的结构示意图。如图14所示，在具有栅极介质层12的半导体衬底10上形成非晶硅层15。
图15为在图14的非晶硅层表面形成氧化硅层的结构的剖面示意图。如图15所示，在所述非晶硅层15表面形成氧化硅层16。形成的氧化硅层16的厚度为10至
其中，形成氧化硅层16的方法可以是氧化法。氧化法可以是炉管氧化、快速热退火氧化、原位水蒸汽产生氧化中的一种。
在其中的一个实施例中，形成所述氧化硅层16的方法为快速热退火氧化，其中，快速热退火的温度为900至1200℃。
形成所述氧化硅层16的方法也可以是化学气相沉积法，通过化学气相沉积在所述非晶硅层15表面沉积氧化硅层。
在其中的一个实施例中，形成氧化硅层16的反应气体为SiH4和O2、SiH4和N2O、Si(C2H5O)4和臭氧中的一种。
所述化学气相沉积可以是常压化学气相沉积、低压化学气相沉积或等离子体增强化学气相沉积中的一种。
在另外的实施例中，所述氧化硅层16可以是多层。
形成的氧化硅层作为在后续对非晶硅层15离子注入时的阻挡或缓冲层，抑制注入的离子穿过或进入栅极介质层12。
然后，以所述氧化硅层16作为阻挡层，对所述非晶硅层15进行离子注入掺杂，然后对所述掺杂的非晶硅层15的进行退火，使得非晶硅层15转化为多晶硅，转化后的多晶硅层即为栅层。
本发明还提供一种半导体器件的制造方法。图16为本发明的半导体器件的制造方法的实施例的流程图。
如图16所示，步骤S200，提供具有栅极介质层的半导体衬底；
步骤S210，在所述栅极介质层上形成硅层；形成所述硅层的方法可以是化学气相沉积。
其中，所述硅层为多晶硅层，所述硅层也可以为多晶硅层和非晶硅层的堆叠结构，非晶硅层位于所述多晶硅层的上方。所述硅层还可以为非晶硅层。
步骤S220，在所述硅层表面形成氧化硅层；形成的氧化硅层的厚度为10至50A。
其中，形成所述氧化硅层的方法可以是氧化法。氧化法可以是炉管氧化、快速热退火氧化、原位水蒸汽产生氧化中的一种。
形成所述氧化硅层的方法也可以是化学气相沉积法，通过化学气相沉积在所述非晶硅层表面沉积氧化硅层。在化学气相沉积工艺中，形成氧化硅层的反应气体为SiH4和O2、SiH4和N2O、Si(C2H5O)4和臭氧中的一种。
所述化学气相沉积可以是常压化学气相沉积、低压化学气相沉积或等离子体增强化学气相沉积中的一种。
在另外的实施例中，所述氧化硅层也可以是多层。
步骤S230，对所述硅层执行离子注入掺杂；透过所述氧化硅层对所述硅层进行掺杂，形成掺杂的多晶硅层。其中，所述氧化硅层作为在对硅层离子注入时的阻挡或缓冲层，抑制注入的离子穿过或进入硅层下面的栅极介质层。
完成离子注入掺杂后，对所述硅层进行退火，激活掺入到所述硅层中的掺杂离子。
步骤S240，图形化所述硅层，形成栅极；
以所述硅层为多晶硅层为例，图17为图形化多晶硅层后形成的栅极后的器件的剖面结构示意图。如图17所示，通过光刻刻蚀工艺图形化多晶硅层，形成栅极14B。
然后去除所述栅极14B上的氧化硅层。
步骤S250，对所述栅极两侧的半导体衬底进行掺杂，形成源极和漏极。
图18为具有源极和漏极的半导体器件的剖面结构示意图。如图18所示，在所述栅极14B两侧形成侧壁层18，在所述栅极14B两侧的半导体衬底10中形成源极20和漏极22。
本发明的半导体器件的制造方法中，在形成掺杂多晶硅栅极之前，首先在多晶硅层表面形成氧化硅层，该氧化硅层可以在对多晶硅层进行离子注入时起到缓冲作用，从而可使注入的离子不会进入或穿过栅极介质层。能够提高形成的半导体器件的稳定性，提高半导体器件制造的良率。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (19)
1.一种栅层的制造方法，其特征在于，包括：
提供具有栅极介质层的半导体衬底；
在所述栅极介质层上形成多晶硅层，所述多晶硅层包括第一多晶硅层和在所述第一多晶硅层上形成的晶粒无序分布的第二多晶硅层；
在所述多晶硅层表面形成氧化硅层；
对所述多晶硅层进行离子注入掺杂，形成栅层。
2.如权利要求1所述的栅层的制造方法，其特征在于：形成所述氧化硅层的方法为氧化法。
3.如权利要求2所述的栅层的制造方法，其特征在于：所述氧化法为炉管氧化、快速热退火氧化、原位水蒸汽产生氧化中的一种。
4.如权利要求2所述的栅层的制造方法，其特征在于：所述氧化法为快速热退火氧化，退火的温度为900至1200℃。
5.如权利要求1所述的栅层的制造方法，其特征在于：形成所述氧化硅层的方法为化学气相沉积。
6.如权利要求1至5任一项所述的栅层的制造方法，其特征在于：所述氧化硅层的厚度为10至
7.如权利要求1至5任一项所述的栅层的制造方法，其特征在于：所述氧化硅层至少为一层。
8.如权利要求1所述的栅层的制造方法，其特征在于：在所述多晶硅层表面形成氧化硅层步骤之前对所述多晶硅层表面执行氮化工艺。
9.如权利要求1所述的栅层的制造方法，其特征在于：所述栅极介质层为氧化硅或氮氧化硅。
10.如权利要求1所述的栅层的制造方法，其特征在于，进一步包括：完成离子注入掺杂后对所述第一多晶硅层和第二多晶硅层执行退火工艺。
11.如权利要求1所述的栅层的制造方法，其特征在于：所述多晶硅层为多层，且随着层数的增加，晶粒尺寸减小。
12.一种栅层的制造方法，其特征在于，包括：
提供具有栅极介质层的半导体衬底；
在所述栅极介质层上形成硅层，所述硅层为多晶硅层和非晶硅层的堆叠结构，其中，非晶硅层位于所述多晶硅层的上方，所述多晶硅层包括第一多晶硅层和在所述第一多晶硅层上形成的晶粒无序分布的第二多晶硅层；
在所述硅层表面形成氧化硅层；
对所述硅层进行离子注入掺杂；
对所述硅层执行退火工艺。
13.如权利要求12所述的栅层的制造方法，其特征在于：形成所述氧化硅层的方法为氧化法。
14.如权利要求13所述的栅层的制造方法，其特征在于：所述氧化法为炉管氧化、快速热退火氧化、原位水蒸汽产生氧化中的一种。
15.如权利要求12所述的栅层的制造方法，其特征在于：形成所述氧化硅层的方法为化学气相沉积法。
16.一种半导体器件的制造方法，其特征在于，包括：
提供具有栅极介质层的半导体衬底；
在所述栅极介质层上形成硅层，所述硅层为多晶硅层和非晶硅层的堆叠结构，其中，非晶硅层位于所述多晶硅层的上方，所述多晶硅层包括第一多晶硅层和在所述第一多晶硅层上形成的晶粒无序分布的第二多晶硅层；
在所述硅层表面形成氧化硅层；
对所述硅层执行离子注入掺杂；
图形化所述硅层，形成栅极；
对所述栅极两侧的半导体衬底进行掺杂，形成源极和漏极。
17.如权利要求16所述的半导体器件的制造方法，其特征在于：形成所述氧化硅层的方法为氧化法。
18.如权利要求17所述的半导体器件的制造方法，其特征在于：所述氧化法为炉管氧化、快速热退火氧化、原位水蒸汽产生氧化中的一种。
19.如权利要求16所述的半导体器件的制造方法，其特征在于：形成所述氧化硅层的方法为化学气相沉积法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200710046795XA CN101399191B (zh) | 2007-09-27 | 2007-09-27 | 栅层的制造方法及半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200710046795XA CN101399191B (zh) | 2007-09-27 | 2007-09-27 | 栅层的制造方法及半导体器件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101399191A CN101399191A (zh) | 2009-04-01 |
| CN101399191B true CN101399191B (zh) | 2011-10-05 |
Family
ID=40517631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200710046795XA Active CN101399191B (zh) | 2007-09-27 | 2007-09-27 | 栅层的制造方法及半导体器件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101399191B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102412130A (zh) * | 2011-03-30 | 2012-04-11 | 上海华力微电子有限公司 | 利用栅多晶硅提高晶体管载流子迁移率的方法 |
| CN103177947A (zh) * | 2011-12-22 | 2013-06-26 | 无锡华润上华科技有限公司 | Mos晶体管的多晶硅栅电极的制备方法 |
| CN103346076B (zh) * | 2013-06-27 | 2016-05-11 | 上海华力微电子有限公司 | 改善栅氧有源区缺陷的方法 |
| CN109935518B (zh) * | 2017-12-19 | 2021-04-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其金属栅极的形成方法 |
| CN108550525A (zh) | 2018-05-28 | 2018-09-18 | 武汉新芯集成电路制造有限公司 | 浮栅制备方法 |
| CN112993159A (zh) * | 2021-02-05 | 2021-06-18 | 上海华虹宏力半导体制造有限公司 | 无源集成器件的制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524954B1 (en) * | 1998-11-09 | 2003-02-25 | Applied Materials, Inc. | Reduction of tungsten silicide resistivity by boron ion implantation |
| US6939770B1 (en) * | 2003-07-11 | 2005-09-06 | Advanced Micro Devices, Inc. | Method of fabricating semiconductor device having triple LDD structure and lower gate resistance formed with a single implant process |
-
2007
- 2007-09-27 CN CN200710046795XA patent/CN101399191B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524954B1 (en) * | 1998-11-09 | 2003-02-25 | Applied Materials, Inc. | Reduction of tungsten silicide resistivity by boron ion implantation |
| US6939770B1 (en) * | 2003-07-11 | 2005-09-06 | Advanced Micro Devices, Inc. | Method of fabricating semiconductor device having triple LDD structure and lower gate resistance formed with a single implant process |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101399191A (zh) | 2009-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101179028B (zh) | 金属氧化物半导体晶体管及其制作方法 | |
| CN100466195C (zh) | 移除间隙壁的方法、金氧半导体晶体管元件及其制造方法 | |
| CN101393862B (zh) | 栅极侧壁层的制造方法及半导体器件的制造方法 | |
| US6376318B1 (en) | Method of manufacturing a semiconductor device | |
| CN101399191B (zh) | 栅层的制造方法及半导体器件的制造方法 | |
| CN101593701B (zh) | 应变nmos器件以及应变cmos器件的制造方法 | |
| CN101572230A (zh) | 提高栅极侧壁氧化层厚度一致性的方法及栅极的制造方法 | |
| CN101447457A (zh) | 双应力膜互补金属氧化物半导体晶体管的制造方法 | |
| CN102856257A (zh) | 半导体器件的形成方法 | |
| CN101320711A (zh) | 金属氧化物半导体晶体管及其制作方法 | |
| CN101281870A (zh) | 半导体器件的制造方法 | |
| CN101364538B (zh) | 栅层形成方法 | |
| CN101364539B (zh) | 栅层的制造方法、半导体器件的制造方法和半导体结构 | |
| US9553159B2 (en) | Semiconductor devices having polysilicon gate patterns and methods of fabricating the same | |
| US20020168828A1 (en) | Method of reducing threshold voltage shifting of a gate | |
| KR100752201B1 (ko) | 반도체 소자의 제조 방법 | |
| CN102044438A (zh) | Mos晶体管及其制造方法 | |
| CN101393893B (zh) | 具有不同侧壁层宽度的cmos器件及其制造方法 | |
| CN101197282A (zh) | 半导体器件及其制造方法 | |
| KR20100089023A (ko) | 플라즈마 탈수소화를 이용한 반도체 장치의 제조 방법 및 이에 의해 형성된 장치 | |
| CN101593728B (zh) | 具有应力膜的互补金属氧化物半导体器件及其制造方法 | |
| CN101651103B (zh) | 半导体器件的制造方法 | |
| CN101197324A (zh) | Cmos器件应力膜的形成方法和cmos器件 | |
| KR101082101B1 (ko) | 듀얼 게이트의 게이트 전극 형성방법 | |
| KR100897821B1 (ko) | 반도체 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |