CN101394250B

CN101394250B - 纠突发差错的循环码并行捕错译码装置

Info

Publication number: CN101394250B
Application number: CN200810046413.8A
Authority: CN
Inventors: 谢军; 李东; 涂晓东
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2008-10-30
Filing date: 2008-10-30
Publication date: 2011-02-09
Anticipated expiration: 2028-10-30
Also published as: CN101394250A

Abstract

本发明属于网络通信技术中纠突发性差错的循环码并行捕错译码装置。包括与各条通道分别连接的校验子计算器，均含两套差错计算器及其有效性判决器、差错模式存储器在内的并行设置各通道，多选一选择器，差错纠正器，设于数据接收端与差错纠正器之间的数据循环移位器。该发明由于增设了接收数据循环移位器，并在每条通道内均增设了一套差错计算器及其判决器，可在各通道之间及各通道内同时对数据进行循环移位处理，从而具有在大数据量、高速率通信的情况下译码延时小，译码准确且效率高，而所需并行通道数目少，装置及译码电路结构简单等特点。克服了背景技术装置及译码电路较复杂，易发生差错可纠性的误判及译码差错等缺陷。

Description

纠突发差错的循环码并行捕错译码装置

技术领域

本发明属于网络通信技术领域，特别是一种防止在大数据量、高速率通信中突发性差错产生的循环码并行捕错译码装置。

背景技术

随着网络通信技术的发展，传输容量与距离的要求也在不断增长。但是由于噪声、非线性效应、色度色散以及偏振模色散(PMD)的影响，高速率长距离的数据通信受到了限制。为了适应目前对通信技术大容量、高服务质量(QoS)、低成本的要求，将前向纠错编码(FEC)技术应用到网络通信中，可以有效提高通信***中信号的可靠性。很多高速信道中，数据独立发生差错(称为随机差错)的概率非常小，然而随机差错会以较高的概率引起连续的差错(称为突发性差错)。如10G背板以太网信道，随机差错发生的概率在10^-8-10^-12之间，但是随机差错会以10^-3甚至更高的概率引起突发差错的发生，致使突发差错成为很多高速信道中主要的差错类型。循环码突发差错的译码，传统上一直采用线性反馈移位寄存技术(装置)来实现，这样的译码机制易于实现、且需较少的硬件资源。然而，此类时序译码机制由于其一.当校验子或其循环移位后得到的新的校验子满足其重量不大于t(码字的纠错能力)时，校验子未必可以作为有效的差错模式来进行差错纠正，因为经过不同的循环移位次数可以得到满足条件的多个校验子，但只有满足差错模式定义(即：校验子的最高位为非零位，从最高位开始计连续的l位，其余R-l位为零)的校验子才可以用来进行差错纠正；其二.若差错位局限在连续的n-k个首尾相接位，校验子需要经过n次循环。对于很大的n和n-k，可纠正的首尾相接差错模式数目是非常大的，这将导致很大的译码延时；其三.在高速率数据通信中，当先接收到的数据译码没有完成时，后面收到的数据需要进行存储，这会造成巨大的缓存压力。而在现代高速网络数据通信的背景下，这样的时序译码机制因其数据缓存压力大，译码延时长以及译码效率低等，已经成为制约高速数据通信的主要因素。因此、时序译码技术(装置)已不适合用于信道的高速数据传输。针对这一弊端而开发出、并在目前流行的并行译码技术(装置)，即采用帧分割技术将接收码字(数据)分割为一定数目的帧(通道)，每一帧按照差错计算公式进行与自己相对应的差错计算，对计算得到的差错模式进行判断，将有效的差错模式与其对应的帧进行差错纠正，从而达到其目的。该并行译码方法(程序)如下：

1.根据接收码字(数据)计算校验子S，若S为0，则接收码字没有差错，码字正确；

2.若校验子S不为0，通过将校验子与分割后每一帧相应的矩阵通过差错计算法则计算得到与每一帧相应的差错模式；

3.通过各差错模式有效性判决器判断各帧相应的差错模式是否有效；

4.将有效的差错模式送到差错纠正器，与接收数据实现差错纠正；若没有有效的差错模式，则码字发生了不可纠正的差错。

该方法虽然克服了时序译码技术存在的弊端，但却因存在当差错数超出码字纠错能力时，仍然可能得到有效差错模式，出现差错可纠性(差错是否在码字纠错能力之内)的误判，使译码发生差错；而对于信息位较长的码字，分割后帧的数目较大，这意味着所需并行计算差错模式的并行通道数目较大，装置及译码电路复杂等缺陷。

发明内容

本发明的目的是研究设计一种纠突发差错的循环码并行捕错译码装置，以简化译码装置及电路结构、提高译码效率，达到有效提高通信***中信号的可靠性及高速信道数据传输的效率等目的。克服背景技术或译码效率低、缓存压力大，或对信息位较长的码字分帧数目大、装置及译码电路复杂，易发生差错可纠性误判及译码差错等缺陷。

本发明的解决方案是在并行译码装置(技术)的基础上，将原并行译码装置中对接收到的数据分割为若干帧(通道)的帧分割器改设为将接收到的数据循环移位的循环移位器，而按相邻通道移位的数值差1的方式设置通道；并在每条通道内增设一套差错计算器及对其有效差错模式进行有效性判决的判决器；各通道之间及各条通道内同时对数据进行循环移位处理，再经多选一选择器选择、最后经差错纠正器纠正后输出；从而实现其目的。因而，本发明装置包括校验子计算器，并行设置的均含差错计算器、有效性判决器及差错模式存储器在内的各通道，多选一选择器，差错纠正器，关键在于在数据接收端与差错纠正器之间还设有对接收数据进行移位处理的循环移位器，而在每条通道内均增设了一套差错计算器及其判决器，该差错计算器及判决器串接于原判决器与差错模式存储器之间、同时新增判决器的输出端又通过馈线与新增差错计算器的输入端连接，原判决器的输出端又通过一传输线直接与差错模式存储器连接；校验子计算器的输入端与数据接收端连接、其输出端则分别与设于各条通道首端的差错计算器连接，各通道尾端则通过其差错模式存储器与多选一选择器的输入端连接，而选择器输出端则与差错纠正器输入端连接。从而组成本发明所述纠突发差错的循环码并行捕错译码装置。

本发明由于校验子的循环移位和差错纠正都通过异或装置来实现，因而译码原理简单、实现方便；同时又通过各通道将校验子并行循环移位操作和进行有效性判决，其译码延时小，译码效率高，并可有效避免差错可纠性的误判及译码差错的发生，且所需通道(帧)仅为常规并行译码装置(技术)的三分之二左右；本发明装置还可进行流水线运行(译码)，即在将前一接收数据(码字)产生的校验子进行移位或有效性判决操作的同时，即可进行下一接收数据相应校验子的计算，这又进一步避免了数据的缓存和不必要的译码延时。因此，本发明在大数据量、高速率通信的情况下具有译码延时小，译码准确且效率高，而所需并行通道数目少，装置及译码电路结构相对简单等特点。克服了背景技术或译码效率低、缓存压力大；或对信息位较长的数据(码字)分帧数目大、装置及译码电路较复杂，易发生差错可纠性的误判及译码差错等缺陷。

附图说明

图1.为本发明装置结构、内部连接关系及各通道流程框图；

图2.为实施例1附图；

图3.为实施例2附图。

图中：r(x).数据接收端，R(x).数据输出端，R.接收数据循环移位器，C.校验子计算器，Ec.差错纠正器，Mux.(多选一)选择器，M₀、M₁、…、M_i及M_j(其中j＝i+1)：差错计算器，J₀、J₁、…、J_i及J′₀、J′₁、…、J′_i：有效性判决器，E₀、E₁、…、E₁：差错模式存储器，E.满足差错模式定义的校验子，S及S₀、S₁、…、S_i：校验子。

具体实施方式

实施例1：以较短的循环码字(42，33)码为例，附图2为本实施例附图。图中，接收数据循环移位器R，校验子计算器C，差错纠正器Ec，多选一选择器Mux，差错计算器M₀、M₁、…、M₆及M₇，有效性判决器J₀、J₁、…、J₆及J′₀、J′₁、…、J′₆，差错模式存储器E₀、E₁、…、E₆等，其型号均与背景技术相同。本实施例共设7条通道，各条通道中：差错计算器M₀(M₁、…、M₆)及有效性判决器J₀(J₁、…、J₆)、差错计算器M₇、有效性判决器J′₀(J′₁、…、J′₆)、差错模式存储器E₀(E₁、…、E₆)通过传输线依次对应串接成一体，此外、有效性判决器J₀(J₁、…、J₆)与差错模式存储器E₀(E₁、…、E₆)又直接对应相连，有效性判决器J′₀(J′₁、…、J′₆)的输出端与对应的差错计算器M₇的输入端连接；校验子计算器C的输入端与数据接收端r(x)连接、其输出端则分别与设于各条通道首端的差错计算器M₀、M₁、…、M₆连接，各通道尾端则通过其差错模式存储器E₀(E₁、…、E₆)分别与多选一选择器Mux输入端连接，而选择器Mux输出端则与差错纠正器Ec输入端连接；接收数据循环移位器R的输入、输出端则分别与数据接收端r(x)及差错纠正器Ec的输入端连接。本实施例的译码方法(程序)为：

接收数据循环移位器R对接收数据循环移位，由42-bits接收信息位计算得到校验子S，并通过差错计算器M₀、M₁、…、M₆将校验子S分别与相应的矩阵相乘，同时得到S循环移位0、1、…、6次后的值S₀、S₁、…、S₆其中M₀不执行任何操作；同时通过有效性判决器J₀、J₁、…、J₆对S₀、S₁、…、S₆并行判决，若存在满足差错模式定义的校验子，则将其分别经差错模式存储器E₀、E₁、…、E₆送到多选一选择器Mux选择后，再送入差错纠正器Ec对接收数据进行差错纠正；若不存在满足差错模式定义的校验子，则通过差错计算器M₇同时对S₀、S₁、…、S₆进行7次循环移位操作，然后再进行判决，如果仍然没有满足条件的校验子，则通过有效性判决器J′₀、J′₁、…、J′₆的输出端反馈到对应的差错计算器M₇再次对移位后的新校验子进行7次移位操作，直到找到满足差错模式定义的校验子，再将其分别经差错模式存储器E₀、E₁、…、E₆送入多选一选择器Mux，经选择将满足差错模式定义的校验子E输入差错纠正器Ec、对循环移位后的接收数据与移位后的校验子E通过异或进行差错纠正，纠正后的正确数据R(x)经差错纠正器Ec的输出端输出。若经过41次循环移位后仍未找到满足差错模式定义的校验子，则所接收数据发生了不可纠正的差错。

实施例2：以100G背板以太网中使用的较长的循环码字(2112，2080)码为例，附图2为本实施例附图。本实施例装置除设66条并行通道外，装置中各部件及其连接关系、各通道的结构均与实施例1相同。其译码方法(程序)为：

接收数据循环移位器R对接收数据循环移位，由2112-bits接收信息位计算得到校验子S，通过差错计算器M₀、M₁、…、M₆₅将校验子S分别与相应的矩阵相乘，同时得到S循环移位0、1、…、65次后的值S₀、S₁、…、S₆₅，其中M₀不执行任何操作，同时通过有效性判决器J₀、J₁、…、J₆₅对S₀、S₁、…、S₆₅并行判决，若存在满足差错模式定义的校验子，则将其分别经差错模式存储器E₀、E₁、…、E₆₅送到多选一选择器Mux选择后，再送入差错纠正器Ec对接收数据进行差错纠正；若不存在满足差错模式定义的校验子，则通过差错计算器M₆₆同时对S₀、S₁、…、S₆₅进行66次循环移位操作，然后再通过有效性判决器J′₀、J′₁、…、J′₆₅进行判决，如果仍然没有满足条件的校验子，则通过有效性判决器J′₀、J′₁、…、J′₆₅的输出端反馈到对应的差错计算器M₆₆再次对移位后的新校验子进行66次移位操作，直到找到满足差错模式定义的校验子E，然后将其送到差错纠正器Ec对循环移位后的接收数据与移位后的校验子E通过异或进行差错纠正，纠正后的正确数据R(x)经差错纠正器Ec的输出端输出。若经过2111次循环移位后仍未找到满足差错模式定义的校验子，则接收数据发生了不可纠正的差错。

本实施例装置仅需66条并行通道、且不会发生差错可纠性的误判及译码差错；而采用传统的并行译码装置，则需96条并行通道、且易发生差错可纠性的误判及译码差错。

Claims

1.一种纠突发差错的循环码并行捕错译码装置，包括校验子计算器，并行设置的均含差错计算器、有效性判决器及差错模式存储器在内的各通道，多选一选择器，差错纠正器，其特征在于在数据接收端与差错纠正器之间还设有对接收数据进行移位处理的循环移位器，而在每条通道内均增设了一套差错计算器及其判决器，该差错计算器及判决器串接于原判决器与差错模式存储器之间、同时新增判决器的输出端又通过馈线与新增差错计算器的输入端连接，原判决器的输出端又通过一传输线直接与差错模式存储器连接；校验子计算器的输入端与数据接收端连接、其输出端则分别与设于各条通道首端的差错计算器连接，各通道尾端则通过其差错模式存储器与多选一选择器的输入端连接，而选择器输出端则与差错纠正器输入端连接。