CN101393903A - 嵌埋有芯片的承载板结构及其制造方法 - Google Patents
嵌埋有芯片的承载板结构及其制造方法 Download PDFInfo
- Publication number
- CN101393903A CN101393903A CNA200710152840XA CN200710152840A CN101393903A CN 101393903 A CN101393903 A CN 101393903A CN A200710152840X A CNA200710152840X A CN A200710152840XA CN 200710152840 A CN200710152840 A CN 200710152840A CN 101393903 A CN101393903 A CN 101393903A
- Authority
- CN
- China
- Prior art keywords
- chip
- support plate
- aluminium
- embedded
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Metal Substrates For Printed Circuits (AREA)
Abstract
本发明涉及一种嵌埋有芯片的承载板结构及其制造方法,其中该结构包括:一具有一第一开口的第一铝载板;一具有一第二开口的第二铝载板,且该第二开口的位置对应该第一开口的位置;一介电层,夹置于该第一铝载板与该第二铝载板之间;一具有一主动面的芯片嵌埋于该第一开口与该第二开口中;多个电极垫配置于该芯片主动面;以及一线路增层结构,该线路增层结构配置于该第一铝载板的上表面、该芯片主动面与该电极垫表面,且至少具有一对应于该电极垫的导电结构电性连接于该电极垫。
Description
技术领域
本发明涉及一种嵌埋有芯片的承载板结构及其制造方法,尤指一种可改善非对称增层所产生的板弯翘情况的嵌埋有芯片的承载板结构及其制作方法。
背景技术
随着电子产业的蓬勃发展,电子产品亦逐渐进入多功能、高性能的研发方向。为满足半导体封装件高积集度(Integration)以及微型化(Miniaturization)的封装要求,提供多个主被动元件及线路连接的电路板,亦逐渐由单层板演变成多层板,以使在有限的空间下,通过层间连接技术(Interlayer connection)扩大电路板上可利用的布线面积而配合高电子密度的集成电路(Integrated circuit)需求。
但是,一般半导体装置的制程,首先由芯片载板制造业者生产适用于该半导体装置的芯片载板,如基板或导线架。之后再将该些芯片载板交由半导体封装业者进行置晶、压模、以及植球等制程。最后,方可完成客户端所需的电子功能的半导体装置。期间涉及不同制造业者,因此于实际制造过程中不仅步骤繁琐且界面整合不易。况且,若客户端欲进行变更功能设计时,其牵涉变更与整合层面更是复杂,亦不符合需求变更弹性与经济效益。
另现有的半导体封装结构是将半导体芯片黏贴于基板顶面,进行打线接合(wire bonding)或覆晶接合(Flip chip)封装,再于基板的背面植以锡球以进行电性连接。如此,虽可达到高脚数的目的。但是在更高频使用时或高速操作时,其将因导线连接路径过长而产生电气特性的效能无法提升,而有所限制。另外,因传统封装需要多次的连接接口,相对地增加制程的复杂度。
为此,许多研究采用将芯片埋入封装基板内,该嵌埋于封装基板中的芯片可直接与外部电子元件导通,用以缩短电性传导路径,并可减少讯号损失、讯号失真及提升高速操作的能力。
嵌埋有芯片的承载板结构如图1所示,包括:一载板101,且该载板101形成有开口;一芯片102,该芯片102容置于该开口中,且该芯片102的主动面形成有多个电极垫103;一形成于该嵌埋有芯片102的载板101上,并对应显露出电极垫103的保护层104;多个形成于电极垫103表面上的金属层105;以及一形成于该承载板101及该芯片102表面的线路增层结构106。其中,线路增层结构106形成于芯片102及载板101表面,并电性连接该载板101及芯片102的电极垫103。
目前,业界常用于嵌埋有芯片的承载板结构的载板101的材料为铜或BT树脂(Bismaleimide Triazine Resin)。然而,以上述材料为载板101的材料时,嵌埋有芯片的承载板结构在单面形成线路增层结构106的情况下,往往会因为线路增层面与非增层面两者应力不均而产生板弯翘问题,导致生产不易,且其成品也会因为板弯翘过大而良率偏低、可靠度不佳。
因此,为了降低嵌埋有芯片的承载板因单面增层而产生的板弯翘情况,并提高生产良率,以铜或BT树脂为材料的载板已不能满足使用要求。
发明内容
鉴于上述现有技术的缺点,本发明的目的在于克服现有技术的不足与缺陷,提出一种嵌埋有芯片的承载板结构,以及一种嵌埋有芯片的承载板结构的制造方法,以降低嵌埋有芯片的承载板因单面增层而产生的板弯翘情况,并提高生产良率,满足使用要求。
为达上述目的,本发明提供一种嵌埋有芯片的承载板结构,包括:一第一铝载板,具有一第一开口;一第二铝载板,具有一第二开口,且该第二开口的位置对应该第一开口的位置;一介电层,夹置于该第一铝载板与该第二铝载板之间;一芯片,该芯片嵌埋于该第一开口与该第二开口中,并具有一主动面;多个电极垫,该电极垫配置于该芯片的该主动面;以及一线路增层结构,该线路增层结构配置于该第一铝载板的上表面、该芯片的主动面与该电极垫的表面,其中,该线路增层结构具有多个导电结构,且至少一该导电结构电性连接于该电极垫。
也就是说,有鉴于业界以铜或BT树脂(Bismaleimide Triazine Resin)作为嵌埋有芯片的承载板结构的载板时,承载板在单面增层的情况下,常常产生严重的板弯翘情形。因此,本发明以“铝”或“铝合金”作为嵌埋有芯片的承载板结构的载板材料,可明显改善板弯翘的情况,而解决业界于生产嵌埋有芯片的承载板结构时,长久存在的问题。
另外,本发明除了以“铝”或“铝合金”作为嵌埋有芯片的承载板结构的载板材料,来改善板弯翘情况之外。亦可搭配不同实施方式(参阅实施例一至四),更进一步地改善承载板的板弯翘,使承载板呈现平整的状态。
本发明的嵌埋有芯片的承载板结构,其中,该第一铝载板与第二铝载板的材料可为铝或铝合金,较佳为铝合金。另外,本发明的嵌埋有芯片的承载板结构,其中,该第一铝载板的上表面或下表面可选择性地形成有一氧化铝层。同样的,该第二铝载板的上表面或下表面可选择性地形成有一氧化铝层。通过表面氧化处理形成的氧化铝/铝复合材料载板可增加载板的刚性,因此,可作为嵌入式芯片封装的核心基材,可进一步改善因非对称增层结构所产生的板弯翘情况。
本发明的嵌埋有芯片的承载板结构,其中该第一铝载板与第二铝载板的氧化铝层厚度无特别限制,视承载板所需要的刚性或韧性而定,而且该氧化铝层厚度的控制方法亦无特别限制,可通过不同的氧化方法或条件达成。
本发明的嵌埋有芯片的承载板结构,其中,该第一铝载板与第二铝载板的厚度不限定,较佳为表面形成有线路增层结构的第一铝载板的厚度,小于第二铝载板的厚度。因为,嵌埋有芯片的承载板结构尚未形成线路增层结构之前会略向第二铝载板的方向弯翘,而在形成线路增成结构之后,两铝载板会因线路增层后而应力抵销,以使嵌埋有芯片的承载板结构更为平整。
本发明的嵌埋有芯片的承载板结构,其中,该电极垫的材质不限使用任何金属,较佳地为一铝金属或铜金属。
本发明的嵌埋有芯片的承载板结构,其中,该第一铝载板与该芯片之间、以及该第二铝载板与该芯片之间还可填充有一黏着材、或通过前述夹设于两铝载板间的介电层因挤压而填充于芯片与两铝载板所生成的间隙中,以固定该芯片于该第一开口与第二开口内。
本发明的嵌埋有芯片的承载板结构,其中,该线路增层结构包括有至少一绝缘层、叠置于该绝缘层上的线路层、以及多个导电结构,且至少一该导电结构电性连接至该电极垫。
并且,该线路增层结构的绝缘层材料不限定,较佳地为至少一选自由ABF(Ajinomoto Build-up Film)、双顺丁酰二酸酰亚胺/三氮阱(BT,Bismaleimide triazine)、联二苯环丁二烯(benzocylobutene;BCB)、液晶聚合物(Liquid Crystal Polymer)、聚亚酰胺(Polyimide;PI)、聚乙烯醚(Poly(phenylene ether))、聚四氟乙烯(Poly(tetra-fluoroethylene))、芳香尼龙(Aramide)、环氧树脂以及玻璃纤维等材质中任一种所组成的群组。该线路层以及该导电结构的材料不限定,较佳地为铜、锡、镍、铬、钛、铜/铬合金或锡/铅合金。
本发明的嵌埋有芯片的承载板结构,还包括有多个焊料凸块,且该线路增层结构中至少有一导电结构连接至该焊料凸块。
本发明的嵌埋有芯片的承载板结构,其中该第一铝载板与第二铝载板的氧化铝层厚度无特别限制,视承载板所需要的刚性或韧性而定,而且该氧化铝层厚度的控制方法亦无特别限制,可通过不同的氧化方法或条件达成。
本发明的嵌埋有芯片的承载板结构,其中,该第一铝载板与第二铝载板的厚度不限定,较佳为表面形成有线路增层结构的第一铝载板的厚度,小于第二铝载板的厚度。
另外,为达上述目的,本发明也提供一种嵌埋有芯片的承载板的制造方法,其包括步骤:A.提供一第一铝载板与一第二铝载板;B.于该第一铝载板形成一第一开口,并于该第二铝载板形成一第二开口,其中该第二开口的位置对应该第一开口的位置;C.于该第一铝载板与该第二铝载板之间设置一介电层;D.将一芯片嵌入该第一开口与该第二开口中,其中,该芯片的该主动面具有多个电极垫,随后压合该第一铝载板与该第二铝载板使两铝载板结合,同时挤压该介电层使其填充至该第一铝载板、第二铝载板、与该芯片之间的间隙,以固定该芯片于该第一开口与该第二开口中;以及E.于该第一铝载板的上表面、该芯片的主动面与该电极垫的表面形成一线路增层结构,其中,该线路增层结构具有至少一绝缘层、一叠置于该绝缘层上的线路层、与多个导电结构,且至少一该导电结构电性连接于该电极垫。
本发明的方法,通过“铝”或“铝合金”作为嵌埋有芯片的承载板结构的载板材料,可明显改善板弯翘的情况,而解决业界于生产嵌埋有芯片的承载板结构时,长久存在的问题。
本发明的嵌埋有芯片的承载板的制造方法,其中,该第一铝载板与第二铝载板的材料可为铝或铝合金,较佳为铝合金。另外,本发明的嵌埋有芯片的承载板的制造方法,其中,该第一铝载板的上表面或下表面可选择性地形成有一氧化铝层。同样的,该第二铝载板的上表面或下表面可选择性地形成有一氧化铝层。该表面形成有氧化铝的第一铝载板或第二铝载板可以任何氧化方式形成,较佳以阳极氧化方式形成。通过表面氧化处理形成的氧化铝/铝复合材料载板可增加载板的刚性,因此,可作为嵌入式芯片封装的核心基材进一步改善因非对称增层所产生的板弯翘情况。
本发明的嵌埋有芯片的承载板的制造方法,其中,该电极垫的材质不限使用任何金属,较佳地为一铝金属或铜金属。
本发明的嵌埋有芯片的承载板的制造方法,其中,在制造该线路增层结构的步骤中,该绝缘层的材料不限定,较佳为至少一选自由ABF(Ajinomoto Build-up Film)、双顺丁酰二酸酰亚胺/三氮阱(BT,Bismaleimide triazine)、联二苯环丁二烯(benzocylobutene;BCB)、液晶聚合物(Liquid Crystal Polymer)、聚亚酰胺(Polyimide;PI)、聚乙烯醚(Poly(phenylene ether))、聚四氟乙烯(Poly(tetra-fluoroethylene))、芳香尼龙(Aramide)、环氧树脂以及玻璃纤维等材质中任一种所组成的群组。
本发明的嵌埋有芯片的承载板的制造方法,其中,在制造该线路增层结构的步骤中,该电镀金属层的材料并无特殊限制,较佳地为铜、锡、镍、铬、钯、钛、锡/铅或其合金,更佳地,为铜。
又,本发明再提供一种嵌埋有芯片的承载板的制造方法,其步骤包括:A.提供一第一铝载板与一第二铝载板;B.压合一介电层于该第一铝载板与该第二铝载板之间,而形成一复合铝载板;C.于该复合铝载板形成一开口;D.将一芯片嵌入并固定于该开口中,其中,该芯片的主动面具有多个电极垫;以及E.于该第一铝载板的上表面、该芯片的主动面、与该电极垫的表面形成一线路增层结构,其中,该线路增层结构具有至少一绝缘层、一叠置于该绝缘层上的线路层、与多个导电结构,且至少一该导电结构电性连接于该电极垫。
本发明的方法,通过“铝”或“铝合金”作为嵌埋有芯片的承载板结构的载板材料,可明显改善板弯翘的情况,而解决业界于生产嵌埋有芯片的承载板结构时,长久存在的问题。
本发明的嵌埋有芯片的承载板的制造方法,其中,步骤(D)将一芯片嵌入并固定于该开口中后,还可填入一黏着材于该芯片与该开口之间的间隙,以固定该芯片。
本发明的嵌埋有芯片的承载板的制造方法,其中,该第一铝载板与第二铝载板的材料可为铝或铝合金,较佳为铝合金。另外,本发明的嵌埋有芯片的承载板的制造方法,其中,该第一铝载板的上表面或下表面可选择性地形成有一氧化铝层。同样的,该第二铝载板的上表面或下表面可选择性地形成有一氧化铝层。该表面形成有氧化铝的第一铝载板或第二铝载板可以任何氧化方式形成,较佳以阳极氧化方式形成。通过表面氧化处理形成的氧化铝/铝复合材料载板可增加载板的刚性,因此,可作为嵌入式芯片封装的核心基材可进一步改善因非对称增层所产生的板弯翘情况。
本发明的嵌埋有芯片的承载板的制造方法,其中,该电极垫的材质不限使用任何金属,较佳地为一铝金属或铜金属。
本发明的嵌埋有芯片的承载板的制造方法,其中,在制造该线路增层结构的步骤中,该绝缘层的材料不限定,较佳为至少一选自由ABF(Ajinomoto Build-up Film)、双顺丁酰二酸酰亚胺/三氮阱(BT,Bismaleimide triazine)、联二苯环丁二烯(benzocylobutene;BCB)、液晶聚合物(Liquid Crystal Polymer)、聚亚酰胺(Polyimide;PI)、聚乙烯醚(Poly(phenylene ether))、聚四氟乙烯(Poly(tetra-fluoroethylene))、芳香尼龙(Aramide)、环氧树脂以及玻璃纤维等材质中任一种所组成的群组。
本发明的嵌埋有芯片的承载板的制造方法,其中,在制造该线路增层结构的步骤中,该电镀金属层的材料并无特殊限制,较佳地为铜、锡、镍、铬、钯、钛、锡/铅或其合金,更佳地,为铜。
附图说明
图1为现有嵌埋有芯片的承载板的电性连接结构的剖面示意图;
图2a至2e为本发明一较佳实施例的嵌埋有芯片的承载板的制造方法的剖面示意图;
图3a至3c为本发明一较佳实施例的线路增层结构的制造方法的剖面示意图;
图4a至4d为本发明另一较佳实施例的嵌埋有芯片的承载板的制造方法的剖面示意图;
图5a至5e为本发明再一较佳实施例的嵌埋有芯片的承载板的制造方法的剖面示意图,
图6a至6d为本发明又一较佳实施例的嵌埋有芯片的承载板的制造方法的剖面示意图。
图中符号说明
10,40,50,60 第一铝载板 11,41,51,61 第二铝载板
12,52 第一开口 13,53 第二开口
14,42,54,62 介电层 15,45,55,65 上表面
21 芯片 22 主动面
23 电极垫 24 非主动面
25 黏着材
31 线路增层结构 32 绝缘层
33 绝缘层开口 34 图案化阻层
35 阻层开口 36 电镀金属层
37 线路层 38 导电结构
39 焊料凸块 43,63 复合载板
44,64 开口 56,66 氧化铝层
57,67 铝层 101 载板
102 芯片 103 电极垫
104 保护层 105 金属层
106 线路增层结构 39’ 图案化防焊层
具体实施方式
实施例1
请参阅图2a至2e,为本实施例的嵌埋有芯片的承载板结构制法的剖面示意图。
如图2a所示,首先提供一第一铝载板10与一第二铝载板11。该第一铝载板10与第二铝载板11各形成有一第一开口12与第二开口13,并且,该第二开口的位置亦对应该第一开口的位置。
随之,如图2b所示,然后,提供一介电层14于该第一铝载板10、与该第二铝载板11之间,然后如图2c所示,将一已完成晶圆集成电路制程并切割成型的芯片21嵌埋入第一开口12与第二开口13中再施以压合。其中,芯片21的主动面22上具有多个电极垫23,此电极垫23的材料为铜。此介电层14在压合的过程中,介电层14会由该第一铝载板10与该第二铝载板11之间溢出,使芯片21固定于第一开口12与第二开口13中,同时固定该第一铝载板10与该第二铝载板11。该介电层14最后夹置于该第一铝载板10、该第二铝载板11与该芯片21之间,其结构如图2c所示。在本实施例中,芯片21的非主动面24裸露有利于芯片散热。
另外,在本实施例中,第一铝载板10的厚度(D1)小于第二铝载板11的厚度(D2)。所以,嵌埋有芯片的承载板结构尚未形成线路增层结构31之前(如图2d所示),该承载板会略向下弯翘。
完成上述步骤后,如图2e所示,于第一铝载板10的上表面15、芯片21的主动面22与电极垫23表面形成一线路增层结构31。此线路增层结构31的形成方法如图3所示,于第二铝载板11的下表面15、芯片21的主动面22与电极垫23表面形成一绝缘层32,此绝缘层32的材料为ABF(Ajinomoto Build-up Film)材料,并以激光钻孔于该绝缘层32形成多个绝缘层开口33,其中至少一绝缘层开口对应于芯片21的电极垫23位置,只是当利用激光钻孔的技术时,还需进行除胶渣(De-smear)作业以移除因钻孔所残留于该介电层开口内的胶渣。然后,于绝缘层32上形成图案化阻层34,该图案化阻层34以曝光、显影方式形成多个阻层开口35,并且至少一阻层开口35对应至该芯片21的电极垫23的位置。接着,于该多个阻层开口35电镀一层电镀金属层36,再移除该阻层34。此线路增层结构31可使用增层技术依所需要的层数层叠上去制作多层的结构。图2d所示的线路增层结构31使用增层技术依所需要的层数层叠上去制作多层的结构,其中,该电镀金属层36包含有线路层37及与芯片21的电极垫23连接的导电结构38。
最后,再于该增层结构31表面形成图案化防焊层39’,并于该图案化防焊层39’显露出增层结构31的电性连接垫处形成多个焊料凸块39,即并完成本实施例的嵌埋有芯片的承载板。
本实施例的嵌埋有芯片的承载板结构为单面增层,因此,嵌埋有芯片的承载板结构尚未形成线路增层结构31之前(如图2e所示)会略向下弯翘,而在形成线路增成结构31之后(如图2e所示),弯翘会扳回,形成平整的嵌埋有芯片的承载板结构。
实施例二
请参阅图4a至4d,为本实施例的嵌埋有芯片的承载板结构制法的剖面示意图。
如图4a所示,首先提供一第一铝载板40与一第二铝载板41。再提供一介电层42于该第一铝载板40与第二铝载板41之间,并施以压合。由此,介电层42会固定该第一铝载板40与第二铝载板41,而形成一复合载板43。
随之,如图4b所示,尔后于该复合载板43形成一贯穿开口44。然后,将一已完成晶圆集成电路制程并切割成型的芯片21嵌埋入复合载板43的开口44中。此芯片21,在芯片22的主动面22上具有多个电极垫23,此电极垫的材料为铜。接着,将黏着材25填入复合载板43与芯片21之间的空隙,使芯片21固定于复合载板43的开口44中,其结构如图4c。其中该黏着材25可为环氧树酯。而在本实施例中,芯片21的非主动面24裸露有利于芯片散热。
另外,在本实施例中,第一铝载板40的厚度(D1)小于第二铝载板41的厚度(D2)。所以,嵌埋有芯片的承载板结构尚未形成线路增层结构31之前(如图4c所示),该承载板会略向下弯翘。
完成上述步骤后,如图4d所示,于第一铝载板40的上表面45、芯片21的主动面22与电极垫23表面形成一线路增层结构31。此线路增层结构31包含有线路层37及与芯片21的电极垫23连接的导电结构38,其形成方法与实施例一相同。最后,再于该增层结构31表面形成图案化防焊层39’,并于该图案化防焊层39’显露出增层结构31的电性连接垫处形成多个焊料凸块39,即并完成本实施例的嵌埋有芯片的承载板。
本实施例的嵌埋有芯片的承载板结构为单面增层,因此,嵌埋有芯片的承载板结构尚未形成线路增层结构31之前(如图4c所示)会略向下弯翘,而在形成线路增成结构31之后,弯翘会扳回,形成平整的嵌埋有芯片的承载板结构。
实施例三
本实施例的嵌埋有芯片的承载板的制造方法与实施例一非常相似,除了第一铝载板与第二铝载板的上表面与下表面都已经过氧化各形成有一氧化铝层之外,其余步骤与实施例一大致相同。
请参阅图5a至5e,为本实施例的嵌埋有芯片的承载板结构制法的剖面示意图。
如图5a所示,首先提供一第一铝载板50与一第二铝载板51。将此第一铝载板50与第二铝载板51置于一电解槽中,进行氧化反应,使第一铝载板50与一第二铝载板51的上表面与下表面均氧化形成氧化铝层56,且两层氧化铝56中间自然地夹置有一铝层57。在本实施例中,第一铝载板50与一第二铝载板51置于一电解槽中,进行阳极氧化反应,并通过调整阳极氧化时间,来控制氧化铝层56的厚度。
然后,如图5b所示,于该第一铝载板50与第二铝载板51各形成有一第一开口52与第二开口53,并且,该第二开口的位置亦对应该第一开口的位置。然后,设置一介电层54于该第一铝载板50与该第二铝载板51之间。
随之,如图5c所示。然后,将一已完成晶圆集成电路制程并切割成型的芯片21嵌埋入第一开口52与第二开口53中再施以压合。其中,芯片21的主动面22上具有多个电极垫23,此电极垫的材料为铜。此介电层54在压合的过程中,介电层54会由该第一铝载板50与该第二铝载板51之间溢出,使芯片21固定于第一开口52与第二开口53中,同时固定该第一铝载板50与该第二铝载板51。该介电层54最后夹置于该第一铝载板50、该第二铝载板51与该芯片21之间,其结构如图5d所示。在本实施例中,芯片21的非主动面24裸露有利于芯片散热。在本实施例中,第一铝载板50的厚度(D1)等于第二铝载板51的厚度(D2)。
完成上述步骤后,如图5e所示,于第一铝载板50的上表面55、芯片21的主动面22、与电极垫23表面形成一线路增层结构31,包含有线路层37及与芯片21的电极垫23连接的导电结构38,其形成方法与实施例一相同。最后,再于该增层结构31表面形成图案化防焊层39’,并于该图案化防焊层39’显露出增层结构31的电性连接垫处形成多个焊料凸块39,即并完成本实施例的嵌埋有芯片的承载板。
由于第一铝载板50与第二铝载板51均以氧化方式形成有氧化铝层56(氧化铝为陶瓷材料),因此,可增加第一铝载板50与第二铝载板51的刚性。此故,虽然本实施例的嵌埋有芯片的承载板结构为单面增层,依然可以形成平整的嵌埋有芯片的承载板结构。
实施例四
本实施例的嵌埋有芯片的承载板的制造方法与实施例一非常相似,除了第一铝载板与第二铝载板的上表面与下表面都已经过氧化各形成有一氧化铝层之外,其余步骤与实施例二大致相同。
请参阅图6a至6d,为本实施例的嵌埋有芯片的承载板结构制法的剖面示意图。
如图6a所示,首先提供一第一铝载板60与一第二铝载板61。将此第一铝载板60与第二铝载板61置于一电解槽中,进行氧化反应,使第一铝载板60与一第二铝载板61的上表面与下表面均氧化形成氧化铝层66,且两层氧化铝66中间自然地夹置有一铝层67。在本实施例中,第一铝载板60与一第二铝载板61置于一电解槽中,进行阳极氧化反应,并通过调整阳极氧化时间,来控制氧化铝层66的厚度。
接着,提供一介电层62于该第一铝载板60与该第二铝载板61之间,并施以压合。由此,该介电层62会固定该第一铝载板60与第二铝载板61,而形成一复合载板63。
然后,如图6b所示,尔后于该复合载板63上形成一贯穿开口64。然后,将一已完成晶圆集成电路制程并切割成型的芯片21嵌埋入复合载板63的开口64中。此芯片21,在芯片22的主动面22上具有多个电极垫23,此电极垫的材料为铜。接着,将黏着材25填入复合载板63与芯片21之间的空隙,使芯片21固定于复合载板63的开口64中,其结构如图6c。其中该黏着材25可为环氧树酯。而在本实施例中,芯片21的非主动面24裸露有利于芯片散热。在本实施例中,第一铝载板60的厚度(D1)等于第二铝载板61的厚度(D2)。
完成上述步骤后,如图6d所示,于第一铝载板60的上表面65、芯片21的主动面22与电极垫23表面形成一线路增层结构31,包含有线路层37及与芯片21的电极垫23连接的导电结构38,其形成方法与实施例一相同。最后,再于该增层结构31表面形成图案化防焊层39’,并于该图案化防焊层39’显露出增层结构31的电性连接垫处形成多个焊料凸块39,即并完成本实施例的嵌埋有芯片的承载板。
由于第一铝载板60与第二铝载板61均以氧化方式形成有氧化铝层66(氧化铝为陶瓷材料),因此,可增加第一铝载板60与第二铝载板61的刚性。此故,虽然本实施例的嵌埋有芯片的承载板结构为单面增层,依然可以形成平整的嵌埋有芯片的承载板结构。
上述实施例仅为了方便说明而举例,本发明所主张的权利范围自应以权利要求书所述为准,而非仅限于上述实施例。
Claims (14)
1.一种嵌埋有芯片的承载板结构,其特征在于,包括:
一第一铝载板,具有一第一开口;
一第二铝载板,具有一第二开口,且该第二开口的位置对应该第一开口的位置;
一介电层,夹置于该第一铝载板与该第二铝载板之间;
一芯片,该芯片嵌埋于该第一开口与该第二开口中,并该芯片具有一主动面;
多个电极垫,该些电极垫配置于该芯片的该主动面;以及
一线路增层结构,该线路增层结构配置于该第一铝载板的上表面、该芯片的主动面与该电极垫的表面,其中,该线路增层结构具有多个导电结构,且至少一该导电结构电性连接于该电极垫。
2.如权利要求1所述的嵌埋有芯片的承载板结构,其中,该第一铝载板与该第二铝载板的材料为铝或铝合金。
3.如权利要求1所述的嵌埋有芯片的承载板结构,其中,该第一铝载板的厚度小于该第二铝载板的厚度。
4.如权利要求1所述的嵌埋有芯片的承载板结构,其中,该第一铝载板的上表面与下表面各形成有一氧化铝层,且该第二铝载板的上表面与下表面各形成有一氧化铝层。
5.如权利要求1所述的嵌埋有芯片的承载板结构,其中,该第一铝载板与该芯片之间、以及该第二铝载板与该芯片之间填充有一黏着材,以固定该芯片于该第一开口与第二开口中。
6.如权利要求1所述的嵌埋有芯片的承载板结构,其中,该第一铝载板与该芯片之间、以及该第二铝载板与该芯片之间填充有一介电层,通过挤压该介电材料而填充于芯片与两铝载板所生成的间隙中,以固定该芯片于该第一开口与第二开口中。
7.如权利要求1所述的嵌埋有芯片的承载板结构,其中,该线路增层结构包括有至少一绝缘层、一叠置于该绝缘层上的线路层、以及多个导电结构,且至少一该导电结构电性连接至该电极垫。
8.一种嵌埋有芯片的承载板的制造方法,其特征在于,包括步骤:
A.提供一第一铝载板与一第二铝载板;
B.于该第一铝载板形成一第一开口,并于该第二铝载板形成一第二开口,其中该第二开口的位置对应该第一开口的位置;
C.于该第一铝载板与该第二铝载板之间设置一介电层;
D.将一芯片嵌入该第一开口与该第二开口中,其中,该芯片的主动面具有多个电极垫,随后压合该第一铝载板与该第二铝载板使两铝载板结合,同时挤压该介电层使其填充至该第一铝载板、该第二铝载板、与该芯片之间的间隙,以固定该芯片于该第一开口与第二开口中;以及
E.于该第一铝载板的上表面、该芯片的主动面、与该电极垫的表面形成一线路增层结构,其中,该线路增层结构具有至少一绝缘层、一叠置于该绝缘层上的线路层、与多个导电结构,且至少一该导电结构电性连接于该电极垫。
9.如权利要求8所述的嵌埋有芯片的承载板的制造方法,其中,于步骤A中,该第一铝载板的上表面与下表面各形成有一氧化铝层,且该第二铝载板的上表面与下表面各形成有一氧化铝层。
10.如权利要求9所述的嵌埋有芯片的承载板的制造方法,其中,该氧化铝层利用阳极氧化法形成。
11.一种嵌埋有芯片的承载板的制造方法,其特征在于,包括步骤:
A.提供一第一铝载板与一第二铝载板;
B.压合一介电层于该第一铝载板与该第二铝载板之间,而形成一复合铝载板;
C.于该复合铝载板形成一开口;
D.将一芯片嵌入并固定于该开口中,其中,该芯片的主动面具有多个电极垫;以及
E.于该第一铝载板的上表面、该芯片的主动面与该电极垫的表面形成一线路增层结构,其中,该线路增层结构具有至少一绝缘层、一叠置于该绝缘层上的线路层与多个导电结构,且至少一该导电结构电性连接于该电极垫。
12.如权利要求11所述的嵌埋有芯片的承载板的制造方法,其中,步骤D将一芯片嵌入于开口中后,还可填入一黏着材于该芯片与该开口之间的间隙,以固定该芯片。
13.如权利要求11所述的嵌埋有芯片的承载板的制造方法,其中,于步骤A中,该第一铝载板为上表面与下表面各形成有一氧化铝层,且该第二铝载板的上表面与下表面各形成有一氧化铝层。
14.如权利要求13所述的嵌埋有芯片的承载板的制造方法,其中,该氧化铝层利用阳极氧化法形成。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNA200710152840XA CN101393903A (zh) | 2007-09-18 | 2007-09-18 | 嵌埋有芯片的承载板结构及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNA200710152840XA CN101393903A (zh) | 2007-09-18 | 2007-09-18 | 嵌埋有芯片的承载板结构及其制造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101393903A true CN101393903A (zh) | 2009-03-25 |
Family
ID=40494110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA200710152840XA Pending CN101393903A (zh) | 2007-09-18 | 2007-09-18 | 嵌埋有芯片的承载板结构及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN101393903A (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102044500B (zh) * | 2009-10-16 | 2013-08-07 | 相互股份有限公司 | 芯片载板及其封装结构与方法 |
CN103474401A (zh) * | 2012-06-06 | 2013-12-25 | 欣兴电子股份有限公司 | 载板结构与芯片封装结构及其制作方法 |
CN103794514A (zh) * | 2012-10-29 | 2014-05-14 | 欣兴电子股份有限公司 | 封装载板的制造方法 |
CN105101636A (zh) * | 2014-05-23 | 2015-11-25 | 三星电机株式会社 | 印刷电路板、其制造方法及具有印刷电路板的堆叠封装件 |
-
2007
- 2007-09-18 CN CNA200710152840XA patent/CN101393903A/zh active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102044500B (zh) * | 2009-10-16 | 2013-08-07 | 相互股份有限公司 | 芯片载板及其封装结构与方法 |
CN103474401A (zh) * | 2012-06-06 | 2013-12-25 | 欣兴电子股份有限公司 | 载板结构与芯片封装结构及其制作方法 |
CN103474401B (zh) * | 2012-06-06 | 2016-12-14 | 欣兴电子股份有限公司 | 载板结构与芯片封装结构及其制作方法 |
CN103794514A (zh) * | 2012-10-29 | 2014-05-14 | 欣兴电子股份有限公司 | 封装载板的制造方法 |
CN105101636A (zh) * | 2014-05-23 | 2015-11-25 | 三星电机株式会社 | 印刷电路板、其制造方法及具有印刷电路板的堆叠封装件 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3591524B2 (ja) | 半導体装置搭載基板とその製造方法およびその基板検査法、並びに半導体パッケージ | |
US6921977B2 (en) | Semiconductor package, method of production of same, and semiconductor device | |
TWI308382B (en) | Package structure having a chip embedded therein and method fabricating the same | |
US7474538B2 (en) | Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package | |
US8710669B2 (en) | Semiconductor device manufacture in which minimum wiring pitch of connecting portion wiring layer is less than minimum wiring pitch of any other wiring layer | |
US7598610B2 (en) | Plate structure having chip embedded therein and the manufacturing method of the same | |
WO2010010910A1 (ja) | コアレス配線基板、半導体装置及びそれらの製造方法 | |
JP2002198462A (ja) | 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ | |
KR101470885B1 (ko) | 일체식 금속 코어를 갖는 다층 전자 구조체 | |
CN101364581A (zh) | 嵌埋有芯片的承载板结构及其制作方法 | |
US6787896B1 (en) | Semiconductor die package with increased thermal conduction | |
CN101409238A (zh) | 无核层封装基板的制作方法 | |
US20080029872A1 (en) | Plate structure having chip embedded therein and the manufacturing method of the same | |
JP5029581B2 (ja) | 半導体パッケージの製造方法 | |
CN101393903A (zh) | 嵌埋有芯片的承载板结构及其制造方法 | |
CN112420524B (zh) | 一种支撑框架及其制造方法 | |
JP4345679B2 (ja) | 半導体装置搭載用配線基板の製造方法 | |
US20080217748A1 (en) | Low cost and low coefficient of thermal expansion packaging structures and processes | |
CN101383329B (zh) | 嵌埋有芯片的封装结构及其制作方法 | |
JP4819304B2 (ja) | 半導体パッケージ | |
JP4063240B2 (ja) | 半導体装置搭載基板とその製造方法、並びに半導体パッケージ | |
JP4340832B2 (ja) | 配線基板及びその製造方法 | |
US6634543B2 (en) | Method of forming metallic z-interconnects for laminate chip packages and boards | |
CN101364582A (zh) | 嵌埋有芯片的承载板结构及其制造方法 | |
JP3757766B2 (ja) | 半導体装置及びその製造方法、並びに電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20090325 |