CN101393894B - 半导体器件及其制造方法 - Google Patents

Abstract

公开了一种半导体器件，所述半导体器件包括在衬底上形成的NMOS晶体管和PMOS晶体管，所述NMOS晶体管和PMOS晶体管分别包括栅极、源极和漏极掺杂区，以及在栅极两侧形成的侧墙；其特征在于：所述NMOS晶体管栅极两侧的侧墙具有拉应力，所述PMOS晶体管栅极两侧的侧墙具有压应力。具有应力的侧墙对沟道和源/漏极区域具有更加显著的应力调节作用，能够进一步提高载流子迁移率，改善器件性能。

Description

半导体器件及其制造方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种互补金属氧化物半导体器件(CMOS)及其制造方法。

背景技术

在半导体制造技术中，已知在掺杂区上形成应力层可在下方含有掺杂杂质的层或是衬底上产生机械应力，这样的应力能够增加掺杂杂质的活动力。活动力增加的掺杂杂质或是电荷载流子可以使半导体器件有更高的运转速度。在过去的十几年之间，利用缩减金属氧化物半导体场效应晶体管(MOSFET)尺寸的方式，借以持续地改善集成电路的每一功能元件的操作速度、效能表现、电路的元件密度以及成本。缩减的方法主要包括缩小栅极长度以及栅极氧化层的厚度。随着器件特征尺寸进入深亚微米技术节点，为了进一步提升半导体器件的效能，利用应力膜层，在位于半导体衬底中形成应变通道区域，对于N型的MOS晶体管或P型的MOS晶体管来说，使用应变通道区域可以提高载流子的迁移率，提高元件的性能。

申请号为200510093507.7的中国专利申请中公开了一种具有区域化应力结构的金属氧化物半导体场效应晶体管，其在沿着源极-漏极的方向上，于NMOS的N型通道表面形成张应力(Tensile Strain)的应力层，以增加电子的迁移率，而在PMOS晶体管沿着源极-漏极的方向上，于P型通道表面形成压应力(Compressive Strain)的应力层，以提高空穴的迁移率。

将应力膜层应用于MOS器件以提高器件性能的情形中，通常是在源、漏极以及栅极侧壁表面形成应力膜层，该应力膜层覆盖源、漏极和栅极侧壁表面用于调节沿通道方向的横向压缩或拉伸应力。形成应力膜层的时机即可以在源漏极掺杂之前，先在衬底表面形成应力层，对衬底施加适当的应力，使衬底具有期望的应力分布；也可以在源漏极掺杂之 后，在衬底表面沉积应力膜层，以调节沟道与源漏区之间的应力分布，另一方面作为后续形成连接孔的刻蚀停止层。对于技术节点不断向65nm甚至45nm以下迈进的半导体器件制造技术而言，如何进一步利用应力工程对器件性能进行改善仍然是工程师们面临的重要任务。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，能够进一步提高互补金属氧化物半导体器件的应力分布密度，改善器件性能。

提供了一种半导体器件的制造方法，包括：

提供具有NMOS和PMOS晶体管的半导体衬底，所述NMOS和PMOS器件分别具有栅极、源/漏极掺杂区；

在所述衬底表面沉积拉应力材料层，所述拉应力材料层覆盖NMOS和PMOS晶体管；

形成第一掩膜图形，所述掩膜图形覆盖NMOS晶体管表面的拉应力材料层并暴露PMOS晶体管表面的拉应力材料层；

透过所述第一掩膜图形刻蚀所述PMOS晶体管表面的拉应力材料层，以清除所述PMOS晶体管表面的拉应力材料层；

移除所述第一掩膜图形；

形成第二掩膜图形，所述掩膜图形覆盖PMOS晶体管并暴露NMOS晶体管表面的拉应力材料层；

透过所述第二掩膜图形刻蚀所述NMOS晶体管表面的拉应力材料 层，从而在NMOS晶体管的栅极两侧形成拉应力侧墙；

移除所述第二掩膜图形；

在所述衬底表面沉积具有压应力材料层，所述压应力材料层覆盖NMOS和PMOS晶体管；

刻蚀所述压应力材料层，从而在PMOS晶体管的栅极两侧形成压应力侧墙。

更进一步地，所述方法还包括在所述栅极、源极和漏极掺杂区表面形成金属硅化物的步骤。

更进一步地，所述拉应力材料层的材质为氮化硅。

更进一步地，所述压应力材料层的材质为氮化硅。

更进一步地，形成所述掩膜图形的步骤包括：涂布光刻胶层并图案化所述光刻胶图形。

更进一步地，所述光刻胶为正性光刻胶或负性光刻胶。

更进一步地，所述金属硅化物为镍硅化物或钴硅化物或镍硅化物和钴硅化物的组合。

与现有技术相比，本发明具有以下优点：

本发明的半导体器件及其制造方法，在源、漏极的区域进行完杂质离子掺杂和退火之后，于栅极两侧形成具有应力的侧墙(spacer)。即在NMOS晶体管的栅极两侧形成由具有张应力的应力氮化硅组成的侧墙， 而在PMOS晶体管的栅极两侧形成由具有压应力的应力氮化硅组成的侧墙，然后再于衬底表面形成应力氮化硅膜层。在栅极两侧形成具有应力的侧墙，由于侧墙比源/漏极表面的应力膜层更加靠近栅极下方的沟道，因此具有应力的侧墙与后续在衬底源/漏极表面形成的应力膜相比，对沟道和源/漏极区域的应力调节作用更为显著和直接。在源/漏极表面形成应力膜层之后，该应力膜层与栅极两侧由应力材料组成的侧墙的共同作用，能够进一步提高应力调节作用，提高载流子迁移率，改善器件的操作性能。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本发明的主旨。在附图中，为清楚明了，放大了层和区域的厚度。

图1至图7为根据本发明实施例的CMOS器件的应力层形成过程的示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

本发明的半导体器件及其制造方法所提供的侧墙应力膜层形成方法涉及CMOS器件中的PMOS晶体管和NMOS晶体管。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的优选具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

图1至图7为根据本发明实施例的CMOS器件的应力层形成过程 的示意图。首先如图1所示，在半导体衬底100中形成有N阱(N Well)和P阱(P Well)，在N阱和P阱中分别形成PMOS晶体管和NMOS晶体管，上述PMOS晶体管和NMOS晶体管之间利用浅沟槽隔离结构进行隔离。PMOS晶体管和NMOS晶体管通过层间连接线路构成CMOS器件。半导体衬底100可以是包括半导体元素的硅材料，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。此外，半导体衬底还可以包括其它的材料，例如外延层或掩埋层的多层结构。虽然在此描述了可以形成衬底110的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的精神和范围。

在半导体衬底100表面沉积栅极氧化层，栅极氧化层可以是氧化硅(SiO2)或氮氧化硅(SiNO)。在65nm以下工艺节点，栅极氧化层的材料优选为高介电常数(high k)材料。可以作为形成高介电常数栅极电介质层的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。虽然在此描述了可以用来形成栅极氧化层的材料的少数示例，但是该层可以由减小栅极漏电流的其它材料形成。在栅极氧化层表面沉积多晶硅层，利用光刻胶图形作为掩膜刻蚀上述多晶硅层，形成NMOS晶体管的栅极140和PMOS晶体管的栅极160。栅极140和160的材料除多晶硅之外、还可以是多晶硅锗、金属硅化物(例如钛硅化物、钴硅化物、镍硅化物、钽硅化物等)、导电金属氧化物、导电金属氮化物(例如钛化氮、钽化氮)、金属(例如钽、钛、钼、钨、铂、铝、铪、钌等)或其组合。

在NMOS晶体管的栅极140和PMOS晶体管的栅极160两侧的衬底中通过离子注入工艺掺杂杂质离子形成NMOS晶体管和PMOS晶体管的源极和漏极。在之后的工艺中，于衬底表面沉积氮化硅层120。该氮化硅层120覆盖源极、漏极以及栅极表面和栅极侧壁。沉积氮化硅层120的方法可采用化学气相淀积(CVD)工艺、低压化学气相淀积 (LPCVD)工艺或原子层沉积(ALD)工艺等。在沉积氮化硅层120之后对其进行退火处理。可使用各种退火方法，例如使用卤素灯或钨灯，退火的温度为900～1000℃，退火后的氮化硅层120是一种沿横向具有张应力的应力层。

然后，如图2所示，在衬底上的氮化硅层120表面利用旋涂(spin on)工艺涂布光刻胶层。在涂布之前可先形成底部抗反射层(BARC，图中未示出)，以降低曝光时的反射率。利用常规光刻工艺进行曝光、显影、清洗等工艺图案化上述光刻胶层，形成光刻胶掩膜图形180。该光刻胶图形180覆盖NMOS晶体管表面的氮化硅层120而暴露出PMOS晶体管表面的氮化硅层120。

随后如图3所示，以光刻胶图形180为掩膜刻蚀暴露的PMOS晶体管表面的氮化硅层120。采用干法刻蚀，例如等离子刻蚀工艺。刻蚀过程中在反应室内采用等离子体刻蚀工艺进行刻蚀。在刻蚀期间，刻蚀的方向性通过控制等离子源的偏置功率和阴极(也就是衬底)偏压功率来实现。本实施例中反应室内通入刻蚀剂气体流量50-400sccm，衬底温度控制在20℃和90℃之间，腔体压力为4-80mTorr，等离子源输出功率50W-2000W。刻蚀气体采用混合气体，包括如SF6、CHF3、CF4、氯气C12、氮气N2、氦气He和氧气O2的混合气体。这种刻蚀剂对于应力层氮化硅材料而言具有很高的刻蚀选择性。

刻蚀完成之后，采用湿法清洗或灰化工艺移除光刻胶图形180。再于衬底表面利用旋涂(spin on)工艺涂布光刻胶层，利用曝光、显影、清洗等工艺图案化上述光刻胶层，形成光刻胶掩膜图形190。该光刻胶图形190覆盖PMOS晶体管而暴露出NMOS晶体管表面的氮化硅层120，如图4所示。

接下来如图5所示，上述光刻胶图形190对PMOS晶体管起到了保护作用。利用等离子刻蚀工艺刻蚀覆盖NMOS晶体管的氮化硅层120。在刻蚀过程中刻蚀的方向性可以通过控制等离子源的偏置功率和阴极 偏压功率来实现。本实施例中反应室内通入刻蚀剂气体流量220sccm，衬底温度控制在50℃，腔体压力为60mTorr，等离子源输出功率1000W。刻蚀剂采用CHF3、氮气N2、氦气He和氧气O2的混合气体。刻蚀后在栅极140两侧得到具有张应力的侧墙200。

在接下来的工艺步骤中，如图6所示，采用湿法清洗或灰化工艺移除光刻胶图形190。接着利用化学气相淀积(CVD)工艺或低压化学气相淀积(LPCVD)工艺在衬底表面淀积另一氮化硅层150，然后进行退火处理，退火的温度在600～800℃之间，可使用各种退火方法，例如使用卤素灯或钨灯加热。退火后的氮化硅层150沿横向具有压应力。

随后，利用等离子刻蚀工艺刻蚀上述氮化硅层150。在刻蚀过程中的工艺条件采用与刻蚀图4中覆盖NMOS晶体管的氮化硅层120相同的工艺条件。刻蚀的方向性可以通过控制等离子源的偏置功率和阴极偏压功率来实现。本实施例中反应室内通入刻蚀剂气体流量220sccm，衬底温度控制在50℃，腔体压力为60mTorr，等离子源输出功率1000W。刻蚀剂采用CHF3、氮气N2、氦气He和氧气O2的混合气体。这样刻蚀后在栅极160两侧便得到具有压应力的侧墙220，如图7所示。

本发明的CMOS器件如图7所示，包括衬底100，在衬底100中形成的N阱和P阱，在P阱中形成的NMOS晶体管，所述NMOS晶体管包括栅极140、源极和漏极以及在栅极140两侧的侧墙200；在N阱中形成的PMOS晶体管，所述PMOS晶体管包括栅极160、源极和漏极以及在栅极160两侧的侧墙220；其中所述侧墙200为具有拉应力的氮化硅，所述侧墙220为具有压应力的氮化硅。由于侧墙200更加靠近栅极140下方的沟道，侧墙220也更加靠近栅极160下方的沟道，因此具有应力的侧墙200和220对沟道和源/漏极区域具有更加显著的应力调节作用。在后续源/漏极表面形成应力膜层之后，该应力膜层与栅极两侧侧墙的共同作用，能够进一步提高载流子迁移率，改善器件性能。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形 式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (7)

1.一种半导体器件的制造方法，包括：

提供具有NMOS和PMOS晶体管的半导体衬底，所述NMOS和PMOS器件分别具有栅极、源/漏极掺杂区；

在所述衬底表面沉积拉应力材料层，所述拉应力材料层覆盖NMOS和PMOS晶体管；

形成第一掩膜图形，所述掩膜图形覆盖NMOS晶体管表面的拉应力材料层并暴露PMOS晶体管表面的拉应力材料层；

透过所述第一掩膜图形刻蚀所述PMOS晶体管表面的拉应力材料层，以清除所述PMOS晶体管表面的拉应力材料层；

移除所述第一掩膜图形；

形成第二掩膜图形，所述掩膜图形覆盖PMOS晶体管并暴露NMOS晶体管表面的拉应力材料层；

透过所述第二掩膜图形刻蚀所述NMOS晶体管表面的拉应力材料层，从而在NMOS晶体管的栅极两侧形成拉应力侧墙；

移除所述第二掩膜图形；

在所述衬底表面沉积具有压应力材料层，所述压应力材料层覆盖NMOS和PMOS晶体管；

刻蚀所述压应力材料层，从而在PMOS晶体管的栅极两侧形成压应力侧墙。

2.如权利要求1所述的方法，其特征在于：所述方法还包括在所述栅极、源极和漏极掺杂区表面形成金属硅化物的步骤。

3.如权利要求1所述的方法，其特征在于：所述拉应力材料层的材质为氮化硅。

4.如权利要求1所述的方法，其特征在于：所述压应力材料层的材质为氮化硅。

5.如权利要求1所述的方法，其特征在于：形成所述掩膜图形的步骤包括：涂布光刻胶层并图案化所述光刻胶图形。

6.如权利要求5所述的方法，其特征在于：所述光刻胶为正性光刻胶或负性光刻胶。

7.如权利要求2所述的方法，其特征在于：所述金属硅化物为镍硅化物或钴硅化物或镍硅化物和钴硅化物的组合。

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