CN101345021B - 应用于大屏幕的场致发射显示器的图像灰度调制方法及驱动电路 - Google Patents

Abstract

本发明涉及显示器制造技术领域，提供一种应用于大屏幕的场致发射显示器的图像灰度调制方法及驱动电路，该方法采用将一行图像数据按数据位权重划分出若干子行时间脉冲宽度进行驱动的方法，突破传统仅适用于PDP等具有存储效应一类显示器的ADS方法显示发光时间短、数据缓存器大的局限。采用FPGA和等离子体显示器专用驱动芯片进行控制和数据处理，实现FED的图像灰度调制和驱动。驱动电路由FPGA控制电路、灰度调制高压驱动电路以及缓冲隔离电路三部分组成。该电路将进一步提高电路的集成度，提升电路的输出脉冲电压，使FED显示屏显示的图像对比度大大改善，同时也可提高电路的可靠性并降低驱动电路的成本。

Description

应用于大屏幕的场致发射显示器的图像灰度调制方法及驱动电路

技术领域

本发明涉及显示器制造技术领域，特别是一种应用于大屏幕的场致发射显示器的图像灰度调制方法及驱动电路。

背景技术

场致发射显示器(FED)是平板显示器中较为新型的一种，是继液晶显示器(LCD)、等离子体显示器(PDP)、电致发光显示器(ELD)等之后的另一种最具有前途的新一代平板显示器。大面积印刷式FED采用独有的低成本大面积低逸出功FED阴极材料及其阴极浆料，与其它种类的FED不同，大面积印刷式FED成本低，工艺简单，所使用材料具有低逸出功特点，可以降低FED中所需的发射电压，使得外部电路简单化。彩色大屏幕印刷式场致发射显示器的研发成功，在国内外都属首创。

PDP与FED就驱动电路来说最大的共同点就是它们的驱动电压相对其他平板显示器比较高，为100V左右。由于目前市场上FED专用数据驱动芯片较少，且无论在集成度还是性能上均与PDP的数据驱动芯片有较大的差距。例如HV632芯片，其输出只有32路，最大工作电压为80V，最大输出电流只有4mA；而目前PDP的驱动技术已经十分成熟，相应的驱动芯片种类繁多，高压性能都比较好，如STV7610，STV7620、UPD16347等高压移位锁存驱动器，其输出96路，输出电流为30mA，驱动负载能力远大于HV632。由此可见，高压部分的电路性能无论是速度还是功率，PDP的驱动芯片均比目前的HV632要好，如果PDP驱动芯片能应用在FED显示屏上，就有可能解决我们目前遇到的困难。但PDP与FED的工作原理有很大的不同，它是通过内部的惰性气体放电释放出的真空紫外光，激发涂覆在基板内壁上的光致荧光粉发射可见光来实现图像的显示。AC-PDP是目前使用最普遍的一种PDP结构。对于AC-PDP，由于受气体物理学原理所限，其像素在亮与灭之间没有灰度等级。因此其灰度的产生是通过调节维持脉冲个数的方法来实现的。而FED则不然，它的灰度的产生可以通过调节驱动电压的脉冲宽度或调节驱动电压或电流的幅度来实现。因此，针对专为PDP显示屏设计的驱动芯片，其低压部分逻辑功能相对简单，只包括了移位寄存器和锁存器等，不能直接应用在FED上。

申请号为200410103216.7的中国专利公开了一种可显示彩***图像的场致发射显示器集成驱动电路，该专利采用美国的SUPERTEX公司提供的集成芯片HV632PG，利用脉宽调制的方法实现FED显示器的灰度调制，并应用到25英寸彩色240×3×320的FED中。但上述FED驱动电路***中的灰度调制驱动芯片输出只有32路、输出的最高电压仅为80伏、最大输出电流只有4mA，且驱动管开关速度较慢，存在着显示图象对比度不高，电路集成度不高的缺点。

目前，AC-PDP广泛使用的显示和分离(ADS)驱动方法，是将一场数据分为8个子场，每个子场周期内都要顺序扫描各显示行，在寻址期将本子场内的所有数据信号以壁电荷的方式存储到各象素单元中，然后，在显示期进行统一的发光显示。因此，基于PDP显示器具有存储记忆功能的结构特点，这种方法最大的特点是能够在一个子场内对所有行进行同时显示。

ADS子场驱动方法是将一场数据分成几个部分，每个部分的点亮时间对应不同权值，可组合成不同的灰度。在PDP电路中使用的寻址与显示分离的显示方法通常是应用子场技术。256级灰度需要用8位的灰度数据表示，因此须将每一帧分为8个子场。每个子场由寻址期和维持期组成，各子场的寻址期时间相等。而8个子场的显示时间长度的比例为1∶2∶4∶8∶16∶32∶64∶128。每一子场的显示分别用灰度数据的第0位，1位，2位……加以控制。这样，通过适当的组合就可以实现0～255级的灰度显示。如某象素的灰度值为0x28，则其仅在第4子场和第6子场显示，其余时间保持熄灭。

但FED不像AC-PDP那样具有存储记忆功能，因此ADS技术无法直接应用于FED显示器。但如果不采用子场技术针对一个场进行操作，而是采用子行驱动方法针对图像的一个行进行操作，就可能利用现有的平板显示器驱动芯片实现FED的驱动。

发明内容

为了克服现有技术的不足，本发明的第一个目的在于提供一种应用于大屏幕的场致发射显示器的图像灰度调制方法，特别是一种可显示彩***图像的场致发射显示器的图像灰度调制方法——子行驱动方法。

本发明的另一个目的在于提供一种应用于大屏幕的场致发射显示器的图像灰度调制驱动电路，该驱动电路有利于进一步提高原有电路的集成度，提高电路的输出脉冲电压，使FED显示屏显示的图像对比度大大改善。

本发明采用的技术方案是：

本发明的应用于大屏幕的场致发射显示器的图像灰度调制方法，它将一行图像数据按数据位权重划分出若干子行时间脉冲宽度进行驱动，每个子行的点亮时间对应不同的权重，以通过各个子行的组合显示不同的灰度等级；每个子行由寻址期与显示期构成，寻址期将显示数据送入驱动芯片的移位寄存器，显示期利用具有数据移位锁存的高压输出驱动芯片将数据锁存并传送至高压输出，以按照子行划分的时间长度维持显示，在输出状态稳定的同时移位寄存器进行下一周期数据的传送，在第1个子行的显示期，第2个子行的寻址就可以开始进行，从而使电路的信号输出状态与寻址状态同时进行；采用FPGA对数据移位锁存的高压输出芯片进行控制和数据处理，实现FED的灰度调制。该方案的核心就是充分利用电路的电平维持状态与寻址状态的同时进行，以可以最大程度地减少屏幕的不发光时间。

所述的FPGA接收视频处理过的RGB信号，然后对数据进行存储和重新组合，根据行场同步信号产生控制数据移位锁存的高压输出驱动芯片移位锁存的时序信号，产生控制行电路扫描的时序信号。

本发明的应用于大屏幕的场致发射显示器的灰度调制驱动电路，它的核心由FPGA控制电路、灰度调制高压驱动电路以及缓冲隔离电路三部分组成。

所述FPGA控制电路由同步复位模块、变址模块、数据分割模块、缓存模块、数据重组模块、数据输出模块组成。FPGA控制处理电路是本灰度调制***的核心单元，分为两个部分，第一部分是主FPGA控制模块，用以负责接收前级视频接口传送过来的视频数据和接口信号，控制缓存电路进行图像存储和读取，并对图像进行误差扩散处理，将处理后的数据经过变址查表程序传送给后面的从FPGA模块，并产生行后级驱动模块的控制信号；第二部分是从FPGA模块，负责接收主FPGA传过来的数据，对数据进行分割和重组等处理，使之能适应子行驱动的要求，控制后级高压移位锁存驱动器的工作状态。

所述缓冲隔离电路主要功能是使列驱动芯片的时钟信号、数据信号和控制信号独立开来，保证它们之间不相互干扰，正常工作，有利于提高电路整体的抗干扰性能。

所述灰度调制高压驱动电路由高压移位锁存驱动器组成，各基色的图像灰度调制根据图像分辨率相应采用若干片高压移位锁存驱动器。

本发明的显著特点是突破了传统仅适用于PDP等具有存储效应一类显示器的ADS方法显示发光时间短、数据缓存器大的局限，本发明的更高集成度大大地减小了电路的体积，使整个驱动电路体积缩小为原来的1/2，重量减为原来的1/2。此外，它还可以输出最高电压为100伏，最大电流有30mA，其驱动负载能力大于HV632PG，且驱动管开关速度较快，应用FPGA产生对数据移位锁存高压输出的集成芯片的控制信号，实现对FED显示器的灰度调制，同时产生行扫描的选通信号，控制行扫描芯片STV7697的工作，控制灵活方便，可扩展性强，具有广阔的实用价值和市场应用前景。

附图说明

图1是本发明的FED子行驱动电路的总体框图。

图2是本发明的子行驱动显示原理图。

图3是本发明的子行驱动电路模块组成框图。

图4是本发明的数据分割示意图。

图5是本发明的数据分割模块组成图。

图6是本发明的数据分割模块FPGA综合图。

图7是本发明的数据重组示意图一。

图8是本发明的数据重组示意图二。

图9是本发明的数据重组后数据结构图。

图10是本发明的数据重组的程序流程图。

图11是本发明的数据输出模块FPGA综合图。

具体实施方式

本发明的应用于大屏幕的场致发射显示器的图像灰度调制方法，它将一行图像数据按数据位权重划分出若干子行时间脉冲宽度进行驱动，通常的子行显示方法是将一行数据分为8个子行，每个子行的点亮时间对应不同的权重，以通过各个子行的组合显示不同的灰度等级；每个子行由寻址期与显示期构成，如图2所示，寻址期(图2中深色部分)将显示数据送入驱动芯片的移位寄存器，显示期(图2中白色部分)利用具有数据移位锁存的高压输出驱动芯片将数据锁存并传送至高压输出，以按照子行划分的时间长度维持显示，在输出状态稳定的同时移位寄存器进行下一周期数据的传送，在第1个子行的显示期，第2个子行的寻址就可以开始进行，从而使电路的信号输出状态与寻址状态同时进行；采用FPGA对数据移位锁存的高压输出芯片进行控制和数据处理，实现FED的灰度调制。该方案的核心就是充分利用电路的电平维持状态与寻址状态的同时进行，以可以最大程度地减少屏幕的不发光时间。

采用子行驱动法首先要计算几个重要参数。由于目前FED显示屏的分辨率为800×3×600，场频60Hz，因此每一行选通时间为27.7us，为了实现256级灰度，在一行的时间内，如果将数据分8个子行送出，则每个子行按权重时间之比为1：2：4：8：16：32：64：128，因此，最小子行的时间约为100ns。由于高压移位锁存驱动器芯片的移位时钟最快只能达到40M，传输是按位进行，而它的寄存器是长度是16位，所以完成一个子行数据传输的时间需要400ns，如果我们继续采用8bit数据进行256级灰度显示的话，将会出现如图2所示的情况，低灰阶部分(即前3个子行)由于显示时间比数据传输的时间要少，会导致低灰阶部分由于显示时间的不足而造成数据的丢失，并且如果低灰度分配的时间过短(最低灰度100ns)，由于器件和显示屏存在响应时间会影响图像低灰度部分的显示，这样也将严重影响图像的显示质量。因此，需要在尽量不影响图象质量的基础上减少数据的bit位，本设计引入误差扩散法对图像进行处理，后级采用6bit位数进行显示，这样就能够解决上述存在的问题。

所述的FPGA接收视频处理过的RGB信号，然后对数据进行存储和重新组合，根据行场同步信号产生控制数据移位锁存的高压输出驱动芯片移位锁存的时序信号，产生控制行电路扫描的时序信号。

本发明的应用于大屏幕的场致发射显示器的灰度调制驱动电路，它的核心由FPGA控制电路、灰度调制高压驱动电路以及缓冲隔离电路三部分组成。

所述FPGA控制电路由同步复位模块、变址模块、数据分割模块、缓存模块、数据重组模块、数据输出模块组成。FPGA控制处理电路是本灰度调制***的核心单元，分为两个部分，第一部分是主FPGA控制模块，用以负责接收前级视频接口传送过来的视频数据和接口信号，控制缓存电路进行图像存储和读取，并对图像进行误差扩散处理，将处理后的数据经过变址查表程序传送给后面的从FPGA模块，并产生行后级驱动模块的控制信号；第二部分是从FPGA模块，负责接收主FPGA传过来的数据，对数据进行分割和重组等处理，使之能适应子行驱动的要求，控制后级高压移位锁存驱动器的工作状态。

所述缓冲隔离电路主要功能是使列驱动芯片的时钟信号、数据信号和控制信号独立开来，保证它们之间不相互干扰，正常工作，有利于提高电路整体的抗干扰性能。

所述灰度调制高压驱动电路由高压移位锁存驱动器组成，各基色的图像灰度调制根据图像分辨率相应采用若干片高压移位锁存驱动器。

所述同步复位模块用以实现***的复位功能，根据输入的帧同步信号产生每一帧各个控制模块的启动控制信号。

所述变址模块利用FPGA实现数据的变址技术，通过FPGA芯片的查找表单元，当数据信号要输出显示时就要根据显示屏显示的位置在查找表中寻找出地址，取出相应的数据，再输送到对应的驱动芯片进行灰度调制，进而输出到显示电极上显示，所述查找表根据FED显示屏的顺序以及高压移位锁存驱动器输出引脚顺序要求而编写。

所述数据分割模块使用9片高压移位锁存驱动器将一行800个列数据进行准确的分块，根据高压移位锁存驱动器STV7620的输出顺序将96个数据组成一个数据块，将800个数据分成9个模块。

所述缓存模块用以缓冲存放数据分割模块分割输出的数据块。

所述数据重组模块在进行每个子行的显示前，都仅需将该子行对应的位从输入数据中提取出来，而数据字节的其余5位bit在这时就成为了冗余数据。为了提高数据处理的效率，对原始数据进行重组，将每6个相邻的输入数据编为一组，并将这6个字节中相同的位依次提取出来，组成新的6个字节，以使每个新字节中的数据与一个子行相对应，最后再将这些重组好的字节一次存入缓存，这样，每显示一个子行，就只需从缓存中读取对应于该子场的那些数据而不用遍历所有的数据。

所述数据输出模块，由Rlkcounter模块、Subrowcounter模块以及Readcontrol模块三个功能模块组成。

下面结合附图对本发明用于实现FED显示器子行驱动电路的方法和相应的驱动电路作进一步的详细说明。

从图1子行驱动电路***的整体组成可以知道，***主要由两级FPGA和后级高压驱动电路组成。在两级FPGA中，主FPGA主要完成接收前级视频信号并进行一些相应的图象处理；从FPGA接收主FPGA处理后的数据和控制信号，负责完成复杂的子行驱动技术。它的主要功能是将主FPGA传过来数据进行分割和重组，控制数据的输出方式，产生后级高压移位锁存驱动器所需的控制信号，使之能达到子行驱动的目的。

子行驱动法的关键是将数据按位输出，然后根据每一位数据的权重进行显示。因此，算法的关键是对数据进行分配、重组等处理使之能适应后级高压移位锁存驱动器的要求，所以整个子行驱动方法的总体流程也就是数据处理的过程。

图3所示是子行驱动电路模块组成框图，主要由六部分组成：分别是同步复位模块、变址模块、数据分割模块、片内缓存模块、数据重组模块、数据输出模块。

1、同步复位模块：同步复位模块是负责***的复位功能。由于整个电路以一帧图像为时间单位进行操作，故每一帧的开始需要回复至初始状态。该模块根据输入的帧同步信号产生每一帧各个控制模块的启动控制信号。

2、变址模块：针对FED显示屏的引线顺序设计，FED屏上的电极是8根往上一侧输出，连续的8根往下一侧输出，再连续8根往上一侧输出，如此循环输出至最后8根输出。为了与FED屏的引线结构配合，如果采用正常的芯片I/O顺序进行布板，将大大提高PCB板布线的难度，并且会引入干扰。所以，我们采用软件查表的功能，利用Cyclone EP1C6设计了一种FPGA变址技术，解决了这方面的难题。FPGA的变址技术设计的思想是后级高压移位锁存驱动器的I/O管脚输出的信号顺序并不是按照FED显示屏列电极的顺序行布板，但是通过FPGA芯片的查找表单元(根据FED显示屏的顺序要求而编写的)，当数据信号要输出显示时就要根据显示屏显示的位置在查找表中寻找出地址，取出相应的数据，再输送到对应的驱动芯片进行灰度调制，进而输出到显示电极上显示。

软件编辑地址程序如下：

if(in>＝0&&in<＝7)            out＝in+744；

else if(in>＝8&&in<＝15)      out＝in+752；

else if(in>＝16&&in<＝23)     out＝in+760；

else if(in>＝24·&&in<＝31)   out＝in+768；

else if(in>＝32&&in<＝39)     out＝in+680；

else if(in>＝40&&in<＝47)     out＝in+688；

else if(in>＝48&&in<＝55)         out＝in+696；

else if(in>＝56&&in<＝63)         out＝in+704；

此方法不仅在减轻了布线的难度，有利于保证信号完整性，减少干扰产生的同时，还有利于板间布局设计的美观。同时对于驱动FED反射式的显示屏或者透射式的显示屏，通过修改软件的方式，达到驱动***的兼容，节约了研制的成本。

3、数据分割模块：经过误差扩散处理后，每一个象素的灰度信息是6bit，一行有800列数据。由于采用的每片高压移位锁存驱动器具有96输出，因此，需要9片高压移位锁存驱动器。我们采用并行传输方式，需要将800列数据分割成9部分，分别对应一片高压移位锁存驱动器，所以数据处理的第一步是分割，如图4所示，要将800个数据进行准确的分块，根据高压移位锁存驱动器的输出将96个数据组成一个模块，将800个数据分成9个模块，关键是要进行判断数据是属于哪个模块。

因为数据是在主FPGA输出时钟CLK1的作用下，一个个象素按顺序输出，所以对CLK1计数就可以判断出输出的数据是属于哪一模块。如：当CLK1计数到120时，说明输出的是第120列的数据，按照96个数据为一组，是属于第二组，要存入片内缓存2中。如图5所示，数据分配模块就是根据CLK计数器的值来判断，将输入的数据分配到正确的片内缓存中。当时钟计数到800的时候，说明一行的数据已经全部写入到片内缓存中，通过行同步信号进行复位。片内缓存的地址是由地址发生器模块产生的，地址发生器也是通过CLK计数值来作为地址产生的依据。

图6所示是数据分割模块FPGA综合图，主要由Count模块、Add模块以及Distribute模块三个功能模块组成。

Count模块就是负责时钟信号clk的计数，把计数结果传送给后面的Add和Distribute模块，作为它们产生地址和分配数据的依据。add模块是负责片内缓存地址的产生。这里需要注意的是，由于需要开辟9块片内RAM，每块内存块存储96个象素的数据。因此，add模块产生两级地址，高4位地址是控制9个内存块存储地址，低7位地址是控制每个内存块的96个象素存储地址。通过两级地址能很方便的进行数据的分配和存储。Distribute模块的功能就是通过判断clk的计数值，将数据存储在不同的内存块中。

4、片内缓存模块：在设计过程中，我们发现片内数据缓冲是FPGA选择的关键点之一。对于所需的逻辑单元来说，选择ALTERA最小的CYCLONE芯片就已经足够，但是对于RAM的需求就比较大，本设计选择的EP1C6能提供92，160个内存单元，完全满足设计的需要。由于通过数据分割，800个数据存在9个不同的RAM块内，为了叙述的方便，下面的关于RAM块和数据的操作都以一块RAM为例，其余RAM块类似。

如前文所述，高压移位锁存驱动器的每个子行对应着输入灰度数据的一位，在输出的时候，每块RAM对应96路的子行数据同时输出，而灰度数据的读入是按每个像素6bit读入的。为了和输出的6路数据总线匹配，我们需要将数据的存储格式进行重组。

5、数据重组模块：数据的重组是实现子行灰度显示的核心部分。在上文已经介绍了子行驱动的显示原理。根据多子行灰度显示的要求，每一个红、绿、蓝灰度信息中的6个bit分别决定了对应象素点在六个显示子行中的发光与否，也就是说，在任意一个子行的显示时间内，所有输入象素字节中都只有一个bit是有效的。在进行每个子行的显示之前，都仅需要把该子行对应的位从输入数据中提取出来，而数据字节的其余5位bit在这时就成为了冗余数据。为了提高数据处理的效率，对原始数据进行了重组，将每6个相邻的输入数据编为一组，并将这6个字节中相同的位依次提取出来，组成新的6个字节。这样，每个新字节中的数据就与某个子行相对应。最后再将这些重组好的字节一次存入缓存，这样，每显示一个子行，就只需从缓存中读取对应于该子场的那些数据而不用遍历所有的数据。

具体实现方法如下：首先构造两个移位寄存器组，每个组中都包含6个长度为6bit的位移寄存器。同时，将输入的原始数据按照位置的相邻关系每6个字节编为一组(缓存1中存96个象素点的数据，因此要分成16组)。每个字节的6位bit分别对应该组中的6个寄存器(Reg_a—Reg_f)。在数据稳定时，依次将各字节中的6个数据位写入其对应的移位寄存器中。

数据重组示意图如图7所示，当一组中的6个字节全部被写入移位寄存器后，下一组的6字节数据将写入另一组移位寄存器。举例说明，重组电路将接收到的第一行前6个象素字节放入移位寄存器组A中进行数据重组。如图8所示(在本图中，用d(i，j)[k]表示第i行第j个数据的第k位)，刚写满的移位寄存器组A内分别存放了这6个象素点中对应于不同子场的数据，如Reg_a中就存放了第一行前6个象点中用于控制第一子场显示的数据。随后，在CLK信号的下降沿，一次将Reg_a—Reg_f内的数据作为新的字节(即d’(1，1)、d’(1，2)……)，并将它们按顺序存入RAM中于其相对应的地址空间内。6个时钟周期过后，寄存器A中的数据已经被全部写入RAM，与此同时，电路接收到的下一组数据也已被写入寄存器组B中。接下来便可将寄存器组B中重组后的数据依次存入缓存中，并将第三组数据按序写入寄存器A中，依次类推。由于我们在数据分割的时候已经在片内开辟了9个内存模块，考虑到片内内存资源有限，我们只需要重新开辟一个内存模块就可以满足上述数据重组的要求。因为当一块内存模块数据重组完成后，就可以释放原先的存储单元供下一块内存模块数据重组使用单元。

数据读出模块是子行驱动模块的重要组成部分。它按照子行显示的顺序，将经过重组的数据信号传送给高压移位锁存驱动器，并产生相应的控制信号。经过数据重组完后的RAM存储格式如图9所示。

根据重组完数据缓存模块的结构，在移位时钟的作用下(本发明***采用高压移位锁存驱动器的最快移位时钟40M)我们将缓存块的第1、第2……第6象素的最低位(即第一子行)的数据输入到高压移位锁存驱动器。同时，由于下一个位移时钟需要将第7、第8……第12象素的最低位移入高压移位锁存驱动器。因此输出数据总线需要对象素的寄存器组进行选择，选择依据是时钟信号计数的计数值；同时寄存器组要进行移位操作(从图上来看就是寄存器组向上移位)，因为当再次操作这组寄存器的时候是要输出第二子行的数据。经过上述操作，在下一个时钟上升沿到来的时候，第7、第8……第12象素的最低位移入高压移位锁存驱动器，重复进行上面的操作并计数。当时钟计数寄存器到16的时候，代表96个象素第一个子行数据已经传输完成，要输出STB锁存使能信号进入显示期。同时，所有的寄存器组也已经完成了移位操作，接下来的16个时钟就是对所有象素的第二子行的数据传输。同时子行计数器也开始计数，判断子行计数是否等于6，当子行计数器小于6的时候，重复上面的流程，直至子行计数器为6时，代表一行数据输出结束。***重新复位开始下一行的显示。图10所示是实现数据重组的程序流程图。

6、数据输出模块：该模块完成子行重组数据的输出控制，其FPGA综合图如图11所示，主要由Rlkcounter模块、Subrowcounter模块以及Readcontrol模块三个功能模块组成。

Clkcounter模块负责对输入读时钟的计数。它是一个16进制的计数器，当它计数到16的时候会产生一个进位信号，表示96路数据一个子行显示完毕，这时要输出STB锁存使能信号，数据由锁存器输出至高压输出端，进入显示期。同时下一子行数据进行传输。Subrowcounter模块负责对子行进行计数，它是一个6进制的计数器，当它计数到6的时候会产生一个进位信号，表示一行的所有数据已经传输完毕，***进行复位。Readcontrol模块负责进行寄存器组数据的选择，选择的依据是计数时钟值，例如：当计数时钟值为6时，数据总线要将16组数据中的第6组的传输到高压移位锁存驱动器；该模块同时还控制所有寄存器组的移位操作。同时该模块还产生高压移位锁存驱动器所需的CLK、POL、BLK控制信号。以上是本发明的较佳实施例，凡依本发明技术方案所作的改变，所产生的功能作用未超出本发明技术方案的范围时，均属于本发明的保护范围。

Claims (6)

1.一种应用于大屏幕的场致发射显示器的图像灰度调制驱动电路，其特征在于：它的核心由FPGA控制电路、灰度调制高压驱动电路以及缓冲隔离电路三部分组成；所述FPGA控制电路由同步复位模块、变址模块、数据分割模块、缓存模块、数据重组模块、数据输出模块组成；所述FPGA控制电路分为两个部分，第一部分是主FPGA控制模块，用以负责接收前级视频接口传送过来的视频数据和接口信号，控制缓存电路进行图像存储和读取，并对图像进行误差扩散处理，将处理后的数据经过变址查表程序传送给后面的从FPGA模块，并产生行后级驱动模块的控制信号；第二部分是从FPGA模块，负责接收主FPGA传过来的数据，对数据进行分割和重组处理，使之能适应子行驱动的要求，控制后级高压移位锁存驱动器的工作状态。

2.根据权利要求1所述的应用于大屏幕的场致发射显示器的图像灰度调制驱动电路，其特征在于：所述同步复位模块用以实现***的复位功能，根据输入的帧同步信号产生每一帧各个控制模块的启动控制信号。

3.根据权利要求1所述的应用于大屏幕的场致发射显示器的图像灰度调制驱动电路，其特征在于：所述变址模块利用FPGA实现数据的变址技术，通过FPGA芯片的查找表单元，当数据信号要输出显示时就要根据显示屏显示的位置在查找表中寻找出地址，取出相应的数据，再输送到对应的驱动芯片进行灰度调制，进而输出到显示电极上显示，所述查找表根据FED显示屏的顺序以及高压移位锁存驱动器输出引脚顺序要求而编写。

4.根据权利要求1所述的应用于大屏幕的场致发射显示器的图像灰度调制驱动电路，其特征在于：所述数据分割模块使用9片高压移位锁存驱动器将一行800个列数据进行准确的分块，根据高压移位锁存驱动器STV7620的输出顺序将96个数据组成一个数据块，将800个数据分成9个数据块。

5.根据权利要求1所述的应用于大屏幕的场致发射显示器的图像灰度调制驱动电路，其特征在于：所述缓存模块用以缓冲存放数据分割模块分割输出的数据块。

6.根据权利要求1所述的应用于大屏幕的场致发射显示器的图像灰度调制驱动电路，其特征在于：所述数据重组模块在进行每个子行的显示前，将该子行对应的位从输入数据中提取出来；所述数据重组模块对所述输入数据进行重组，将每6个相邻的输入数据编为一组，并将这6个字节中相同的位依次提取出来，组成新的6个字节，以使每个新字节中的数据与一个子行相对应，最后再将这些重组好的字节一次存入缓存，这样，每显示一个子行，就只需从缓存中读取对应于该子行的那些数据而不用遍历所有的数据；所述数据输出模块，由Clkcounter模块、Subrowcounter模块以及Readcontrol模块三个功能模块组成；所述Clkcounter模块负责对输入读时钟的计数，所述Subrowcounter模块负责对子行进行计数，所述Readcontrol模块负责进行寄存器组数据的选择。

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