CN101340352A - 一种线与仲裁总线互联的方法、装置和*** - Google Patents

Abstract

本发明实施例公开了一种线与仲裁总线互联的方法、装置和***，该装置包括：电路模式控制器，逻辑多输入与门；其中，所述电路模式控制器用于控制电路在正常模式和自测试模式之间进行切换；所述逻辑多输入与门用于电路工作在自测试模式时，对输出信号进行逻辑与运算，并输出运算结果，使所述电路实现线与仲裁。本发明实施例提供的方法、装置和***，通过逻辑多输入与门，实现线与仲裁器件在芯片内的可配置互联，并可以控制总线上器件和总线的隔离。

Description

一种线与仲裁总线互联的方法、装置和***

技术领域

本发明实施例涉及通信领域，尤其涉及一种线与仲裁总线互联的方法、装置和***。

背景技术

线与仲裁总线是一种简单、方便的多主机总线***。广泛应用于I2C(The Inter-Integrated Circuit，一种串行总线协议标准)、CAN(ControllerArea Network，控制器局域网)等多主机***。该技术利用单线的线与特性，解决了总线多驱动时的仲裁问题。

现有技术使用开漏管脚或三态管脚实现线与特性。下面以I2C的总线连接为例说明。图1中的11和12分别是连接在线与仲裁总线上的两个I2C器件，也可以连接更多。仲裁总线包括SDA(Serial Data Line，串行数据线)和SCL(串行时钟线)。I2C器件通过双向开漏管脚13和总线连接。SCL1_OUT和SDA1_OUT是I2C1向总线输出的信号，SCL1_IN和SDA1_IN是I2C1从总线上输入的信号。I2C2也类似。

管脚13是一个开漏输出的双向管脚，开漏输出管脚只能驱动低电平输出，无法驱动高电平输出，外部需要加上拉电阻14，即：在SCL1_OUT为低电平时，管脚13开漏的CMOS(Complementary Metal-Oxide Semiconductor，互补性氧化金属半导体)管导通，总线SCL被驱动至低电平；当SCL1_OUT为高电平时，开漏的CMOS管截至，输出高阻，此时总线在上拉电阻14的作用下保持高电平，双向管脚的输入用于采样总线状态。

因为有多个器件同时连接至总线，输出信号，例如SCL1_OUT或SCL2_OUT，输出高电平的器件，不会影响总线电平。只要总线上任一个器件输出了低电平，最终总线将保持低电平，即线与功能：SCL＝SCL1_OUT & SCL2_OUT，SDA＝SDA_OUT1 & SDA_OUT2。

I2C1的输入信号SCL1_IN、SDA1_IN实时检测总线SCL、SDA的状态。根据I2C处于的模式不同，有两个用途：在I2C1处于接收状态时可以得到其它器件发送的数据；在I2C1处于发送状态时，用于仲裁判断。如果从SDA1_IN输入的信号和SDA1_OUT发送的信号不一致，则表明其它器件正在使用总线，I2C1则中断此次发送，丢失仲裁。例如：如果I2C1和I2C2同时发送，SDA1_OUT输出高电平，同时SDA2_OUT输出低电平，根据线与特性，此时总线状态保持低电平。SDA1_IN和SDA2_IN也为低电平。I2C1根据SDA1_OUT和SDA1_IN比较后发现，自己发送的高电平并没有出现在总线上，发送不成功，则自动中断此次发送，丢失仲裁。此时I2C2将继续发送，而不会受到影响。

随着ASIC(Application Specific Integrated Circuit，特殊应用集成电路)集成度的增大，在同一个芯片内已经可以实现多路I2C或CAN等线与仲裁类型总线。为了提高芯片的自测试能力，需要在芯片内部实现片上线与仲裁总线互连。

在实施本发明的过程中，发明人发现现有技术中至少存在以下缺点：

由于上拉电阻、开漏、双向总线的实现问题，上面所述的线与互连方案无法在芯片内集成，且总线连接后无法在线配置，因此无法实现总线上器件和总线的可控隔离。

发明内容

本发明实施例提供一种线与仲裁总线互联的方法、装置和***，以实现在芯片内部进行线与仲裁总线的互连以及总线上器件和总线的可控隔离。

本发明实施例提供一种线与仲裁总线互连的装置，包括：

电路模式控制器，逻辑多输入与门；

其中，所述电路模式控制器用于控制电路在正常模式和自测试模式之间进行切换；

所述逻辑多输入与门用于电路工作在自测试模式时，对输出信号进行逻辑与运算，并输出运算结果，使所述电路实现线与仲裁。

本发明实施例还提供一种线与仲裁总线互连的装置，包括：

管脚，线与仲裁总线，逻辑多输入与门；

所述管脚将接收到的所述线与仲裁总线发送的信号发送到所述逻辑多输入与门，所述逻辑多输入与门对所述信号进行逻辑与运算，并将逻辑与运算的结果通过所述管脚发送到所述线与仲裁总线。

本发明实施例还提供一种线与仲裁总线互联的方法，包括：

在电路模式控制器控制电路工作在自测试模式时，接收所述主控器的输出端信号；

对所述主控器的输出端信号进行逻辑与运算；

输出所述逻辑与运算后的结果，使所述主控器根据所述运算结果进行仲裁。

本发明实施例还提供一种线与仲裁总线互联的方法，包括：

接收线与仲裁总线发送的信号；

发送所述信号到逻辑多输入与门；

接收所述逻辑多输入与门的逻辑与运算结果；

发送所述逻辑与运算结果到所述线与仲裁总线。

本发明实施例还提供一种线与仲裁总线互连的***，包括：

逻辑多输入与门，主控器，线与仲裁总线以及管脚；

所述逻辑多输入与门在电路自测试模式下，接收所述主控器发送的信号进行逻辑与运算，并发送逻辑与运算的结果到所述主控器；或

所述逻辑多输入与门接收所述线与仲裁总线通过所述管脚发送的信号进行逻辑与运算，并通过所述管脚发送逻辑与运算的结果到所述线与仲裁总线。

本发明实施例提供的方法、装置和***，通过逻辑多输入与门，实现线与仲裁器件在芯片内的可配置互联，并可以控制总线上器件和总线的隔离。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中线与仲裁总线的互联电路示意图；

图2为本发明实施例提供的装置中逻辑多输入与门的结构示意图；

图3为本发明实施例提供的装置的电路示意图；

图4为本发明实施例提供的方法的流程示意图；

图5为本发明实施例提供的装置的电路示意图；

图6为本发明实施例提供的装置中管脚的结构示意图；

图7为本发明实施例提供的方法的流程示意图；

图8为本发明实施例提供的***的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面结合附图和实施例对本发明进行介绍。

本发明实施例提供一种线与仲裁总线互连的装置，包括：

电路模式控制器，逻辑多输入与门；

其中，电路模式控制器用于控制电路在正常模式和自测试模式之间进行切换；

逻辑多输入与门用于电路工作在自测试模式时，对输出信号进行逻辑与运算，并输出运算结果，使电路实现线与仲裁。

上述逻辑多输入与门的结构如图2所示，包括：

接收单元210，用于接收主控器或管脚的输出端信号；

运算单元220，用于对接收单元210接收的信号进行逻辑与运算；

输出单元230，用于输出运算单元220的逻辑与运算结果。

通过采用本发明实施例提供的装置，使用电路模式控制器和逻辑多输入与门的逻辑电路，组成芯片内的线与仲裁总线，方便对芯片内电路进行测试。

下面结合具体应用场景对本发明进行进一步介绍。其中，主控器以I2C1、I2C2为例，信号以SCL1_OUT、SCL1_IN、SDA1_OUT、SDA1_IN，是I2C1的输入和输出信号为例；SCL2_OUT、SCL2_IN、SDA2_OUT、SDA2_IN，是I2C2的输入和输出信号为例；管脚以双向开漏管脚为例；电路模式控制器包括输入信号LP_EN和多路选择器。

本发明实施例提供了一种线与仲裁总线互连的装置，如图3所示，包括：

I2C1，I2C2，双向开漏管脚33，多路选择器34、35，总线SDA、SCL，LP_EN 36，逻辑多输入与门31以及触发器32。

其中，LP_EN 36和多路选择器34、35构成电路模式控制器，LP_EN 36为高电平时，对应端口“1”的信号通过多路选择器34、35，电路工作在自测试模式，此时I2C1和I2C2和外部总线隔离，通过本发明实现芯片内部总线连接；LP_EN 36为低电平时，对应端口“0”的信号通过多路选择器34、35，电路工作在正常模式，I2C1和I2C2通过双向开漏管脚33与外部总线SDA、SCL连接。

逻辑多输入与门31用于在LP_EN36为高电平，电路工作在自测试模式时，接收多路输出端信号，对输出端信号进行逻辑与运算，实现发送信号线的线与功能；并将逻辑与运算的结果输出到信号接收端，用于仲裁的监听判断，实现仲裁。

触发器32用于打断组合逻辑的反馈环，利于在ASIC设计时进行时序分析。

双向开漏管脚33，用于在LP_EN36为低电平，电路工作在正常模式时，输出I2C1，I2C2的信号到线与仲裁总线SDA、SCL，并接收线与仲裁总线SDA、SCL返回的信号；双向开漏管脚33是一开漏输出的双向管脚，只能驱动低电平输出，无法驱动高电平输出，例如：在SCL1_OUT为低电平时，管脚导通；当SCL1_OUT为高电平时，管脚截至，双向管脚的输入用于采样总线状态。

SDA和SCL是线与仲裁总线。

当LP_EN 36为低电平时，电路工作在正常模式，SCL1_OUT、SCL2_OUT、SDA1_OUT、SDA2_OUT通过对应的管脚向总线SDA和SCL输出信号，SCL1_IN、SCL2_IN、SDA1_IN、SDA2_IN则从对应的管脚接收总线发送的信号，此时I2C1和I2C2通过各自的管脚和外部的总线SCL和SDA连接，实现线与仲裁功能。

当LP_EN 36为高电平时，电路工作在自测试模式，SCL1_OUT、SCL2_OUT、SDA1_OUT、SDA2_OUT在多路选择器34、35处断开，不通过管脚输出；SCL1_IN、SCL2_IN、SDA1_IN、SDA2_IN也和外部管脚33隔离；此时I2C1、I2C2和外部的总线隔离。上述输出端信号SCL1_OUT、SCL2_OUT、SDA1_OUT、SDA2_OUT通过逻辑多输入与门31进行逻辑与运算，实现发送信号的线与功能，例如：当SCL1_OUT为低电平、SCL2_OUT为高电平时，线与后的结果为输出低电平信号；当两者都是低电平信号时，输出低电平信号；只有两者都为高电平信号时，才输出高电平信号。逻辑与运算后的输出结果a和b即是总线上的最终状态。相与后的结果a和b分别连接至数据接收端SCL1_IN和SCL2_IN、SDA1_IN和SDA2_IN，接收端用于根据接收到的信号监听总线状态或接收数据。在接收过程中用来接收数据；在发送过程中监视总线状态，如果总线状态和自己发送的状态不一致，则丢失仲裁，释放总线。

例如：假设I2C1从时刻t开始在SDA1_OUT上发送序列00101100；I2C2从时刻t开始在SDA2_OUT上发送序列00111001。序列从左至右依次同步输出。根据逻辑与的特性，信号线a上从t时刻开始出现的序列是00101000。在发送的同时，I2C1通过SDA1_IN接收总线(信号a)的状态；I2C2通过SDA2_IN接收总线的状态。在发送序列的前3位，信号a的数据、SDA1_OUT输出、SDA2_OUT输出是一致的，都是“001”。在发送序列的第4位时，总线状态是“0”。I2C1通过SDA1_IN检测到总线上的状态是“0”，和自己发送的数据一致，I2C1将继续发送；I2C2通过SDA2_IN检测到总线状态和自己发送的数据不一致，这表明有其它设备也在使用总线，I2C2将主动停止后面数据的发送，丢失仲裁，发送高电平，释放总线。最终出现在总线上(信号a)的序列是00101100，和I2C1发送的序列一致。如此就实现了线与仲裁总线。

通过采用本发明实施例提供的装置，使用电路模式控制器和逻辑多输入与门的逻辑电路，组成芯片内的线与仲裁总线，方便对芯片内电路进行测试。

本发明实施例提供了一种线与仲裁总线互联的方法，如图4所示，包括：

步骤s410，在电路模式控制器控制电路工作在自测试模式时，接收主控器的输出端信号；

步骤s420，对主控器的输出端信号进行逻辑与运算；

步骤s430，输出逻辑与运算后的结果，使主控器根据接收到的结果进行仲裁。

通过采用本发明实施例提供的方法，使用电路模式控制器和逻辑多输入与门的逻辑电路，组成芯片内的线与仲裁总线，方便对芯片内电路进行测试。

本发明实施例还提供一种线与仲裁总线互联的装置，包括：

管脚，至少二总线，逻辑多输入与门；

管脚用于接收总线发送的信号，通过逻辑多输入与门的逻辑与运算，控制总线的接收信号。

如图5所示，管脚以双向开漏管脚为例，总线以VDD1、VDD2下的两总线为例，包括：双向开漏管脚52、53，线与仲裁总线54、55，逻辑多输入与门51。

双向开漏管脚52、53用于将线与仲裁总线转变为发送、接收两根信号，以方便用数字逻辑电路处理；或者将处理后的发送、接收信号再次转变为线与仲裁总线。54、55分别是总线，两总线之间经过双向开漏管脚52、53后，通过逻辑多输入与门51互联。

从总线54发送的信号经过双向开漏管脚52的输入缓冲后和双向总线55的发送信号通过逻辑多输入与门51进行逻辑与运算，逻辑与运算后的信号用于控制管脚52和53的输出，因此总线54、55上的信号是总线54、55线与的结果，即实现了线与功能。

上拉电平VDD1、VDD2可以是不同的电压，适用不同电压的器件分别对应接在54和55上，通过逻辑与的运算不会影响到原来VDD1、VDD2上的电压，且逻辑与后的结果控制管脚52和53的输出，起到隔离不同电压的作用。

也可以通过控制逻辑多输入与门，控制双向开漏管脚对总线54和55的信号输出，隔离不同的总线区域。例如，控制双向开漏管脚输出截止，就可以实现隔离总线54、55的信号，使不同总线区域互不影响。

上述管脚的结构如图6所示，包括：

信号接收单元610，用于接收至少二线与仲裁总线发送的信号或逻辑多输入与门的运算结果；

信号发送单元620，用于发送信号到逻辑多输入与门或至少二线与仲裁总线。

通过采用本发明实施例提供的装置，使用管脚，至少二总线，逻辑多输入与门，可以提升总线驱动能力，实现线与仲裁器件在芯片内的可配置互联，并可以控制总线上器件和总线的隔离。

本发明实施例还提供一种线与仲裁总线互联的方法，如图7所示，包括：

步骤s710，接收线与仲裁总线发送的信号；

步骤s720，发送上述信号到逻辑多输入与门；

步骤s730，接收逻辑多输入与门的逻辑与运算结果；

步骤s740，发送所述逻辑与运算结果到所述线与仲裁总线。

通过采用本发明实施例提供的方法，可以提升总线驱动能力，实现线与仲裁器件在芯片内的可配置互联，并可以控制总线上器件和总线的隔离。

本发明实施例还提供一种线与仲裁总线互连的***，如图8所示，包括：

逻辑多输入与门81，主控器82，线与仲裁总线83以及管脚84；

逻辑多输入与门81在电路自测试模式下，接收主控器82发送的信号进行逻辑与运算，并发送逻辑与运算的结果到主控器82；或

逻辑多输入与门81接收线与仲裁总线83通过管脚84发送的信号进行逻辑与运算，并通过管脚84发送逻辑与运算的结果到线与仲裁总线83。

上述***还包括：

电路模式控制器85，用于控制电路的工作模式，包括正常模式和自测试模式。

通过采用本发明实施例提供的***，使用简单的逻辑电路，实现线与仲裁器件在芯片内的可配置互联，并可以控制总线上器件和总线的隔离。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可以通过硬件实现，也可以借助软件加必要的通用硬件平台的方式来实现。基于这样的理解，本发明的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。

总之，以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1、一种线与仲裁总线互连的装置，其特征在于，包括：

电路模式控制器，逻辑多输入与门；

其中，所述电路模式控制器控制电路在正常模式和自测试模式之间进行切换；

在电路工作在自测试模式时，所述逻辑多输入与门对输出信号进行逻辑与运算，并输出运算结果，使所述电路实现线与仲裁。

2、如权利要求1所述的装置，其特征在于，还包括：

主控器，线与仲裁总线以及管脚；

在电路工作在正常模式时，所述主控器通过所述管脚输出信号到线与仲裁总线，并接收所述线与仲裁总线通过所述管脚返回的信号，进行仲裁；在电路工作在自测试模式时，所述主控器输出信号到所述逻辑多输入与a门，并接收所述逻辑多输入与门返回的信号，进行仲裁。

3、如权利要求1所述的装置，其特征在于，所述逻辑多输入与门包括：

接收单元，用于接收所述主控器发送的信号；

运算单元，用于对所述接收单元接收的信号进行逻辑与运算；

输出单元，用于输出所述运算单元的逻辑与运算结果。

4、一种线与仲裁总线互连的装置，其特征在于，包括：

管脚，线与仲裁总线，逻辑多输入与门；

所述管脚将接收到的所述线与仲裁总线发送的信号发送到所述逻辑多输入与门，所述逻辑多输入与门对所述信号进行逻辑与运算，并将逻辑与运算的结果通过所述管脚发送到所述线与仲裁总线。

5、如权利要求4所述的装置，其特征在于，所述逻辑多输入与门包括：

接收单元，用于接收所述管脚发送的信号；

运算单元，用于对所述接收单元接收的信号进行逻辑与运算；

输出单元，用于输出所述运算单元的逻辑与运算结果。

6、如权利要求4所述的装置，其特征在于，所述管脚包括：

信号接收单元，用于接收所述线与仲裁总线发送的信号或所述逻辑多输入与门的逻辑与运算结果；

信号发送单元，用于发送信号到所述逻辑多输入与门或所述线与仲裁总线。

7、一种线与仲裁总线互联的方法，其特征在于，包括：

接收主控器的输出端信号；

对所述主控器的输出端信号进行逻辑与运算；

输出所述逻辑与运算后的结果，使所述主控器根据所述逻辑与运算结果进行仲裁。

8、如权利要求6所述的方法，其特征在于，所述接收所述主控器的输出端信号之前包括：

所述电路模式控制器控制电路工作在自测试模式。

9、一种线与仲裁总线互联的方法，其特征在于，包括：

接收线与仲裁总线发送的信号；

发送所述信号到逻辑多输入与门；

接收所述逻辑多输入与门的逻辑与运算结果；

发送所述逻辑与运算结果到所述线与仲裁总线。

10、如权利要求8所述的方法，其特征在于，所述接收所述逻辑多输入与门的逻辑与运算结果之前还包括：

所述逻辑多输入与门对所述信号进行逻辑与运算。

11、一种线与仲裁总线互连的***，其特征在于，包括：

逻辑多输入与门，主控器，线与仲裁总线以及管脚；

所述逻辑多输入与门在电路自测试模式下，接收所述主控器发送的信号进行逻辑与运算，并发送逻辑与运算的结果到所述主控器；或

所述逻辑多输入与门接收所述线与仲裁总线通过所述管脚发送的信号进行逻辑与运算，并通过所述管脚发送逻辑与运算的结果到所述线与仲裁总线。

12、如权利要求10所述的***，其特征在于，还包括：

电路模式控制器，用于控制电路的工作模式，包括正常模式和自测试模式。

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