CN101330006A - 栅极结构及其制造方法 - Google Patents
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Abstract
一种栅极结构制造方法,包括:在半导体基底上形成第一介质层;沉积栅层,此栅层覆盖所述第一介质层;沉积第二介质层,此第二介质层覆盖所述栅层;刻蚀所述第二介质层及栅层;沉积第三介质层,此第三介质层覆盖所述第二介质层及栅层;刻蚀所述第三介质层。通过在栅极表面增加第二介质层,继而对所述栅极与第二介质层构成的整体结构形成刻蚀所述第三介质层后获得的侧墙,进而构成栅极结构,可避免在形成硅锗源漏时反应物与栅极表面的接触。
Description
技术领域
本发明涉及集成电路制造技术领域,特别涉及一种源漏形成前的栅极结构及其制造方法。
背景技术
图1为现有技术中源漏形成前的栅极结构示意图,如图1所示,现有源漏形成前的栅极结构包含位于半导体基底10上的栅氧化层11、位于此栅氧化层上的栅极13及环绕此栅极的侧墙12。此侧墙用以防止更大剂量的源漏注入过于接近沟道以至可能发生的源漏穿通。为描述方便,本文件中将“源漏形成前的栅极结构”简写为“栅极结构”。
申请号为“200510009531.8”等中国专利申请中还提供了多种形成此种类型栅极结构的方法。
通常,制造此栅极结构的方法包括:
首先,在半导体基底上形成第一介质层;
此半导体基底为已定义器件有源区并已完成浅沟槽隔离的半导体衬底。此第一介质层为栅氧化层,所述栅氧化层材料包含二氧化硅(SiO2)或掺杂铪(Hf)的二氧化硅。
其次,沉积栅层,此栅层覆盖第一介质层;
所述栅层优选地由多晶硅构成,或由多晶硅与金属硅化物等材料组合而成。
随后,刻蚀栅层,以形成栅极;
然后,沉积第二介质层,此第二介质层覆盖栅极及第一介质层;
此第二介质层用以形成环绕栅极的侧墙。所述第二介质层包含包含二氧化硅或二氧化硅与氮氧化硅及/或氮化硅,或二氧化硅、氮氧化硅及/或氮化硅与二氧化硅以及二氧化硅、氮氧化硅、氮化硅、氮氧化硅与二氧化硅构成的层叠结构中的一种。
最后,刻蚀第二介质层,以形成侧墙,并形成此栅极结构。
图2为现有技术中形成硅锗源漏时栅极表面冠状缺陷示意图,如图2所示,实际生产发现,在形成硅锗源漏14时,在多晶硅栅极表面易形成冠状缺陷15。分析表明,此冠状缺陷15为形成源漏的硅锗反应物与暴露的栅极上表面多晶硅以及由于侧墙高度缺失而暴露的栅极侧表面多晶硅反应后生成的产物。由此,如何减少形成硅锗源漏时反应物与栅极表面的接触成为抑制此栅极表面冠状缺陷产生的指导方向。
发明内容
本发明提供了一种栅极结构制造方法,用以制造在形成硅锗源漏时反应物不与栅极表面接触的栅极结构;本发明提供了一种栅极结构,可避免在形成硅锗源漏时反应物与栅极表面的接触。
本发明提供的一种栅极结构制造方法,包括:
在半导体基底上形成第一介质层;
沉积栅层,此栅层覆盖所述第一介质层;
沉积第二介质层,此第二介质层覆盖所述栅层;
刻蚀所述第二介质层及栅层;
沉积第三介质层,此第三介质层覆盖所述第二介质层及栅层;
刻蚀所述第三介质层。
所述第一介质层材料包含二氧化硅或掺杂铪的二氧化硅;所述栅层材料包含多晶硅;所述第二介质层材料包括二氧化硅、氮化硅、氮氧化硅中的一种或其组合;所述第三介质层包含二氧化硅或二氧化硅与氮氧化硅及/或氮化硅,或二氧化硅、氮氧化硅及/或氮化硅与二氧化硅以及二氧化硅、氮氧化硅、氮化硅、氮氧化硅与二氧化硅构成的层叠结构中的一种;所述第二介质层的厚度小于或等于所述第三介质层层叠结构中二氧化硅、氮化硅、氮氧化硅中的一种或其组合层的厚度。
本发明提供的一种栅极结构,包含位于半导体基底上的第一介质层、位于所述第一介质层上的栅极和位于所述栅极上的第二介质层以及环绕所述栅极和第二介质层的第三介质层,所述第三介质层至少部分覆盖所述第二介质层的侧壁。
所述第二介质层材料包括二氧化硅、氮化硅、氮氧化硅中的一种或其组合;所述第三介质层包含二氧化硅或二氧化硅与氮氧化硅及/或氮化硅,或二氧化硅、氮氧化硅及/或氮化硅与二氧化硅以及二氧化硅、氮氧化硅、氮化硅、氮氧化硅与二氧化硅构成的层叠结构中的一种;所述第二介质层的厚度小于或等于所述第三介质层层叠结构中二氧化硅、氮化硅、氮氧化硅中的一种或其组合层的厚度。
与现有技术相比,本发明具有以下优点:
1.通过在栅极表面增加第二介质层,继而对所述栅极与第二介质层构成的整体结构形成刻蚀所述第三介质层后获得的侧墙,进而构成栅极结构,可避免在形成硅锗源漏时反应物与栅极表面的接触;
2.通过控制第二介质层的厚度,使得刻蚀所述第三介质层后获得的侧墙至少部分覆盖所述第二介质层的侧壁,可避免栅极侧表面多晶硅的暴露,保证在栅极结构制造完成后,形成硅锗源漏时反应物不与栅极侧表面接触。
附图说明
图1为现有技术中栅极结构示意图;
图2为现有技术中形成硅锗源漏时栅极表面冠状缺陷示意图;
图3A~3F为说明本发明实施例的栅极结构的制造流程示意图;
图4A~4D为说明本发明实施例的栅极结构中刻蚀第三介质层以获得侧墙的第一制造流程示意图;
图5A~5D为说明本发明实施例的栅极结构中刻蚀第三介质层以获得侧墙的第二制造流程示意图。
具体实施方式
尽管下面将参照附图对本发明进行更详细的描述,其中表示了本发明的优选实施例,应当理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此,下列的描述应当被理解为对于本领域技术人员的广泛教导,而并不作为对本发明的限制。
为了清楚,不描述实际实施例的全部特征。在下列描述中,不详细描述公知的功能和结构,因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中,必须做出大量实施细节以实现开发者的特定目标,例如按照有关***或有关商业的限制,由一个实施例改变为另一个实施例。另外,应当认为这种开发工作可能是复杂和耗费时间的,但是对于具有本发明优势的本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明和权利要求书本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比率,仅用以方便、明晰地辅助说明本发明实施例的目的。
应用本发明提供的方法制造栅极结构的步骤包括:在半导体基底上形成第一介质层;沉积栅层,此栅层覆盖所述第一介质层;沉积第二介质层,此第二介质层覆盖所述栅层;刻蚀所述第二介质层及栅层;沉积第三介质层,此第三介质层覆盖所述第二介质层及栅层;刻蚀所述第三介质层。
图3A~3F为说明本发明实施例的栅极结构的制造流程示意图,如图所示,应用本发明提供的方法制造此栅极结构的具体步骤包括:
首先,如图3A所示,在半导体基底10上形成第一介质层20。
所述半导体基底1为已定义器件有源区并已完成浅沟槽隔离的半导体衬底。所述第一介质层20为栅氧化层,所述栅氧化层材料包含二氧化硅(SiO2)或掺杂铪(Hf)的二氧化硅。所述形成第一介质层的方法选用热氧化法或CVD方法。
其次,如图3B所示,沉积栅层30,所述栅层30覆盖所述第一介质层20。
所述栅层30优选地由多晶硅构成,或由多晶硅与金属硅化物等材料组合而成。
随后,如图3C所示,沉积第二介质层40,所述第二介质层40覆盖所述栅层30。
所述第二介质层材料包括二氧化硅、氮化硅、氮氧化硅中的一种或其组合,优选为氮化硅;所述第二介质层的厚度需保证在栅极结构制造完成后,形成硅锗源漏时的反应物不与栅极侧表面接触。所述第二介质层的厚度根据工艺条件及产品要求确定。优选地,所述第二介质层的厚度略小于或等于所述侧墙层叠结构中二氧化硅、氮化硅、氮氧化硅中的一种或其组合层的厚度。
通过控制第二介质层的厚度,使得刻蚀所述第三介质层后获得的侧墙至少部分覆盖所述第二介质层的侧壁,可避免栅极侧表面多晶硅的暴露,保证在栅极结构制造完成后,形成硅锗源漏时反应物不与栅极侧表面接触。
然后,如图3D所示,刻蚀所述第二介质层40及栅层30。
所述刻蚀后的栅层用以形成栅极。所述刻蚀后的第二介质层用以提供避免在形成硅锗源漏时反应物与栅极表面接触的辅助介质层。
通过在栅极表面增加第二介质层,继而对所述栅极与第二介质层构成的整体结构形成刻蚀所述第三介质层后获得的侧墙,进而构成栅极结构,可避免在形成硅锗源漏时反应物与栅极表面的接触。
再后,如图3E所示,沉积第三介质层50,所述第三介质层50覆盖所述第二介质层40及栅层30。
所述第三介质层用以形成环绕栅极的侧墙。所述第三介质层包含二氧化硅或二氧化硅与氮氧化硅及/或氮化硅,或二氧化硅、氮氧化硅及/或氮化硅与二氧化硅以及二氧化硅、氮氧化硅、氮化硅、氮氧化硅与二氧化硅构成的层叠结构中的一种。
最后,如图3F所示,刻蚀所述第三介质层50,以形成侧墙,进而构成所述栅极结构。
图4A~4D为说明本发明实施例的栅极结构中刻蚀第三介质层以获得侧墙的第一制造流程示意图,如图所示,沉积-刻蚀所述第三介质层以形成侧墙的步骤包括:沉积-刻蚀二氧化硅(SiO2)层或顺次沉积-刻蚀二氧化硅层与氮化硅/氮氧化硅层及二氧化硅、氮氧化硅及/或氮化硅层与二氧化硅层以及二氧化硅、氮氧化硅、氮化硅、氮氧化硅与二氧化硅层。以顺次沉积-刻蚀二氧化硅层与氮化硅/氮氧化硅层的工艺为例,顺次沉积-刻蚀二氧化硅层与氮化硅/氮氧化硅层的步骤为:首先,如图4A所示,沉积二氧化硅层51覆盖所述刻蚀后的第二介质层40及第一介质层20;随后,如图4B所示,刻蚀所述二氧化硅层,以形成借以构成侧墙层叠结构的侧墙基层52;然后,如图4C所示,沉积氮化硅/氮氧化硅层53,以覆盖所述刻蚀后的二氧化硅层、第二介质层及第一介质层;最后,如图4D所示,刻蚀氮化硅/氮氧化硅层,构成侧墙层叠结构54。同理,顺次沉积-刻蚀二氧化硅层、氮化硅/氮氧化硅层与二氧化硅层的步骤为:首先沉积二氧化硅层,以覆盖所述刻蚀后的第二介质层及第一介质层;随后刻蚀二氧化硅层,以形成借以构成侧墙层叠结构的第一侧墙基层;然后沉积氮化硅/氮氧化硅层,以覆盖所述刻蚀后的第一侧墙基层、第二介质层及第一介质层;再后刻蚀氮化硅/氮氧化硅层,以形成借以构成侧墙层叠结构的第二侧墙基层;然后沉积二氧化硅层,以覆盖所述刻蚀后的第二侧墙基层、第二介质层及第一介质层;最后刻蚀二氧化硅,构成侧墙层叠结构。
图5A~5D为说明本发明实施例的栅极结构中刻蚀第三介质层以获得侧墙的第二制造流程示意图,如图所示,以顺次沉积-刻蚀二氧化硅层与氮化硅/氮氧化硅层的工艺为例,沉积-刻蚀所述第三介质层以形成侧墙的步骤还可包括:首先,如图5A所示,顺次沉积二氧化硅层51与氮化硅/氮氧化硅层53;随后,如图5B~5C所示,顺次刻蚀所述栅层上表面的二氧化硅层51与氮化硅/氮氧化硅层53;最后,如图5D所示,刻蚀所述第二介质层及栅层侧表面的二氧化硅层与氮化硅/氮氧化硅层。
本发明提供的一种栅极结构,包含位于半导体基底上的第一介质层、位于所述第一介质层上的栅极和位于所述栅极上的第二介质层以及环绕所述栅极和所述第二介质层的第三介质层,所述第三介质层至少部分覆盖所述第二介质层的侧壁。
所述第二介质层材料包括二氧化硅、氮化硅、氮氧化硅中的一种或其组合,优选为氮化硅;所述第三介质层包含二氧化硅或二氧化硅与氮氧化硅及/或氮化硅,或二氧化硅、氮氧化硅及/或氮化硅与二氧化硅以及二氧化硅、氮氧化硅、氮化硅、氮氧化硅与二氧化硅构成的层叠结构中的一种;所述第二介质层的厚度根据工艺条件及产品要求确定。优选地,所述第二介质层的厚度略小于或等于所述侧墙层叠结构中二氧化硅、氮化硅、氮氧化硅中的一种或其组合层的厚度。
通过控制第二介质层的厚度,使得刻蚀所述第三介质层后获得的侧墙至少部分覆盖所述第二介质层的侧壁,可避免栅极侧表面多晶硅的暴露,保证在栅极结构制造完成后,形成硅锗源漏时反应物不与栅极侧表面接触。
尽管通过在此的实施例描述说明了本发明,和尽管已经足够详细地描述了实施例,申请人不希望以任何方式将权利要求书的范围限制在这种细节上。对于本领域技术人员来说另外的优势和改进是显而易见的。因此,在较宽范围的本发明不限于表示和描述的特定细节、表达的设备和方法和说明性例子。因此,可以偏离这些细节而不脱离申请人总的发明概念的精神和范围。
Claims (10)
1.一种栅极结构制造方法,包括:
在半导体基底上形成第一介质层;
沉积栅层,此栅层覆盖所述第一介质层;
沉积第二介质层,此第二介质层覆盖所述栅层;
刻蚀所述第二介质层及栅层;
沉积第三介质层,此第三介质层覆盖所述第二介质层及栅层;
刻蚀所述第三介质层。
2.根据权利要求1所述的栅极结构制造方法,其特征在于:所述第一介质层材料包含二氧化硅或掺杂铪的二氧化硅。
3.根据权利要求1或2所述的栅极结构制造方法,其特征在于:所述栅层材料包含多晶硅。
4.根据权利要求1所述的栅极结构制造方法,其特征在于:所述第二介质层材料包括二氧化硅、氮化硅、氮氧化硅中的一种或其组合。
5.根据权利要求1所述的栅极结构制造方法,其特征在于:所述第三介质层包含二氧化硅或二氧化硅与氮氧化硅及/或氮化硅,或二氧化硅、氮氧化硅及/或氮化硅与二氧化硅以及二氧化硅、氮氧化硅、氮化硅、氮氧化硅与二氧化硅构成的层叠结构中的一种。
6.根据权利要求4或5所述的栅极结构制造方法,其特征在于:所述第二介质层的厚度小于或等于所述第三介质层层叠结构中二氧化硅、氮化硅、氮氧化硅中的一种或其组合层的厚度。
7.一种栅极结构,包含位于半导体基底上的第一介质层、位于所述第一介质层上的栅极和位于所述栅极上的第二介质层以及环绕所述栅极和第二介质层的第三介质层,所述第三介质层至少部分覆盖所述第二介质层的侧壁。
8.根据权利要求7所述的栅极结构,其特征在于:所述第二介质层材料包括二氧化硅、氮化硅、氮氧化硅中的一种或其组合。
9.根据权利要求7所述的栅极结构,其特征在于:所述第三介质层包含二氧化硅或二氧化硅与氮氧化硅及/或氮化硅,或二氧化硅、氮氧化硅及/或氮化硅与二氧化硅以及二氧化硅、氮氧化硅、氮化硅、氮氧化硅与二氧化硅构成的层叠结构中的一种。
10.根据权利要求8或9所述的栅极结构,其特征在于:所述第二介质层的厚度小于或等于所述第三介质层层叠结构中二氧化硅、氮化硅、氮氧化硅中的一种或其组合层的厚度。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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