CN101320764A - 感光二极管的制作方法 - Google Patents

Abstract

本发明公开了一种感光二极管的制作方法，首先，提供包含掺杂阱的基底，随后在掺杂阱中形成第一掺杂区，接着在第一掺杂区的表面上利用外延工艺形成导电层，并且同时原位(in－situ)掺杂该导电层以在其表面形成第二掺杂区。本发明制作感光二极管的方法，其最大特征在于可避免表面的晶格结构在工艺中被高剂量掺杂剂注入所破坏。因此可有效降低不受光状态所产生的暗电流值，提升感光二极管的感测度。

Description

感光二极管的制作方法

技术领域

本发明涉及一种感光二极管的制作方法，特别涉及一种可以避免在进行离子注入时对感光区的晶格造成损害的感光二极管的制作方法。

背景技术

互补式金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)图像感测器(image sensor)为现今一种普遍的固态图像感测元件，且CMOS图像感测器已有日渐取代电荷耦合装置(charge-coupled device，CCD)的趋势，因为CCD的耗电量高、工艺繁复、而且不易与控制电路或是信号处理电路整合，因此CCD芯片的体积难以缩小。而CMOS图像感测器的是以传统的半导体工艺制作，因此具有制作成本较低以及元件尺寸较小的优点，此外，CMOS图像感测器还具有高量子效率(quantum efficiency)以及低读出噪声(read-out noise)等优势，因此已广泛应用在个人计算机相机(PCcamera)以及数字相机(digital camera)等电子产品上。

传统CMOS图像感测元件的像素单元包括有设于基底中的感光二极管。另提供有转移栅极(transfer gate)用来将产生在感光二极管内的光电电荷移转至浮置的扩散区域(floating diffusion)。前述浮置的扩散区域一般又与从源极随耦器晶体管(source follower transistor)的栅极耦合。从源极随耦器晶体管提供输出信号予一列存取晶体管(row select access transistor)，且该列存取晶体管具有栅极。另一晶体管，具有栅极，也就是所谓的重置晶体管(resettransistor)，则是用来重设浮置的扩散区域，使其回复到某个电荷准位。在各晶体管的栅极的两侧另提供有N型掺杂漏极/源极区域(N-type dopedsource/drain regions)。此外，靠近转移栅极的浮置的扩散区域通常亦为N型掺杂。

在上述的CMOS图像感测元件的像素单元中，感光二极管通常包括PNP结区域，其是由表面P型栓固层(surface P+pinning layer)、N型掺杂区以及P型掺杂阱所构成，由于感光二极管包含有两个P型区域，因此可以将夹在其中的N型掺杂区完全耗尽。另外，此感光二极管主要系依照其感光区所产生的光电流来处理信号数据，例如感光区在受光状态所产生的光电流(lightcurrent)代表信号(signal)，而感光区在不受光状态所产生的暗电流(darkcurrent)则代表噪声(noise)，因此感光二极管可以利用信号噪声比(signal/noise)的强弱方式来处理信号数据。

图1至图6绘示的是已知CMOS图像感测器的工艺。如图1所示，提供包含P型掺杂阱的基底10，接着在基底10中形成STI结构12，然后利用离子注入将P型掺杂剂掺入基底10中，再形成P型掺杂区14，用来调整转移栅极的阈值电压(threshold voltage)以及栓定感光二极管的表面电压(surfacevoltage)。

接着如图2所示，形成在基底10上介电层(未显示)，再在介电层上形成导电层(未显示)。然后对此导电层与介电层进行黄光暨蚀刻工艺，以在基底10上形成各晶体管所需的栅极，例如图2中的转移栅极，其包含绝缘层16以及导电体18。

如图3所示，随后形成绝缘层20全面覆盖基底10以及导电体18。之后如图4所示，以图案化的第一光刻胶22定义出感光二极管区域23并进行N型离子注入工艺，用以将N型掺杂剂掺入感光二极管区域23之下的基底10中，形成N型掺杂区24。

如图5所示，移除第一光刻胶22，再以图案化的第二光刻胶26定义感光二极管区域23，接着进行P型离子注入工艺，以在感光二极管区域23掺入P型掺杂剂形成P型掺杂区28，完成感光二极管的工艺。

在移除第二光刻胶26之后，如图6所示，再以图案化的第三光刻胶(未显示)为掩模，在导电体18的一侧掺入N型掺杂区30，完成有源像素感测器的工艺。

另外，在美国专利案US2006/0138471中亦提出了另一种CMOS图像感测器的工艺，其工艺如以下图7至图13所绘示。

如图7所示，提供包含P型掺杂阱的基底110，接着在基底110中形成STI结构112，然后利用离子注入将P型掺杂剂掺入基底110中，形成掺杂区114，以调整有源像素感测器的阈值电压以及栓定感光二极管的表面电压。

接着如图8所示，形成在基底110上介电层(未图示)，再在介电层上形成导电层(未图示)。然后对此导电层与介电层进行黄光暨蚀刻工艺，以在基底110上形成各晶体管所需的栅极，例如图8中的转移栅极，其包含绝缘层116以及导电体118。

如图9所示，随后形成绝缘层120全面覆盖基底110以及导电体118。之后如图10所示，以图案化的第一光刻胶122定义出感光二极管区域123并进行湿蚀刻工艺，以去除部分绝缘层120，再进行N型离子注入工艺，用以将N型掺杂剂掺入感光二极管区域123之下的基底110中，形成N型掺杂区124。

在去除光刻胶122之后，如图11所示，在感光二极管区域123表面形成单晶硅层132。然后如图12所示，再形成图案化的光刻胶层126，接着进行P型离子注入工艺，在感光二极管区域123掺入P型掺杂剂形成P型掺杂区128，完成感光二极管的工艺。

如图13所示，去除光刻胶层126，然后在导电体118的二侧形成间隙壁134，最后再利用图案化的第三光刻胶(未图示)及离子注入工艺，在导电体118的一侧的基底110中，形成N型掺杂区130，完成CMOS图像感测器的工艺。

此外，在美国专利案US6838742中也提出了一种CMOS图像感测器的结构。图14绘示美国专利案US6838742提出的CMOS图像感测器的结构示意图。基底210内包含沟槽式的感光二极管区域223，其中感光二极管区域223是由掺杂层236、绝缘层237以及导电层238所组成，导电体218与感光二极管区域223相邻，N型掺杂区230位于导电体218的一侧。如US6838742所披露，其是利用凹入式沟槽的结构来增加感光区的面积，使CMOS图像感测器的感测度增加，然而，此种方式的制作过程相当繁复。

在上述已知技术中的感光二极管的感光区的表面的晶格结构，很容易在各离子注入工艺中被高剂量掺杂剂注入所破坏，造成不受光状态所产生的暗电流增加，使得信号对噪声比因而降低，严重影响感光二极管的感光区的感测度。此外，由于已知感光二极管的耗尽区(即PN结位置)位于基底深处，因此当该耗尽区接收入射光照射并将光子转换成电流时，入射光的光子数量将会随着入射深度而损耗，特别是对于短波长光(例如蓝光)照射时，因为短波长光对半导体芯片的穿透深度(skin depth)较浅，其感测度衰减的情形会更严重。因此需要一种新的工艺来改进在进行离子注入时表面的晶格结构被破坏以及感测度衰减的问题。

发明内容

有鉴于此，本发明将感光二极管的工艺加以改良来解决上述问题。

根据本发明的权利要求所披露的一优选实施例，其提供一种制作感光二极管的方法，首先，提供包含至少一掺杂阱的基底，随后在掺杂阱中形成第一掺杂区，接着在第一掺杂区的表面上利用外延工艺形成在单晶硅层，并且在形成单晶硅层的同时原位(in-situ)掺杂该单晶硅层以在其表面形成第二掺杂区。另外，在形成该第一掺杂区之前，另包含在该掺杂阱中形成第三掺杂区的步骤，其中形成该第三掺杂区为阈值电压调整(threshold adjustment)的步骤。

根据本发明的权利要求所披露的另一优选实施例，其提供另一种制作感光二极管的方法，首先提供包含至少一掺杂阱的基底，接着进行外延工艺，以在部分的掺杂阱上形成单晶硅层，并原位掺杂单晶硅层，以在该单晶硅层表面形成第一掺杂区，随后在单晶硅层表面形成绝缘层，用来保护单晶硅的晶格不受后续工艺破坏，最后在该单晶硅层下方的掺杂阱中形成第二掺杂区。

由于本发明制作感光二极管的方式可避免表面的晶格结构在工艺中被高剂量掺杂剂注入所破坏。因此可有效降低不受光状态所产生的暗电流值，提升感光二极管的感测度。此外，本发明的感光二极管的结构减少了受光状态所产生的光电流流通到栅极沟道的距离，使信号传递更快速。再者，本发明的感光二极管增加了感光二极管的感光区面积，使感光二极管的感测度提升。另外，本发明的感光二极管由于感光二极管的耗尽区较接近光感测区表面，所以本发明对短波长光可有较佳的感光敏感度，且因为感光二极管的耗尽区位置距离STI结构较远，所以可降低STI结构和感光二极管的耗尽区之间的漏电流问题。

附图说明

图1至图6绘示的是已知有源像素感测器的工艺。

图7至图13绘示的是US2006/0138471的有源像素感测器的工艺。

图14绘示的是US6838742的有源像素感测器的结构示意图。

图15至图19为本发明制作感光二极管的一优选实施例的方法示意图。

图20至图24为本发明制作感光二极管的另一优选实施例的方法示意图。

附图标记说明

10    基底               12    STI结构

14    掺杂区             16    绝缘层

18    导电体             20    色缘层

22    第一光刻胶         23    感光二极管区域

24    掺杂区             26    第二光刻胶

28    掺杂区             30    N型掺杂区

40    基底               41    P型掺杂阱

42    STI结构            44    掺杂区

46    绝缘层             48    导电体

50    感光二极管区域     52    掺杂区

54    单晶硅层           55    斜边面积

56    掺杂区             58    漏极

60    绝缘层             110   基底

112   STI结构            114   掺杂区

116   色缘层             118   导电体

120   绝缘层             122   光刻胶

123   感光二极管区域     124   掺杂区

126   光刻胶层           128   掺杂区

130   N型掺杂区          132   单晶硅层

134   间隙壁             210   基底

216   绝缘层             218   导电体

223   感光二极管区域     230   N型掺杂区

236   掺杂层             237   色缘层

238   导电层

具体实施方式

请参考图15至图19，图15至图19为本发明制作感光二极管的一优选实施例的方法示意图。

如图15所示，首先提供基底40，其至少包含形成于基底40中的P型掺杂阱41以及STI结构42。如本领域技术人员所熟知，例如可先进行掺杂阱工艺，再在基底40内形成至少一沟槽(未图示)，并在基底40表面全面覆盖绝缘层(未图示)并填满沟槽，然后利用化学机械抛光在基底40中形成STI结构42。其中，STI结构42是用来彼此隔离有源像素感测器的各个像素单元，其亦可利用其他如场氧化层(FOX)等绝缘结构来替代。然后利用离子注入将P型掺杂剂掺入基底40中，形成第三掺杂区，P型掺杂区44，以调整转移栅极的阈值电压。

如图16所示，接着在基底40表面形成介电层(未图示)，此介电层可以为热氧化法所形成的硅氧化合物，或者是以其他沉积等工艺所形成的各式介电材料，随后再在介电层上形成导电层(未图示)，且此导电层可包含多晶硅层、金属硅化物、金属、合金或者是以其他沉积等工艺所形成的各式导电材料。然后对此导电层与介电层进行黄光暨蚀刻工艺，以在基底40上形成各晶体管所需的栅极，例如图16中的转移栅极，其包含绝缘层46和导电体48。

如图17所示，以光刻胶层(未图示)全面覆盖基底40、STI结构42及导电体48，接着在经过曝光和显影步骤定义出感光二极管区域50之后，再以高能量离子注入将N型掺杂剂(例如磷或砷等)掺入感光二极管区域50的基底40中，形成第一掺杂区，N型掺杂区52，并通过控制该高能量离子注入的能量，将N型掺杂区52的深度调整为离基底40表面较近，在完成离子注入之后，随即将此光刻胶层剥除。

随后如图18所示，进行外延工艺以形成导电层。例如先形成图案化的掩模(未图示)曝露出感光二极管区域50，再使用气相外延工艺，以在N型掺杂区52表面形成一层单晶硅层54。其中，气相外延工艺为本领域技术人员所熟知，其是在反应器内加入硅源材料气体，使硅源材料的分子扩散到晶片表面，接着在表面上吸附并且和其它的表面原子产生键结形成和基底晶体相相同的晶体结构，故不多加赘述。此外，在本实施例所披露的工艺中，形成的单晶硅层为包含斜边面积55的立体梯形，而此斜边面积55可使本发明的感光二极管区域50的面积增加，当然单晶硅层亦可以为矩形或是其它立体结构，不限于上述的立体梯形结构。

值得注意的是，当气相外延工艺进行到预定程度时，亦即单晶硅层54约成长到所需的高度时，原位将气相掺杂物直接通入外延反应器内，继续进行该外延工艺并使掺杂剂混入外延成长的单晶硅层54表面，形成第二掺杂区，掺杂区56，如图19所示，完成感光二极管的工艺。以本发明的优选实施例，此气相掺杂物为P型，其可包含如硼等3A族的掺杂剂。最后再利用图案化的光刻胶层(未图示)及离子注入工艺，在导电体48的一侧的基底40中，形成N型掺杂区58作为漏极，完成有源像素感测器的工艺。

由于本发明的感光区的表面的掺杂剂是在外延的同时加入气相掺杂物，使得外延晶格中混杂有掺杂剂的原子，而已知技术则是在感光区表面形成后，才再利用高能量的离子注入，注入掺杂剂，因此已知技术在注入过程中，将不可避免的会对感光区的晶格造成损害，因而使不受光状态所产生的暗电流值上升，严重影响感测度，而本发明的工艺即可改善此缺点。

再者，本发明的感光二极管，由于增加了一层单晶硅结构，其斜边面积增加了感光二极管的感光区面积，使感光二极管的感测度提升。另外，因为本发明的感光二极管的耗尽区位置(即PN结)较接近感光区表面，因此本发明对短波长光(例如蓝光)有较佳的感光敏感度，同时因为耗尽区位置较接近感光区表面，故也使受光状态所产生的光电流流通到栅极沟道的距离减少，使信号传递更快速。且本发明的感光二极管的耗尽区位置较浅，所以可有效降低STI结构和感光二极管的耗尽区之间的漏电流问题。

请参考图20至图24，图20至图24为本发明制作感光二极管的另一优选实施例的方法示意图，其中相同的元件或部位沿用相同的符号来表示。

如图20所示，首先提供基底40，其至少包含形成于基底40中的P型掺杂阱41以及STI结构42。此皆为本领域技术人员所熟知，例如可先进行掺杂阱工艺，再在基底40内形成至少一沟槽(未图示)，并在基底40表面全面覆盖一绝缘层(未图示)并填满沟槽，然后利用化学机械抛光在基底40中形成STI结构42。其中，STI结构42是用来彼此隔离有源像素感测器的各个像素单元，其亦可利用其他如场氧化层(FOX)等绝缘结构来替代。然后利用离子注入将P型掺杂剂掺入基底40中，形成第三掺杂区，P型掺杂区44以调整转移栅极的阈值电压。

如图21所示，接着在基底40表面形成介电层(未图示)，此介电层可以为热氧化法所形成的硅氧化合物，或者是以其他沉积等工艺所形成的各式介电材料，随后再在介电层上形成导电层(未图示)，且此导电层可包含多晶硅层、金属硅化物、金属、合金或者是以其他沉积等工艺所形成的各式导电材料。然后对此导电层与介电层进行黄光暨蚀刻工艺，以在基底40上形成各晶体管所需的栅极，例如图21中的转移栅极，其包含绝缘层46和导电体48。

随后如图22所示，进行外延工艺以形成导电层。例如先形成图案化的掩模(未图示)曝露出感光二极管区域50，再使用气相外延工艺，以在N型掺杂区52表面，亦即部分的掺杂阱41上，形成一层单晶硅层54。其中，气相外延工艺为本领域技术人员所熟知，其是在反应器内加入硅源材料气体，使硅源材料的分子扩散到晶片表面，接着在表面上吸附并且和其它的表面原子产生键结形成和基底晶体相相同的晶体结构，故不多加赘述。此外，在本实施例所披露的工艺中，形成的单晶硅层为包含斜边面积55的立体梯形，而此斜边面积55可使本发明的感光二极管区域的面积增加，当然单晶硅层亦可以为矩形或是其它立体结构，不限于上述的立体梯形结构。

值得注意的是，当气相外延工艺进行到一预定程度时，亦即单晶硅层54约成长到所需的高度时，原位将气相掺杂物直接通入外延反应器内，继续进行该外延工艺并使掺杂剂混入外延成长的单晶硅层54表面，形成第一掺杂区，掺杂区56，如图23所示。以本发明的优选实施例，此气相掺杂物为P型，其可包含如硼等3A族的掺杂剂。接着，在单晶硅层表面形成绝缘层60。绝缘层60覆盖在单晶硅层54上，用来作为后续的离子注入的牺牲层，以避免离子注入所造成的感光区晶格破坏。

如图24所示，以光刻胶层(未图示)全面覆盖基底40、STI结构42及导电体48，接着在经过曝光和显影步骤定义出感光二极管区域50之后，再以高能量离子注入将N型掺杂剂(例如磷或砷等)掺入感光二极管区域50的基底40中，形成第二掺杂区，N型掺杂区52，完成感光二极管的工艺。在完成离子注入之后，随即将此光刻胶层剥除。然后，在导电体48的一侧形成N型掺杂区58，作为漏极，完成有源像素感测器的工艺。之后，可选择性绝缘层60去除。其中由于掺杂区52之上有一层单晶硅层54，因此在进行掺杂区52的离子注入时，掺杂剂打入的深度会离基底40表面较近，使得感光二极管的PN结和基底40表面的距离缩小。

在此实施例中，感光区的表面在离子注入之前事先覆盖一层绝缘层，以大幅减少离子轰击时所造成的晶格的损坏，而已知技术则未有任何牺牲层保护感光区，便直接使用高能量的离子注入，注入掺杂剂，因此不可避免的会对感光区的晶格造成损害，进而使不受光状态所产生的暗电流值上升，而本实施例的工艺即可改善此缺点。

再者，此实施例所披露的感光二极管，由于增加了一层单晶硅结构，其斜边面积增加了感光二极管的感光区面积，使感光二极管的感测度提升。另外，因为本发明的感光二极管的耗尽区位置(即PN结位置)较接近感光区表面，对短波长光(例如蓝光)可有较佳的感光敏感度，同时由于耗尽区位置离感光区表面较近，故也使受光状态所产生的光电流流通到栅极沟道的距离减少，使信号传递更快速。且本发明的感光二极管的耗尽区位置距离感光区表面较近，也可有效降低STI结构和感光二极管的耗尽区之间的漏电流间题。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (15)

1.一种感光二极管的制作方法，至少包含下列步骤：

提供包含至少一掺杂阱的基底；

在该掺杂阱中形成第一掺杂区；以及

进行外延工艺，以在该第一掺杂区上形成导电层，并原位在该外延工艺掺杂该导电层，以在该导电层表面形成第二掺杂区。

2.如权利要求1所述的制作方法，其中该掺杂阱为P型。

3.如权利要求2所述的制作方法，其中该第一掺杂区为N型。

4.如权利要求2所述的制作方法，其中该第二掺杂区为P型。

5.如权利要求2所述的制作方法，其中在形成该第一掺杂区之前，另包含在该掺杂阱中形成第三掺杂区的步骤，其中形成该第三掺杂区为阈值电压调整的步骤。

6.如权利要求5所述的制作方法，其中该第三掺杂区为P型。

7.如权利要求1所述的制作方法，其中该导电层包含单晶硅。

8.一种感光二极管的制作方法，至少包含下列步骤：

提供包含至少一掺杂阱的基底；

进行外延工艺，以在部分的该掺杂阱上形成导电层，并原位在该外延工艺掺杂该导电层，以在该导电层表面形成第一掺杂区；

在该导电层表面形成绝缘层；以及

在该导电层下方的该掺杂阱中形成第二掺杂区。

9.如权利要求8所述的制作方法，其中在形成该第二掺杂区之后，另包含去除该绝缘层的步骤。

10.如权利要求8所述的制作方法，其中该掺杂阱为P型。

11.如权利要求10所述的制作方法，其中该第一掺杂区为P型。

12.如权利要求10所述的制作方法，其中该第二掺杂区为N型。

13.如权利要求10所述的制作方法，其中在形成该第一掺杂区之前，另包含在该掺杂阱中形成第三掺杂区的步骤，其中形成该第三掺杂区为阈值电压调整的步骤。

14.如权利要求13所述的制作方法，其中该第三掺杂区为P型。

15.如权利要求8所述的制作方法，其中该导电层包含单晶硅。

Images