CN101320320B - 一种位流加法器及采用位流加法器的位流乘法器 - Google Patents

Abstract

本发明公开了一种位流加法器及采用位流加法器的位流乘法器、鉴相器。其位流加法器由两个多位加法器、两个延迟单元和一个乘2电路组成，第一多位加法器的输入端接位流信号a、b，其进位为位流加法器的输出，其和的一次延迟输出经乘2电路后送到第二多位加法器的一个输入端，其和的二次延迟输出送到第二多位加法器的另一个输入端，第二多位加法器的输出送到第一多位加法器。本发明的位流处理电路引入的噪声少，结构简单。并且其应用可以对一位Sigma-Delta调制器生成的位流信号进行直接处理，具有占用的硬件资源少，处理精度高等优点。

Description

一种位流加法器及采用位流加法器的位流乘法器

技术领域

本发明涉及一种位流加法器及采用位流加法器的位流乘法器、鉴相器。

背景技术

近几十年来，由于与VLSI工艺兼容和模拟元件的低灵敏度特性，Sigma-delta调制技术越来越成为在模数和数模接口电路中的一种广泛使用的技术。但是，数字信号处理技术(DSP)是在Nyquist采样率下的多位数字信号的运算，不能直接对Sigma-delta调制的位流信号进行处理。运用数字信号技术处理位流信号，首先要采用抽取滤波器，将位流信号转换为多位数字信号才能运算；处理后的数字信号经过插值滤波器和重新量化编码后才能得到位流信号。直接处理位流信号则避免了这个复杂的过程；另外，直接处理位流信号还有效地减少信号的连线，减少运算的位数，达到节约硬件资源的优点。

目前在国内对位流信号的直接处理的研究还鲜有报道，国外90年代已有文献报道，但是进展很慢，近年来可见的报道较少。位流加法和乘法器是位流信号直接处理中最基本的运算，也是组成其它运算的根本。第一个位流加法器由P Oleary and F Malobetti于1990年***独立的提出，它采用的方法是对输入的位流信号直接相加，相加的进位信号作为加法器的输出，而和与下一时刻的输入值相加。这种加法器把和当作噪声，并且只进行了一阶的噪声整形，因此对于由一、二阶Sigma-delta调制器调制的位流信号进行加法效果还比较理想，对于高阶调制器调制的位流信号则不适用。还有一种位流加法器是由H.Fujisaka等人在2002年提出来的，它采用输入位流信号直接相加除以2得到，对于和为零的情况则采用轮流输出+1和-1。这种位流加法器因为采用了除以2的算法，求和后的信号幅度只有原来的一半，因而影响了信号的信噪比，导致不能进行连续多次相加；并且用它来实现乘法运算时必须采用对称结构。C.W.Ng等人提出了位流多输入加法器，并且用来实现位流乘法器，但是引入的噪声源多，并且对噪声整形效果不好，不适合高阶电路的实现。

发明内容

为解决现有位流运算电路所存在的上述技术问题，本发明提供一种噪声少、结构简单的位流加法器及采用位流加法器的位流乘法器、鉴相器。

本发明解决上述技术问题的技术方案是：

一种位流加法器，由两个多位加法器、两个延迟单元和一个乘2电路组成，第一多位加法器的输入端接位流信号a、b，其进位为位流加法器的输出，其和的一次延迟输出经乘2电路后送到第二多位加法器的一个输入端，其和的二次延迟输出送到第二多位加法器的另一个输入端，第二多位加法器的输出送到第一多位加法器。

一种采用位流加法器的位流乘法器，由十六个异或门、六个延迟单元、一个16位编码器、一个四位位流加法器组成，位流信号a、b的输出端依次串接三个延迟单元，将位流信号b及位流信号b的各级延迟与位流信号a分别送到四个异或门的输入端，这四个异或门输出作为16位编码器的1-4位输入，将位流信号b及位流信号b的各级延迟与位流信号a的第一级延迟输出分别送到四个异或门的输入端，这四个异或门输出作为16位编码器的5-8位输入，将位流信号b及位流信号b的各级延迟与位流信号a的第二级延迟输出分别送到四个异或门的输入端，这四个异或门输出作为16位编码器的9-12位输入，将位流信号b及位流信号b的各级延迟输出与位流信号a的第三级延迟输出分别送到四个异或门的输入端，这四个异或门输出作为16位编码器的13-16位输入，16位编码器的4个输出接到四位位流加法器的输入端，四位位流加法器的输出端为位流乘法器的输出端。

一种采用位流加法器及位流乘法器的位流鉴频鉴相器，由十二个位流乘法器和六个位流加法器组成，八个并列乘法器的输入端作为位流鉴频鉴相器的输入端，按顺序每两个位流乘法器的输出作为一个位流加法器的输入端，八个并列乘法器的输出端依次联接到四个并列加法器的输入端，四个并列加法器的输出接四个乘法器的四个输入端，四个乘法器的另四个输入端依次接第四加法器、第三加法器、第一加法器、第二加法器的输入，四个乘法器按顺序分别送到两个加法器的输入端，这两个加法器的输出构成鉴相器输出端。

本发明的技术效果在于：本发明的位流加法器和位流乘法器结构简单，噪声小，并实现了全数字位流鉴相鉴频器，有效的提高了电路的性能和节约硬件资源。采用本发明的基本电路，具有二阶整形效果，不会引入大量的噪声，锁相环的信噪比性能好。

下面结合附图对本发明作进一步的说明。

附图说明

图1为本发明中位流加法器的电路图。

图2为本发明中位流乘法器的电路图。

图3为位流加法器的信号频谱与理论分析结果的比较图。图中虚线为根据式(5)得到的噪声频谱的理论值，实线为两个同频率的正弦位流数据经过位流加法器相加后得到的信号与噪声的频谱图。

图4为位流乘法器的信号频谱与理论分析结果的比较图。图中虚线为根据式(5)得到的噪声频谱的理论值，实线为两个不同频率的正弦位流数据经过位流乘法器后得到的信号与噪声的频谱图。

图5为位流全数字锁相环电路应用电路结构。

具体技术方案

参见图1，图1为本发明中位流加法器的电路结构。位流加法器电路由两个多位加法器(一个为圆形表示，一个为方形表示)、两个延迟单元z^-1和一个乘2电路组成。方形表示的多位加法器的输出分成两个部分，进位c_out与和sum。进位为位流加法器的输出信号；和经过两次延迟和乘2后组成一个二阶噪声整形电路。具体的实现理论如下：

输入位流信号a，b，输出位流信号为c，和为sum，由电路结构原理图可得时域表示为：

c(n)+sum(n)＝a(n)+b(n)+[2×sum(n-1)-sum(n-2)]   (1)

整理，经过Z-变换(相应的字母用大写表示)，可得输出位流信号为：

C_out(z)＝[A(z)+B(z)-(1-z^-1)²sum(z)]        (2)

由上式可知，在信号带内输出信号等于输入信号的和。为了实现位流电路，采用了2个多位加法器。对位流加法器产生输出的和噪声则由函数(1-z^-1)²进行了二阶整形，因此产生的噪声可以由低通滤波器去除。

本发明电路考虑了位流加法器电路的噪声，对其进行了高阶整形，电路结构简单，实现简单。

参见图2，图2为位流乘法器的电路图。位流乘法器电路由一个类似于位流加法器的二阶噪声整形电路、一个16位编码器和多个延迟单元z^-1、异或门

组成。图2中表示的为一个4阶的位流乘法器。输入信号a，b连续4次延迟和经过交叉异或后得到16个输出数据，它们经过一个16位编码器后编码成一个4位的正整数。这个正整数经过一个与类似于位流加法器的二阶噪声整形电路后得到乘法器的位流数据输出c_out。同理，在噪声整形电路中，方形表示的多位加法器输出分成两个部分，进位c_out与和sum。进位为位流乘法器的输出信号；和经过两次多位延迟和乘2后组成一个二阶噪声整形电路，这里的延迟和乘2电路是多位运算。具体的实现理论如下：

输入位流信号a，b，输出位流信号为c，和为sum，在时域中由电路结构原理图可得位流乘法器数学表示为：

$2^m\×c\left(n\right)+\mathrm{sum}\left(n\right)=\underset{i=n-L+1}{\overset{n}{\mathrm{\Σ}}}\underset{i=n-L+1}{\overset{n}{\mathrm{\Σ}}}a\left(i\right)b\left(i\right)+[2\×\mathrm{sum}(n-1)-\mathrm{sum}(n-2)]---\left(3\right)$

整理后，经过Z-变换可得频域的表示为：

$C_{\mathrm{out}}\left(z\right)=\frac{1}{2^m}\left[\underset{i=n-L+1}{\overset{n}{\mathrm{\Σ}}}\underset{i=n-L+1}{\overset{n}{\mathrm{\Σ}}}A\left(z\right)B\left(z\right)z^{(i+j)-2n}\right]-\frac{1}{2^m}{(1-z^{-1})}^2\mathrm{SUM}\left(z\right)---\left(4\right)$

如果2^m＝L²，即m＝2×log₂L，那么上式就是在信号带内的时域树形位流乘法器

的Z-变换，即实现了位流信号的乘法运算。

本发明实现了位流乘法，避免了经典的树形结构，电路结构比较简单。只采用了2个多输入的位流加法器，且只引入一个噪声源，提高了输出信号的信噪比。同样，对多位位流加法器输出的和噪声进行了二阶整形，类似于位流加法器电路，因此产生的噪声可以由低通滤波器去除。

对于具有二阶整形效果的电路，其信号功率谱理论上可由下式估计：

P(f)＝2·sin²(πf)          (5)

附图3，4给出了位流加法器和位流乘法器的信号频谱与理论分析结果的比较图。由图可以看出，电路实测结果比理论分析要好，这是因为理论分析中还没有考虑信号的噪声，并且理论分析中采用的线性化模刑具有局限性。乘法器电路的输出信号中没有谐波，即电路不存在交调和失真。其中加法器实验采用同一频率不同幅度的正弦位流信号，乘法器采用不同频率和不同幅度的正弦位流信号。

将本发明的位流加法器和位流乘法器电路应用于锁相环，得到了位流全数字锁相环电路。其工作原理叙述如下：整个位流全数字锁相环基本电路结构如图5(a)所示，由全数字的位流鉴频鉴相器，位流低通滤波器和Sigma-Delta振荡器三部分组成。Sigma-Delta振荡器是一个类似于模拟压控振荡器的数字控制的数字振荡器，并且它的输出为位流信号，输出信号由实部和虚部组成。位流低通滤波器是一种基于Sigma-Delta技术的低通滤波器，它的输入输出都是位流信号。位流鉴频鉴相器完成锁相环电路的输入信号和Sigma-Delta振荡器输出信号的频率、相位比较，输出信号仍为位流信号。当整个电路处于锁定状态时，位流鉴频鉴相器输出的平均值为0。位流鉴频鉴相器采用由本发明所设计的位流加法和位流乘法电路实现，如图5(b)所示。其中输入信号为Sigma-Delta振荡器输出信号的实部与虚部和锁相环输入信号的实部i_R与虚部i_I，同理，输出位流信号同样也存在实部与虚部，但是，在锁相环路内只取实部z(n)，经过低通滤波器后得到控制Sigma-Delta振荡器的数字控制信号。

这种锁相环电路可以由全数字技术实现，且电路简单，占用的硬件资源少，有利于当今大规模集成电路工艺实现。电路中的性能主要由位流加法器和位流乘法器的性能决定，因此，这种锁相环具有很好的性能。

Claims (2)

1.一种位流加法器，其特征在于：由两个多位加法器、两个延迟单元和一个乘2电路组成，第一多位加法器的输入端接位流信号a、b，其进位为位流加法器的输出，其和的一次延迟输出经乘2电路后送到第二多位加法器的一个输入端，其和的二次延迟输出送到第二多位加法器的另一个输入端，第二多位加法器的输出送到第一多位加法器。

2.一种采用位流加法器的位流乘法器，其特征在于：包括十六个异或门、六个延迟单元、一个16位编码器、一个四位位流加法器，位流信号a、b的输出端依次串接三个延迟单元，将位流信号b及位流信号b的各级延迟与位流信号a分别送到四个异或门的输入端，这四个异或门的输出作为16位编码器的1-4位输入，将位流信号b及位流信号b的各级延迟与位流信号a的第一级延迟输出分别送到四个异或门的输入端，这四个异或门输出作为16位编码器的5-8位输入，将位流信号b及位流信号b的各级延迟与位流信号a的第二级延迟输出分别送到四个异或门的输入端，这四个异或门输出作为16位编码器的9-12位输入，将位流信号b及位流信号b的各级延迟输出与位流信号a的第三级延迟输出分别送到四个异或门的输入端，这四个异或门输出作为16位编码器的13-16位输入，16位编码器的4个输出接到四位位流加法器的输入端，四位位流加法器的输出端为位流乘法器的输出端，所述四位位流加法器由两个多位加法器、两个延迟单元和一个乘2电路组成，第一多位加法器的输入端接16位编码器的4个输出，其进位为位流乘法器的输出，其和的一次延迟输出经乘2电路后送到第二多位加法器的一个输入端，第一多位加法器的和的二次延迟输出送到第二多位加法器的另一个输入端，第二多位加法器的输出送到第一多位加法器。

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