CN101305289A - 在标准化的测试仪器底盘内提供精确的定时控制 - Google Patents

在标准化的测试仪器底盘内提供精确的定时控制 Download PDF

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Abstract

通过在PXI_LOCAL上提供若干控制信号而获得例如PXI等标准化底盘内的精确定时控制。最小公倍数(Least Common Multiple，LCM)信号使得所有时钟能够具有在每个LCM边沿出现的一致的时钟边沿。启动序列允许测试***中的所有PXI扩展卡同时启动。MATCH线路使得引脚卡模块能够检验预期的DUT输出，并根据所述DUT输出检验的结果继续执行它们的局部测试程序或环回并重复所述局部测试程序的一部分。测试结束(End Of Test，EOT)线路使得如果任一引脚卡模块中的局部测试程序检测到错误，则所述引脚卡模块便能够突然结束在所有其它引脚卡模块中运行的局部测试程序。

Description

在标准化的测试仪器底盘内提供精确的定时控制
技术领域
本发明涉及一种用于测试例如集成电路(integrated circuit，IC)等半导体装置的测试***，且更确切地说，涉及在标准化的测试仪器底盘内提供现有技术的自动测试设备(Automatic Test Equipment，ATE)***所需的精确的定时控制，所述仪器底盘例如是仪器***组件互连(PeripheralComponent Interconnect，PCI)扩展(PXI)底盘。
背景技术
常规的现有技术ATE测试***的高成本的主要原因在于ATE测试器结构的专门且复杂的性质。ATE测试器制造商通常采用若干ATE测试器平台，所述平台不但在厂家间不兼容，而且在平台间也不兼容。因为这些不兼容性，每个ATE测试器可能需要其自身专门的硬件模块和软件组件，所述硬件模块和软件组件无法用在其它ATE测试器上。这个专门的硬件和软件开发起来较昂贵且利用起来既耗时又困难。组装、编程和操作这些测试器的人员通常需要在短时间内掌握大量知识。
因为常规ATE测试器结构的专用(dedicated)性质，所以所有硬件和软件必须针对给定的ATE测试器保持成固定配置。为了测试一种IC，开发出一种专用的全局(global)测试***程序，所述程序使用一些或全部ATE测试器能力来定义测试数据、信号、波形和电流及电压电平，以及收集被测试装置(Device Under Test，DUT)的响应且确定DUT通过/故障。ATE测试***的专门性质使其有助于对大量DUTs进行一种生产规模(scale)的测试，以确保所述DUTs通过所有测试且适用于投入商业流通(stream)。在此环境下，重复使用同一ATE测试***和测试软件来测试每个DUT。
相反，ATE测试***不是特别适合于测试和验证原型(prototype)装置，所述原型装置可能含有设计上或制造上的错误或其它“缺陷”。如上所述，可能不容许开发专门的模块来测试原型所需的成本。此外，测试软件自身可能含有错误，且ATE测试***的复杂性和ATE测试器软件的专门性质可能导致全局测试***程序难以调试(debug)和修改。ATE***甚至更不适合于“原理验证(proof-of-concept)”试验板和其它早期硬件设计的实验室环境工作台(benchtop)测试；其中测试设备必须成本较低且容易使用。
发明内容
本发明要解决的问题
为了提高测试***的灵活性、适用性并降低其成本，将需要利用标准化的测试结构和测试器软件，使得ATE***可使用来自第三方制造商的预先制造的仪器卡和装置驱动器软件，而不是从头开始设计硬件模块和局部测试程序软件。标准化的结构和测试器软件还将使得测试工程师可在装置的制造前(pre-production)测试期间按照需要来快速改***件和软件。
举例来说，PXI是电子仪器的标准化***，其包括指定外壳、指定底板和总线结构，以及实施各种类型仪器的***卡。PXI是用于测量和自动化***的坚固的基于个人计算机(Personal Computer，PC)的平台，其将PCI电气总线特征来与紧凑型PCI(compact PCI，cPCI)的坚固的模块化Eurocard机械封装相组合，然后添加专门的同步总线和关键的软件特征。关于PCI的其它细节可参看PXI***联盟(PXI Systems Alliance)在2004年9月22日发布的“PXFM硬件规范”(″PXFM Hardware Specification″)修订版2.2，所述规范可在www.pxisa.org处在线(on line)获得，且其内容以引用的形式并入本文中。
图1是示范性PXI***100和PXI所提供的一些底板总线信号的图示。PXI***100包含底盘、底板和用于卡或模块的插槽。请注意，PXI***100由执行全局测试***程序的控制器(图1中未图示)来控制，所述控制器可位于PXI***中的插槽之一中或者在PXI***100外部(例如，PC)。PXI***中的至少一个卡是星形触发卡110，所述卡充当PXI底盘的局部控制器，并且是发送到其它卡或模块或从其接收的信号的中点。
在图1的实例中，特定区段104内的一个或一个以上的PXI卡或模块102以及一个或一个以上的星形触发卡110并联连接到cPCI总线106和触发总线PXI_TRIG 108，所述触发总线在图1中绘示为具有八条线PXI_TRIG[7:0]，但是可包括不同数目的线。基于cPCI规范的cPCI总线106在测试控制器或个人计算机(图1中未图示)与星形触发卡110和引脚卡或模块102之间提供接口，以便通过允许测试控制器与各个模块通信而用于配置用途。此外，所有区段上的PXI卡或模块102和星形触发卡110接收10MHz的参考时钟PXI_CLK10 116，所述参考时钟通过底板而在较小的延迟内(例如，1到2毫微秒)同步。所述cPCI总线106和PXI_CLK10 116由cPCI标准来指定。可采用桥接器118将例如cPCI总线106等信号延伸到其它区段或底盘。
为了便于模块之间达成各种超过cPCI所能提供的通信，PXI提供触发总线PXI_TRIG 108，所述触发总线被定义为模块之间的标准连接。也就是说，任何模块均可驱动PXI_TRIG 108，且任何连接到PXI_TRIG 108的模块均可在PXI_TRIG 108上接收信令(signaling)。图1中的PXI_TRIG 108被说明为具有八条线PXI_TRIG[7:0]，但在其它实施例中可含有不同数目的线。由于PXI内的负载限制(其会将特定驱动器限制为只有10个负载或模块)，所以PXI底盘内的PXI_TRIG 108可分成不同区段。PXI_TRIG 108连接到区段内的所有模块，但除非使用桥接器，否则无法连接到其它区段中的模块。
PXI也通过使用局部总线PXI_LOCAL 112将星形触发卡110和引脚卡或模块102以菊花形链(daisy-chaining)接在一起来延伸cPCI，所述局部总线PXI_LOCAL 112连接到每个PXI模块102或星形触发卡110上的左(L)连接件和右(R)连接件。图1中的局部总线PXI_LOCAL 112被说明为具有12条线PXI_LOCAL[11:0]，但在其它实施例中可含有不同数目的线。PXI使局部总线的规范开放且可由模块来界定，使得模块或测试***开发人员可为了任何用途而利用局部总线。
此外，星形触发卡110通过点对点PXI_STAR总线114而连接到所有区段上的PXI底盘中的每个插槽，所述点对点PXI_STAR总线114在图1中绘示为具有13条线[12:0]，但可包括不同数目的线。PXI_STAR总线114允许星形触发卡110可同时启动多个模块。
CPCI总线、PXI_CLK10、PXI_LOCAL和PXI_STAR不具有输出限制，且因此可连接到PXI底盘内的所有区段中的所有模块。
图2绘示PXI卡盒(card cage)或外壳200的实例，且图3绘示PXI卡300的实例。许多公司制造各种各样的PXI仪器，其可执行特定的功能，其中包含可编程的功率供应器、任意波形产生器(Arbitrary WaveformGenerator，AWGs)、数字化器(DiGiTizers，DGTs)和射频(Radio Frequency，RF)信号产生器。PXI仪器通常用作工作台测试设备，或者用作小型功能性测试***。从PXI卡到外部装置的连接通常是通过前面板电缆的连接，其经由BNC、SMA、SMB或由PXI卡设计人员所确定的其它连接件来达成。PXI卡通常备有Windows
Figure A20068003457500071
，Lab View
Figure A20068003457500072
和类似***用的软件驱动器。
因为存在许多现有的PXI仪器卡，所以使用这些仪器卡作为ATE测试***的一部分与从头开始开发同一仪器相比可大幅减少开发时间。而且，当给定的测试***模块的预期生产量较小时，利用ATE测试***内的现货供应的仪器卡可能比开发新模块更经济。此外，标准化的PXI结构和全局测试***软件使得测试工程师能够在装置的生产前的测试期间在需要时快速改***件和软件。
然而，因为未将PXI开发成产生现有技术ATE测试***所需的精确的定时控制，所以不可能在复杂的ATE测试***中利用PXI。因此，需要在例如PXI等标准化测试仪器底盘内提供精确的定时控制，以便可实现具有标准化测试仪器***的所有附带益处的ATE测试***。因为标准化测试仪器底盘中的卡的数目是固定的，所以进一步需要在多个标准化的测试仪器底盘上提供精确的定时控制。
确切地说，需要使测试***中的所有模块同时启动，PXI_STAR可在PXI中提供此种需要。然而，PXI_STAR根据星形触发卡和底板的设计而限于固定数目的模块(例如13个模块)。如果需要具有13个以上同步模块的测试***，那么必须使用PXI_STAR之外的某个元件。第二个需要是源于以下事实：虽然PXI提供PXI_CLK10，但测试***模块可以模块内产生的较快的时钟频率来操作，所述频率例如为20.833MHz、125MHz和类似频率。如果这些时钟不彼此同步，则模块无法同时启动。因此，需要使模块内产生的时钟同步。
第三个需要是基于以下事实：PXI底盘只可保持特定数目的模块，而有些测试***所需要的模块的数目多于一个底盘可保持的模块数目。因此，可能需要多个PXI底盘来保持测试***中的所有模块。PXI能够在底盘上对模块寻址(addressing)。此外，PXI内存在着通过受束于cPCI协议(protocol)的桥接器而具有的有限的多底盘同步能力。这个cPCI桥接器允许不同底盘中的模块之间可进行PCI通信。然而，PXI不可用于将其它信号(PXI_CLK10、PXI_TRIG、PXI_LOCAL和PXI_STAR)连接到多个底盘。因此，PXI没有允许模块可同时启动或在底盘上同步产生快速时钟的机制。这导致需要在多个PXI底盘上使时钟和模块同步。
在ATE测试***中，每个模块或引脚卡上的每个引脚可含有专用集成电路(Application Specific Integrated Circuit，ASIC)、例如随机存取存储器(Random Access Memory，RAM)等存储器和其它引脚电子器件，且可执行局部测试程序以为一DUT输入引脚产生多个向量。底盘内的引脚和模块的基本配置、同步和启动受到在控制器中执行的全局测试***软件的控制，但在每个引脚的测试器中，每个引脚卡或模块执行其自身的局部测试程序。
每个引脚的局部测试程序必须精确地启动或停止，以便使整个测试***正确操作。除了启动和停止操作以外，存在着局部测试程序内的循环(looparound)操作。举例来说，当执行局部测试程序时，在特定向量处，局部测试程序可能需要检验特定的条件(即，寻找DUT输出引脚上的特定输出)，且基于此检验来决定是继续(如果观察到预期的条件)还是环回并重复局部测试程序的一部分(如果未观察到预期的条件)。锁相环路(Phase-LockedLoop，PLL)经常需要这种环回能力，其中PLL必须在稳定后才能开始进一步的测试。举例来说，其它模块可能必须环回并重复它们的局部测试程序的某些部分，同时等待PLL稳定。在其它测试***中，为此用途而使用专有的连接。然而，PXI不提供该测试***中的模块可同时确定需要环回的环回能力。因此，在PXI的范围内需要一种机制以指出各模块环回并重复它们的局部测试程序中的一些部分或继续进行它们的局部测试程序。
解决这些问题的手段
本发明的实施例针对在例如PXI等标准化测试仪器底盘内提供精确的定时控制，以便可实现具有标准化测试仪器***的所有附带益处的测试***。通过在与规范兼容的匹配长度的参考时钟迹线上提供例如PXI_CLK10等参考时钟并在总线上提供例如PXI_LOCAL等若干无规范控制信号来获得精确的定时控制。确切地说，产生最小公倍数(Least Common Multiple，LCM)信号，将它分布在PXI_LOCAL上，并利用它以使得测试***中产生的所有时钟可经同步以具有在每个LCM边沿处出现的一致的时钟边沿。还产生启动序列，将它分布在PXI_LOCAL上，使得测试***中的所有PXI扩展卡和模块可同时启动。此外，可在PXI_LOCAL上提供MATCH线以使得引脚卡模块能够检验预期的DUT输出，并根据DUT输出检验的结果继续执行它们的局部测试程序或环回并重复局部测试程序的一部分。类似地在PXI LOCAL上提供测试结束(End Of Test，EOT)线，以便如果局部测试程序在任一引脚卡模块中检测到错误，那么所述引脚卡模块能够突然结束在所有其它引脚卡模块中运行的局部测试程序。
已适用于精确定时的PXI底盘可包含需要接收10MHz时钟PXI_CLK10并产生高频率时钟的模块或引脚卡。此种模块或引脚卡可含有时钟产生电路，所述电路产生例如125MHz的主CLocK(Master CLocK，MCLK)和20.833MHz的总线CLocK(Bus CLocK，BCLK)等信号。MCLK和BCLK可能需要同步，因为有时候控制信号或数据必须从较慢的频域(例如，BCLK)传递到较快的频域(例如，MCLK)。时钟产生电路包含PLL、同步器脉冲电路和分频器(divider)电路。PLL接收来自与PXI兼容的星形触发卡的PXI_CLK10，并接着产生250MHz的时钟。将所述250MHz的时钟发送到分频器电路，所述分频器电路产生125MHz的MCLK(其是250MHz时钟除以2的结果)和20.833MHz BCLK(其是250MHz时钟除以12的结果)。也将所述250MHz时钟发送到同步器脉冲电路，所述同步器脉冲电路还接收LCM信号并产生同步脉冲。分频器电路接收到同步脉冲，且所述同步脉冲帮助分频器电路同步地产生MCLK和BCLK。
将LCM信号选为具有等效于测试***中所有需要精确同步的时钟的时钟周期的最小公倍数的周期，所述时钟例如为PXI_CLK10、BCLK和MCLK。这些信号的周期的最小公倍数是1200毫微秒，且因此LCM信号具有1200毫微秒的周期，并且在星形触发卡内产生为PXI_CLK10除以12的结果。通过如上所述来选择LCM信号，在任何模块上产生的所有时钟信号将在LCM周期内具有整数个时钟循环。分频器电路利用同步脉冲来产生MCLK和BCLK，使得它们每一者具有与LCM的上升沿一致的上升沿。在局部总线线路(例如，PXI_LOCAL0)中的一者上将LCM信号传输到所有需要同步的模块。
可将代表启动条件的已知序列放置在可由所有模块检测的PXI_LOCAL上。当要测试DUT时，首先对每个模块进行配置并通过控制器中的全局测试***软件来进行装备，且一旦经过装备，每个模块便在PXI_LOCAL上在特定时间寻找代表启动条件的已知序列。当在既定时间检测到已知的启动序列时，模块中的局部测试程序启动。可针对这个启动序列利用两个PXI_LOCAL信号，本文中将所述序列识别为START[1，2]，且可将所述特定时间界定为LCM信号的上升沿。星形触发卡可在START[1，2]上放置启动序列，所述START[1，2]以菊花形链接到底盘中的所有其它模块。在LCM信号变高后的第一PXI_CLK10周期期间向PXI_LOCAL应用所述启动序列。通过此操作，保证所有模块在PXI_CLK10变低时都知道这个启动序列。
可在PXI_LOCAL上提供MATCH线路，以便使各引脚卡模块能够检验预期的DUT输出，并根据DUT输出检验的结果继续执行它们的局部测试程序或环回并重复局部测试程序的一部分。可在用于载运用于启动模块的已知序列的相同PXI_LOCAL总线线路中的一者上提供MATCH线路。这种双重使用是可以的，因为一旦在特定时间(LCM上升沿)存在已知序列，便不再需要所述PXI_LOCAL总线线路来启动模块，直到下一LCM上升沿为止。在任何情况下，所述模块中的每一者可驱动用于MATCH线路的PXI_LOCAL总线线路，且所述模块中的每一者可从PXI_LOCAL读取MATCH线路。
当一个模块检测到不匹配条件(非预期的DUT输出)时，其可驱动正用作低MATCH线路的PXI_LOCAL总线线路以作为不匹配条件的指示。这个不匹配条件将由其它模块来检测，所述其它模块将在适当时继续进行它们的局部测试程序或者重复它们的局部测试程序的一部分。
类似地在PXI_LOCAL上提供EOT线路，以便如果任一引脚卡模块中的局部测试程序检测到错误，所述引脚卡模块便能够突然结束在所有其它引脚卡模块中运行的局部测试程序。通过使得模块能够驱动可由所有其它模块读取的EOT线路，可在不受控制器中的全局测试***程序干扰的情况下停止所有模块中的局部测试程序。可在用来载运用于启动模块的已知序列的相同PXI_LOCAL总线线路中的一者上提供EOT线路。任何经历错误条件的模块均可驱动EOT线路成为低，且所有模块均可随后读取EOT线路，以确定是否有任何模块已经经历了错误条件。如果有任何模块经历了错误条件并驱动EOT线路成为低，那么所有模块将立即结束它们的局部测试程序。
本发明的效果
上述精确定时和同步可扩展到多底盘测试***。在多底盘实施例中，可将来自底盘中的与PXI兼容的主星形触发卡的PXI_CLK10、LCM、START、MATCH和EOT经由匹配长度的差动(differential)电缆和主星形触发卡上的分离的连接件发送到一个或一个以上的其它与PXI兼容的底盘中的与PXI兼容的从属星形触发卡。可针对每个底盘采用专用的连接件，以确保每个底盘的延迟相同。
附图说明
图1说明示范性PXI***和PXI提供的一些底板总线信号。
图2说明示范性PXI卡盒或外壳。
图3说明示范性PXI卡。
图4说明根据本发明实施例的已适用于精确定时的示范性PXI底盘。
图5说明根据本发明实施例的可由利用MATCH线路的模块来执行的示范性局部测试程序。
图6说明根据本发明实施例的示范性PXI_LOCAL总线，其中已有两个PXI_LOCAL总线线路用于MATCH线路且有两个PXI_LOCAL总线线路用于EOT线路。
图7说明根据本发明实施例的示范性测试***，其包括多个具有精确定时和同步控制的PXI底盘。
图8说明根据本发明实施例的示范性多底盘PXI_CLK10分布方案。
图9说明根据本发明实施例的示范性多底盘LCM分布方案。
图10说明根据本发明实施例的用于产生MCLK和BCLK的示范性逻辑电路。
具体实施方式
在对优选实施例的以下描述中参看附图，附图形成本发明的一部分，且图中以说明方式绘示了可实践本发明的特定实施例。应了解，可利用其它实施例，且可在不脱离本发明的优选实施例的情况下作出结构上的改变。
确切地说，应注意，虽然本文中出于说明和解释的目的描述本发明的实施例与PXI底盘一起使用，但其它具有标准化规范和与规范兼容的端口(ports)和底板的标准化测试仪器底盘也属于本发明的范围。举例来说，cPCI与PXI相似，但具有略微不同的形状因数和总线结构。
本发明的实施例针对在具有例如PXI等标准化规范的测试仪器底盘内提供精确的定时控制，以便可实现具有标准化测试仪器***的所有附带益处的测试***。通过以下方式来获得精确的定时控制：在预先存在的与规范兼容的匹配长度的参考时钟迹线上向所有与规范兼容的电路卡提供例如PXI_CLK10等参考时钟，且在具有开放的、用户可配置的规范的预先存在的总线(例如PXI_LOCAL)上提供若干非规范控制信号，所述总线可经由底盘底板上的与规范兼容的迹线并联连接到底盘中的所有区段上的所有电路卡。本文中将非规范的控制信号定义为标准化规范中未定义的控制信号。
确切地说，产生最小公倍数(Least Common Multiple，LCM)信号并将其分布在例如PXI_LOCAL等总线上且对其进行利用，使得测试***中产生的所有时钟可经同步以具有在每个LCM边沿处发生的一致的时钟边沿(例如，上升沿)。也产生启动序列，并将其分布在例如PXI_LOCAL等总线上且对它进行利用，使得例如PXI扩展卡等所有与规范兼容的电路卡以及测试***中的模块可同时启动。此外，可在例如PXI_LOCAL等总线上提供MATCH线路，以使得各引脚卡模块能够检验预期的DUT输出，并根据DUT输出检验的结果继续执行它们的局部测试程序或环回并重复局部测试程序的一部分。类似地在例如PXI_LOCAL等总线上提供测试结束(EndOfTest，EOT)线路，以便如果任一引脚卡模块中的局部测试程序检测到错误，所述引脚卡模块能够突然结束在所有其它引脚卡模块中运行的局部测试程序。
同步产生快速的时钟。图4说明根据本发明实施例的已适用于精确定时的示范性PXI底盘400的方框图。如上所述，在ATE测试***中，电路卡、模块或引脚卡可能需要接收例如PXI_CLK10等参考时钟并产生高频率时钟。在图4的实例中，电路卡、模块或引脚卡402含有时钟产生电路404，所述电路产生125MHz的主CLocK(MCLK)和20.833MHz的总线CLocK(BCLK)。BCLK是由底板总线用来与PXI底盘中的所有卡通信的控制频率。控制频率用于总线协议、寄存器编程和任何其它需要以较低速度控制的设备。MCLK是事件(event)频率，其是驱动测试器引脚电路的频率。事件频率是在基于事件的***中产生事件的速率。在本发明的实施例中，事件频率和控制频率需要被同步，因为有时候一控制信号或数据必须从较慢频域(例如，BCLK)传递到较快频域(例如，MCLK)。请注意，虽然本文中出于说明目的使用125MHz和20.833MHz，但应了解，其它时钟频率也属于本发明的范围。
时钟产生电路404包含PLL 406、同步器脉冲电路408和分频器电路410。来自与PXI兼容的星形触发卡412的例如PXI_CLK10等参考时钟由PLL 406接收，所述PLL 406接着使用标准的现货供应的时钟合成器零件(例如集成电路***(Integrated Circuit Systems，ICS)8432频率合成器)以产生例如250MHz时钟等PLL时钟422。将250MHz的PLL时钟发送到分频器电路410，所述分频器电路410使用例如ON半导体
Figure A20068003457500121
MC100EP016计数器、MC100EP05AND/NAND栅极和MC100EP29D触发器等零件来产生125MHz的MCLK(它是250MHz的时钟除以2的结果)和20.833MHz的BCLK(它是250MHz时钟除以12的结果)。还将250MHz的时钟发送到同步器脉冲电路408，所述同步器脉冲电路也接收LCM信号414并产生同步脉冲416。所述同步脉冲416由分频器电路410接收，并帮助分频器电路410同步产生MCLK和BCLK。
在本发明的实施例中，将LCM信号414选为具有等效于测试***中所有需要精确同步的时钟周期的最小公倍数的周期。在本实例中，PXI_CLK10具有100毫微秒的时钟周期，MCLK具有8毫微秒的时钟周期，且BCLK具有48毫微秒的时钟周期。100毫微秒、8毫微秒和48毫微秒的最小公倍数是1200毫微秒，且因此LCM信号414具有1200毫微秒的周期，并且在星形触发卡412内产生为PXI_CLK10除以12的结果。通过如上所述来选择LCM信号414，在任何模块上产生的所有时钟信号将在LCM周期内具有整数个时钟循环(cycles)。在本实例中，PXI_CLK10具有12个具有1200毫微秒LCM周期的时钟周期，BCLK具有25个1200毫微秒LCM周期内的时钟周期，而MCLK在1200毫微秒LCM周期内具有150个时钟周期。通过使用在LCM周期内具有整数个时钟周期的时钟，不会涉及到被截断的时钟周期，这会使时钟信号上的抖动较少。
分频器电路410利用同步脉冲416来产生MCLK和BCLK，使得其每一者具有与PXI_CLK10和LCM的类似边沿一致的相同边沿(例如，上升沿)，如418所示。图10说明根据本发明实施例的用于产生MCLK和BCLK的示范性逻辑电路。
利用LCM信号414来使测试***内产生的时钟同步的结果是可形成具有这样的时钟的模块：所述时钟一般不与PXI_CLK10同步，但保证它特别在一个时间与LCM信号414的上升沿同步。对于任何这些模块，当它们的时钟的上升沿与LCM信号414的上升沿对准时，可将控制信号和数据从一个模块传递到另一模块并从一个频域传递到另一频域。
在本发明的实施例中，在局部总线线路之一(例如PXI_LOCAL0)上将LCM信号414传输到所有需要同步的模块。在将LCM信号414接收到模块上之后，使其与PXI_CLK10重新同步，使得每个模块中的每个电路大约同时知道LCM信号414，且每个模块可同时开始、停止和传递数据或控制信号。每个需要高定时精确性的模块不论其是否产生时钟，都可受益于接收LCM信号414。
启动模块。如上所述，PXI在星形触发卡与其它模块之间提供固定数目(例如13个)的点对点PXI_STAR线路，以便启动其它模块中的局部测试程序。然而，有些测试***可能需要多于PXI底盘和底板所提供的固定数目的点对点PXI_STAR线路的模块。本发明的实施例通过在PXI_LOCAL上放置所有模块均可检测到的代表启动条件的已知序列来克服这个限制。当要测试DUT时，首先对每个模块进行配置并通过控制器中的全局测试***软件对它进行装备，且一旦经装备，每个模块便可在预定时间在PXI_LOCAL上寻找代表启动条件的已知序列。当在预期时间检测到已知的启动序列时，模块中的局部测试程序启动。
在图4所说明的本发明的一个实施例中，可对这个启动序列(本文中识别为START[1，2])利用两个局部总线信号(例如，PXI_LOCAL[1，2])，且可将预定时间定义为LCM信号414的类似边沿(例如上升沿)之后的第一PXI_CLK周期。星形触发卡412可在START[1，2]上放置启动序列(例如[0，0])，所述START[1，2]以菊花形链接到底盘中的所有其它模块。在LCM信号414变高之后的第一PXI_CLK10周期期间，向PXI_LOCAL[1，2]应用启动序列。通过此操作，保证所有模块在PXI_CLK10在420处变低时都知道这个启动序列。
匹配条件。如上所述，在本发明的实施例中，可在PXI_LOCAL上提供MATCH线路，以使得各引脚卡模块能够检验预期的DUT输出，并根据DUT输出检验的结果继续执行它们的局部测试程序或环回并重复局部测试程序的一部分。在图4中说明的一个实施例中，可在用来载运用于启动模块的已知序列的相同PXI_LOCAL总线线路中的一者(例如，图4的实例中的PXI_LOCAL1)上提供MATCH线路。这个双重使用是可以的，因为一旦在预定时间(例如，LCM上升沿之后的第一PXI_CLK10周期)存在已知的启动序列，便不再需要PXI_LOCAL1来启动模块，直到下一LCM上升沿为止。在任一情况下，每个模块均可驱动用于MATCH线路的PXI_LOCAL1总线线路，且每个模块可从PXI_LOCAL1读取MATCH线路。
在以下实例中说明MATCH线路的功能。当在LCM信号上升沿处将PXI_LOCAL[1，2]驱动成为低[0，0]以指出模块启动序列之后，可将PXI_LOCAL[1，2]驱动或浮动到高状态[1，1]，这指出无活动。然而，当一个模块检测到不匹配条件(非预期的DUT输出)时，它可禁用(de-assert)该正用作MATCH线路的PXI_LOCAL1总线线路(例如，驱动该线路成为低)，因此例如可能在PXI_LOCAL[1，2]上出现[0，1]以作为不匹配条件的指示。这个不匹配条件将由其它模块检测到，所述其它模块将在适当时继续它们的局部测试程序或重复它们的局部测试程序的一部分。
利用MATCH线路的模块来执行局部测试程序，图5中说明局部测试程序的一个实例。在图5的局部测试程序500中，代码的第一部分502建立条件并将DUT初始化。在执行了代码的第二部分504之后，局部测试程序在506处检验DUT输出以寻找预期的条件。依据检验结果，局部测试程序将在508处驱动MATCH线路成为高或低。接着在510处读取MATCH线路，且如果在MATCH线路上出现零，则这指出在一个或一个以上模块中存在着不匹配条件，且局部测试程序在512处环回(loop back)以重复代码的第一部分和第二部分。然而，如果在MATCH线路上出现高，则这指出所有模块中均存在着匹配条件，且局部测试程序在514处继续进行以执行代码的第三部分516。请注意，任何经历不匹配条件的模块均可驱动MATCH线路成为低，且所有模块随后读取MATCH线路以确定是否有任何模块已经经历了不匹配条件。如果有任何模块经历了不匹配条件且驱动该MATCH线路成为低，那么所有模块将在它们的局部测试程序中环回并重复代码的第一部分和第二部分。
测试结束(EOT)。如上所提及，类似地在PXI_LOCAL上提供EOT线路，以便如果任一引脚卡模块中的局部测试程序检测到错误，则所述引脚卡模块能够突然结束在所有其它引脚卡模块中运行的局部测试程序。EOT线路的用途不是为了同步，而是为了通过能够在合理的时间量内停止每个模块和引脚来实现一种局部测试程序效率。如上所述，针对每个模块上的每个引脚执行局部测试程序。有些局部测试程序较长，而有些局部测试程序较短。如果较短的局部测试程序检验DUT并发现错误，则优选立即停止其它模块中的所有局部测试程序，而不是等待所有局部测试程序完成。通过使得模块能够驱动可由所有其它模块读取的EOT线路，可在不受控制器中的全局测试***程序干扰的情况下停止所有模块中的局部测试程序。在图4中说明的一个实施例中，可在用来载运用于启动模块的已知序列的相同PXI_LOCAL总线线路中的一者(例如，图4的实例中的PXI_LOCAL2)上提供EOT线路。每个模块可驱动用于EOT线路的PXI_LOCAL2总线线路，且每个模块可从PXI_LOCAL2读取EOT线路。
在以下实例中说明EOT线路的功能。当在LCM信号上升沿处驱动PXI_LOCAL[1，2]成为低[0，0]以指出模块启动序列时，可将PXI_LOCAL[1，2]驱动或浮动成高状态[1，1]，这指出无活动。然而，当一个模块检测到DUT错误时，它可将正作为EOT线路而使用的PXI_LOCAL2总线线路驱动成为低，因此例如可能在PXI_LOCAL[1，2]上出现[1，0]以作为错误条件的指示。这个错误条件将由其它模块检测到，所述其它模块接着将立即停止它们的局部测试程序并结束测试。请注意，任何经历错误条件的模块均可驱动EOT线路成为低，且所有模块随后读取EOT线路以确定是否有任何模块已经经历了错误条件。如果有任何模块经历了错误条件并驱动该EOT线路成为低，那么所有模块将立即结束它们的局部测试程序。
PXI_LOCAL的用途。在上文描述并在图4中说明MATCH线路和EOT线路每一者消耗(consuming)一个PXI_LOCAL总线线路。然而，在本发明的替代实施例中，可对MATCH线路使用两个PXI_LOCAL总线线路，并可对EOT线路使用两个PXI_LOCAL总线线路。在图6中说明的这个实施例中，测试***600中的每个模块602均能够在检测到不匹配条件的情况下将MATCH_OUT线路驱动成低状态。MATCH_OUT线路由星形触发卡612接收并在另一PXI_LOCAL总线线路上作为MATCH_IN而发送回来。每个模块602均能够读取MATCH_IN以确定它们的测试程序是应当继续还是环回。类似地，每个模块602均能够在检测到错误条件的情况下将EOT_OUT线路驱动成低状态。EOT_OUT线路由星形触发卡612接收，并在另一PXI_LOCAL总线线路上作为EOT_IN而发送回来。每个模块602能够读取EOT_IN以确定它们的测试程序是否应当终止。请注意，在图6的实施例中只消耗五个PXI_LOCAL总线线路，因为两个PXI_LOCAL总线线路(具体来说是PXI_LOCAL[1，2])具有双重用途，首先是作为START线路，并接着用作MATCH_IN线路和EOT_IN线路。
多底盘。如图7中所说明，上述精确定时和同步可扩展到根据本发明实施例的多底盘测试***700。在多底盘实施例中，可将来自主底盘702中的与PXI兼容的主星形触发卡712的PXI_CLK10、LCM和START经由匹配长度的差动电缆和主星形触发卡712上的单独的连接件发送到一个或一个以上的其它与PXI兼容的从属底盘704中的与PXI兼容的从属星形触发卡706。可在主星形触发卡712上针对每个从属底盘704和主底盘702采用专用连接件，以确保每个底盘的延迟是相同的。举例来说，在图7中，在708处将10MHz的时钟接收到主星形触发卡712中。将这个10MHz时钟缓冲并作为PXI_CLK10以经由连接件710而分布到其它从属底盘704。PXI_CLK10也经由连接件714而分布到主星形触发卡712，其中它经由连接件716而环回到主星形触发卡712。请注意，电缆718和720的长度大致相同，使得所有底盘大约同时接收PXI_CLK10(假设在所有底盘中使用相同的PXI底板版本)。在经由连接件716将PXI_CLK10接收到主星形触发卡712中之后，在736处将它转换成单端信号、进行缓冲并经由底板而分布到主底盘702内的模块。
图8是上述示范性PXI_CLK10分布方案的说明，它绘示一种切换器800，其用于在由前面板连接件接收的外部10MHz输入与从温度补偿晶体振荡器(Temperature Compensated crystal Oscillator，TCXO)802严生的10MHz信号之间切换。在图8的实例中，除PXI底板缓冲器804之外的所有组件均位于主星形触发卡中。请注意，在通过PXI底板缓冲器804缓冲PXI_CLK10之后，将它经由PXI_CLK10迹线806以发送到所有其它插槽，所述PXI_CLK10迹线806具有大约相同的长度，其中包含返回到主星形触发卡并由接收缓冲器810接收的与规范兼容的匹配长度的迹线808。这些迹线是标准化PXI底板的一部分。
可针对LCM而采用类似方案。图9是示范性LCM分布方案的说明，其绘示如何使用12分(divide by 12)电路900从10MHz时钟产生LCM，且绘示如何使用触发器904和906而在星形触发卡内使LCM信号902重新同步，此时首先用接收到的10MHz时钟908负边沿，然后用接收到的PXI底板10MHz时钟910正边沿将所述LCM信号902重新定时。
虽然已经参看附图结合本发明的实施例完整描述了本发明，但应注意，所属领域的技术人员将容易明白各种改变和修改。将这些改变和修改理解为包含在由所附权利要求书界定的本发明的范围内。

Claims (21)

1、一种用于在多个电路卡之间提供精确的定时控制的***，其特征在于其包括：
底盘，所述底盘具有标准化规范，所述底盘包含与规范兼容的插槽和底板，以用于在耦合到所述插槽的多个电路卡之间提供电连接；
与规范兼容的星形触发卡，其可耦合到所述插槽中的一者，以用于分别在预先存在的与规范兼容的匹配长度的参考时钟迹线以及所述底板上的根据所述规范可由用户配置的总线上，向耦合到所述底盘中的其它插槽的其它与规范兼容的电路卡提供一参考时钟和非规范控制信号；以及
一个或一个以上的与规范兼容的电路卡，其可耦合到所述底盘中的插槽，以用于大约同时接收所述参考时钟和所述非规范控制信号，并根据所述参考时钟和控制信号而以精确的定时控制来操作。
2、根据权利要求1所述的***，其特征在于，其进一步包括与规范兼容的匹配长度的环回参考时钟迹线，用于从所述星形触发卡来接收所述参考时钟，并将所述参考时钟提供回到所述星形触发卡，且使得所述星形触发卡能够与其它一个或一个以上的电路卡大约同时接收所述参考时钟。
3、根据权利要求2所述的***，其特征在于，所述星形触发卡包括：
底板缓冲器，其用于在所述参考时钟迹线和所述环回参考时钟迹线上驱动出所述参考时钟；以及
参考时钟接收缓冲器，其用于从所述环回参考时钟迹线接收所述参考时钟。
4、根据权利要求1所述的***，其特征在于，所述底盘包括仪器***组件互连PCI扩展PXI底盘，所述插槽包括与PXI兼容的插槽，所述底板包括与PXI兼容的底板，且所述标准化规范包括PXI规范。
5、根据权利要求4所述的***，其特征在于，所述星形触发卡包括与PXI兼容的星形触发卡。
6、根据权利要求4所述的***，其特征在于，所述与规范兼容的匹配长度的参考时钟迹线包括PXI_CLK10迹线。
7、根据权利要求4所述的***，其特征在于，所述可由用户配置的与规范兼容的总线包括PXI_LOCAL总线。
8、一种用于在耦合到具有标准化规范的底盘中的与规范兼容的插槽的多个电路卡之间提供精确的定时控制的方法，所述底盘包含与规范兼容的底板，以用于在耦合到所述插槽的电路卡之间提供电连接，其特征在于，所述方法包括：
利用所述底板上的预先存在的与规范兼容的匹配长度的参考时钟迹线，将一参考时钟提供到耦合到所述底盘中的插槽的与规范兼容的多个电路卡；
利用所述底板上的根据所述规范可由用户配置的预先存在的总线，将一个或一个以上的非规范控制信号提供到所述与规范兼容的多个电路卡；以及
在所述与规范兼容的电路卡处大约同时接收所述参考时钟和所述一个或一个以上的非规范控制信号，以允许所述电路卡根据所述参考时钟和控制信号而以精确的定时控制来操作。
9、根据权利要求8所述的方法，其特征在于，提供参考时钟的步骤包括：
在与规范兼容的星形触发卡中接收和缓冲所述参考时钟；
在连接到其它电路卡的所述与规范兼容的匹配长度的参考时钟迹线上，以及在连接回到所述星形触发卡的与规范兼容的匹配长度的环回参考时钟迹线上驱动出所述参考时钟，以使得所述星形触发卡能够与其它电路卡大约同时接收所述参考时钟。
10、根据权利要求8所述的方法，其特征在于，所述底盘包括仪器***组件互连PCI扩展PXI底盘，所述插槽包括与PXI兼容的插槽，所述底板包括与PXI兼容的底板，且所述标准化规范包括PXI规范。
11、根据权利要求10所述的方法，其特征在于，所述星形触发卡是与PXI兼容的星形触发卡。
12、根据权利要求10所述的方法，其特征在于，所述与规范兼容的匹配长度的参考时钟迹线是PXI_CLK10迹线。
13、根据权利要求10所述的方法，其特征在于，所述可由用户配置的与规范兼容的总线是PXI_LOCAL总线。
14、一种用于辅助在多个电路卡之间提供精确定时控制的设备，在包含具有标准化规范的底盘的***中，所述底盘包含与规范兼容的插槽和底板，以用于在耦合到所述插槽的多个电路卡之间提供电连接，其特征在于，所述设备包括：
与规范兼容的星形触发卡，其可耦合到所述插槽中的一者，以用于分别在预先存在的与规范兼容的匹配长度的参考时钟迹线以及所述底板上的根据所述规范可由用户配置的总线上，将一参考时钟和非规范控制信号提供到耦合到所述底盘中的其它插槽的其它与规范兼容的电路卡。
15、根据权利要求14所述的设备，其特征在于，所述星形触发卡包括：
底板缓冲器，其用于在所述参考时钟迹线和与规范兼容的匹配长度的环回参考时钟迹线上驱动出所述参考时钟；以及
参考时钟接收缓冲器，其用于从所述环回参考时钟迹线接收所述参考时钟；
其中所述环回参考时钟迹线使得所述星形触发卡能够与其它一个或一个以上的电路卡大约同时接收所述参考时钟。
16、根据权利要求14所述的设备，其特征在于，所述星形触发卡包括与PXI兼容的星形触发卡。
17、根据权利要求14所述的设备，其特征在于，所述与规范兼容的匹配长度的参考时钟迹线包括PXI_CLK10迹线。
18、一种用于辅助在多个电路卡之间提供精确定时控制的方法，在包含具有标准化规范的底盘的***中，所述底盘包含与规范兼容的插槽和底板，以用于在耦合到所述插槽的多个电路卡之间提供电连接，所述方法包括：
分别利用预先存在的与规范兼容的匹配长度的参考时钟迹线以及所述底板上的根据所述规范可由用户配置的总线，将一参考时钟和非规范控制信号提供到耦合到所述底盘中的插槽的与规范兼容的电路卡。
19、根据权利要求18所述的方法，其特征在于，提供参考时钟的步骤包括：
在与规范兼容的星形触发卡中接收和缓冲所述参考时钟；
在连接到其它电路卡的所述与规范兼容的匹配长度的参考时钟迹线上，以及在连接回到所述星形触发卡的与规范兼容的匹配长度的环回参考时钟迹线上驱动出所述参考时钟，以使得所述星形触发卡能够与其它电路卡大约同时接收所述参考时钟。
20、根据权利要求19所述的方法，其特征在于，所述星形触发卡包括与PXI兼容的星形触发卡。
21、根据权利要求18所述的方法，其特征在于，所述与规范兼容的匹配长度的参考时钟迹线包括PXI_CLK10迹线。
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