CN101281871B

CN101281871B - 复合硬掩模层、金属氧化物半导体晶体管及其制作方法

Info

Publication number: CN101281871B
Application number: CN2007100898560A
Authority: CN
Inventors: 黄慧玲; 陈明新; 李年中; 陈立勋; 戴炘
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2007-04-05
Filing date: 2007-04-05
Publication date: 2011-11-09
Anticipated expiration: 2027-04-05
Also published as: CN101281871A

Abstract

本发明公开了一种利用复合硬掩模层的金属氧化物半导体晶体管的制作方法，包含有提供表面包含有介电层与多晶硅层的基底，形成包含有中间硬掩模与覆盖该中间硬掩模侧壁的侧壁硬掩模的复合硬掩模于该多晶硅层上。进行第一蚀刻工艺，以该复合硬掩模为蚀刻掩模蚀刻该多晶硅层与该介电层，形成栅极结构；进行第二蚀刻工艺，在该栅极结构两侧的基底中分别形成凹槽。之后进行选择性外延成长工艺，在这些凹槽内分别形成外延层。本发明还公开了一种复合硬掩模层以及金属氧化物半导体晶体管。

Description

复合硬掩模层、金属氧化物半导体晶体管及其制作方法

技术领域

本发明有关于一种利用复合硬掩模层的制作金属氧化物半导体晶体管(metal-oxide semiconductor，MOS transistor)的方法，尤指一种利用选择性外延(selective epitaxial growth，以下简称为SEG)成长制作的MOS晶体管的方法。

背景技术

选择性外延成长(SEG)技术主要是于单晶基板表面形成晶格排列与基板相同的外延层，其应用于许多半导体元件的制作中，例如具有增高式源极/漏极(raised source/drain)的晶体管具有良好短沟道特性与低寄生电阻的优点，同时通过增高的外延层的存在，可避免形成金属硅化物时过度消耗硅基底导致漏电流的困扰；而嵌入式源极/漏极(recessed source/drain)则具有可改善漏极引发能带降低效应(drain induced barrier lowering，DIBL)与击穿(punchthrough)效应、降低截止态漏电流、以及减少功率消耗的优点。

一般而言，SEG技术先利用表面清洗工艺完全地清除基板表面的原生氧化物(native oxide)或其它不纯物(impurity)后，在基板表面沉积外延层，并使外延层沿着基板表面的晶格结构向上生长。请参阅第1图至第4图，第1图至第4图为已知利用SEG技术制作应变硅MOS晶体管的方法的示意图。如第1图所示，首先提供基底100，如硅基底，基底100上已形成有多个浅沟槽隔离(shallow trench isolation，STI)102，并于基底上依序形成介电层112、多晶硅层114、与包含有氮化硅或氧化硅的硬掩模层，其中硬掩模层通过光刻工艺图案化，而所得的图案化硬掩模层120用以定义栅极的位置及线宽。

请参阅第2图。接下来进行蚀刻工艺，移除部分多晶硅层114与介电层112，以形成栅极110。随后进行离子注入工艺，以于栅极110两侧的基底100中分别形成轻掺杂漏极(lightly doped drains，LDD)116，并于栅极110的侧壁形成间隔壁118。接下来请参阅第3图与第4图。随后利用图案化硬掩模层120与间隔壁118作为蚀刻掩模，在栅极110两侧的基底100内分别蚀刻凹槽130。如第4图所示，凹槽130内的基底100表面于后续SEG工艺时生成外延层132。另外，在蚀刻凹槽130之前或SEG工艺形成外延层132之后，可进行离子注入工艺，以形成嵌入式源极/漏极。

值得注意的是，在形成栅极110后，及进行形成嵌入式源极/漏极的SEG工艺前，基底100尚会经过多次蚀刻与清洗步骤，例如多晶硅层114蚀刻后清洗、轻掺杂漏极116离子注入后的清洗、间隔壁118的蚀刻与蚀刻后清洗、凹槽130蚀刻及蚀刻后清洗、以及SEG工艺前的清洗，上述蚀刻及清洗工艺在在耗损原本覆盖于多晶硅层114上的硬掩模层120。因此在进行SEG工艺前，被耗损的图案化硬掩模层120致使其下方的多晶硅层114暴露出来，此种耗损的发生尤以图案化硬掩模层120的边缘居多。而在进行后续SEG工艺时，这些暴露出的多晶硅层114边角(corner)会形成不应出现的外延层。这些外延层的形成可能造成掺杂于多晶硅层114内的离子扩散至这些外延层内，因而降低栅极110的活化程度(activation)或增加栅极110的反转(inversion)，影响元件表现。这些外延层132甚至可能在后续工艺中造成栅极110与源极/漏极间的短路，造成成品率的下降。

此外，由于氮化硅构成的硬掩模层120不易移除，因此亦常于后续移除硬掩模层120的移除步骤中，例如移除硬掩模层120以于多晶硅层114表面形成金属硅化物，会影响栅极110的表面轮廓，甚至于移除步骤中将间隔壁118一同移除，而一对栅极110的侧壁或一对多晶硅层114底部的介电层112造成伤害。

因此，如何提供可有效抵抗蚀刻与清洗步骤所造成的耗损，亦可于移除时不致对其他元件造成损害的硬掩模层，实为半导体技术领域中的重要课题。

发明内容

因此，本发明于此提供一种利用复合硬掩模的制作MOS晶体管的方法，以改善已知技术中硬掩模层因消耗而损及其他元件，以及移除硬掩模层时损害其他元件的缺失。

根据本发明的申请专利范围，提供一种利用复合硬掩模层的金属氧化物半导体晶体管的制作方法。该方法包含有提供表面包含有介电层与多晶硅层的基底，随后形成至少一复合硬掩模于该多晶硅层上，该复合硬掩模包含有中间硬掩模与覆盖该中间硬掩模侧壁的侧壁硬掩模。接下来进行第一蚀刻工艺，利用该复合硬掩模为蚀刻掩模蚀刻该多晶硅层与该介电层，以形成栅极结构；进行第二蚀刻工艺，以于该栅极结构两侧的基底中分别形成凹槽(recesses)。之后进行选择性外延成长(SEG)工艺，以于这些凹槽内分别形成一外延层。

根据本发明的申请专利范围，提供一种具有复合硬掩模层的金属氧化物半导体晶体管制作方法。该方法包含有提供表面包含有介电层与多晶硅层的基底，依序形成第一硬掩模层与第二硬掩模层于该膜层上，并进行光刻及蚀刻工艺，以移除部分该第一硬掩模层与部分该第二硬掩模层而形成至少一中间硬掩模。接下来形成覆盖该多晶硅层与该中间硬掩模的第三硬掩模层，并进行回蚀刻工艺，以移除部分该第三硬掩模层而形成至少一侧壁硬掩模，且该侧壁硬掩模覆盖该中间硬掩模的侧壁以构成复合硬掩模。进行第一蚀刻工艺，利用该复合硬掩模为蚀刻掩模蚀刻该多晶硅层与该介电层以形成栅极结构；与进行第二蚀刻工艺，以于该栅极结构两侧的基底中分别形成凹槽。之后进行SEG工艺，以于这些凹槽内分别形成外延层。

根据本发明的申请专利范围，更提供一种用以制作MOS晶体管的复合硬掩模，包含有中间硬掩模(middle hard mask)以及侧壁硬掩模(spacer hardmask)，且该侧壁硬掩模设置于该中间硬掩模层的侧壁。

根据本发明的申请专利范围，更提供一种MOS晶体管，包含有设置于基底上的栅极结构、复合硬掩模层，设置于该栅极结构上，该复合硬掩模层包含有中间硬掩模以及侧壁硬掩模设置于该中间硬掩模的侧壁。该MOS晶体管尚包含有一对分别设置于该栅极结构两侧的该基底内的轻掺杂漏极；以及一对分别设置于该栅极结构两侧的该基底内，用以作为该MOS晶体管的源极/漏极的外延层。

本发明所提供的利用复合硬掩模的制作MOS晶体管的方法，利用该复合硬掩模的侧壁硬掩模有效抵抗蚀刻与清洗步骤所造成的耗损，有效保护其遮蔽的元件；同时作为主体的该中间硬掩模可于移除时不至造成其他元件的损伤，而可提升成品率。

附图说明

第1图至第4图为一已知利用SEG技术制作应变硅MOS晶体管的方法的示意图。

第5图至第11图为本发明所提供的复合硬掩模层的制作方法的第一优选实施例。

第12图至第16图为本发明所提供的复合硬掩模层的制作方法的第二优选实施例。

【主要元件符号说明】

100基底 102浅沟槽隔离

110栅极 112介电层

114多晶硅层 116轻掺杂漏极

118间隔壁 120图案化硬掩模层

130凹槽 132外延层

200基底 202浅沟槽隔离

210栅极 212介电层

214膜层 216轻掺杂漏极

218间隔壁 220第一硬掩模层

222光致抗蚀剂层 224中间硬掩模

230第二硬掩模层 234侧壁硬掩模

240复合硬掩模 250凹槽

252外延层

300基底 302浅沟槽隔离

312介电层 314膜层

320第一硬掩模层 322第二硬掩模层

324光致抗蚀剂层 326中间硬掩模

330第三硬掩模层 336侧壁硬掩模

340复合硬掩模

具体实施方式

请参阅第5图至第11图，第5图至第11图为本发明所提供的复合硬掩模层的制作方法的第一优选实施例。如第5图所示，首先提供基底200，如硅基底，基底200上已形成有多个浅沟槽隔离(shallow trench isolation，STI)202。随后于基底200上依序形成介电层212、多晶硅层214、与第一硬掩模层220。第一硬掩模层220包含有氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、碳化硅(SiC)、含氧碳化硅(SiOC)、多硅氮化硅(Silicon-rich-nitride，SRN)、高温氧化硅(high temperature oxide，HTO)、抗反射底层、或二(特丁基氨基)硅烷(Bis(tert-butylamino)silane，BTBAS)。在第一硬掩模层220上形成光致抗蚀剂层222，并通过光刻工艺图案化光致抗蚀剂层222。

请参阅第6图。接下来进行蚀刻工艺，利用图案化的光致抗蚀剂层222为掩模移除部分第一硬掩模层220，以形成中间硬掩模224。

请参阅第7图。随后，在多晶硅层214与中间硬掩模224上形成第二硬掩模层230。第二硬掩模层230包含有氮化硅、氮氧化硅、氮碳化硅、碳化硅、含氧碳化硅、或多硅氮化硅(SRN)。而第二硬掩模层230与第一硬掩模层220具有不同的蚀刻选择比。

请参阅第8图。接下来，进行回蚀刻(etching back)工艺移除部分第二硬掩模层230，以于中间硬掩模224的侧壁形成侧壁硬掩模234。而中间硬掩模224与侧壁硬掩模234构成复合硬掩模240。如前所述，中间硬掩模224与侧壁硬掩模234具有不同的蚀刻选择比。且如第8图所示，中间硬掩模224具有的宽度X大于侧壁硬掩模234具有的宽度Y。此外，侧壁硬掩模层234的宽度不大于10纳米(nanometer)。

本第一优选实施例所提供的复合硬掩模240用以于SEG工艺中定义栅极结构210的位置。请参阅第9图，接下来进行第一蚀刻工艺，经由复合硬掩模240向下蚀刻膜层214与介电层212，形成栅极结构210。由于复合硬掩模240用以定义栅极结构210的位置及线宽，因此在进行图案化第一光致抗蚀剂层222的光刻工艺后，可再进行修整(trimming)步骤，用以修整该图案化的第一光致抗蚀剂层222；或者在形成中间硬掩模224的蚀刻工艺后，再进行修整步骤，用以修整中间硬掩模224。简单地说，通过修整步骤，本第一优选实施例可调整中间硬掩模224的宽度，并辅以侧壁硬掩模234的宽度以定义栅极结构210的线宽。

请参阅第10图，随后进行离子注入工艺，以于栅极结构210两侧的基底200中分别形成轻掺杂漏极(lightly doped drains，LDD)216，并于栅极结构210的侧壁形成间隔壁218。间隔壁218与复合硬掩模240于第二蚀刻工艺中作为蚀刻掩模，以于栅极结构210两侧的基底200内分别形成凹槽250。

请参阅第11图。凹槽250内的基底200表面于SEG工艺时生成外延层252，以作为嵌入式源极/漏极。当然，在蚀刻凹槽250之前或SEG工艺形成外延层之后，可进行离子注入工艺，以形成前述的嵌入式源极/漏极。若MOS晶体管PMOS晶体管，则嵌入式源极/漏极包含有锗化硅(SiGe)等；若MOS晶体管NMOS晶体管，则嵌入式源极/漏极包含有碳化硅(SiC)等。此外，本第一优选实施例所提供的方法不限定于制作前述的嵌入式源极/漏极，其亦可用于制作增高式(raised)源极/漏极或平面式(planer)源极/漏极。

由于在进行形成嵌入式源极/漏极的SEG工艺前，基底200尚会经过多次蚀刻与清洗步骤，例如多晶硅层214蚀刻后清洗、轻掺杂漏极216离子注入后的清洗、间隔壁218的蚀刻与蚀刻后清洗、凹槽250蚀刻及蚀刻后清洗、以及SEG工艺前的清洗，上述蚀刻及清洗工艺接会耗损复合硬掩模240。然而由于复合硬掩模240的侧壁硬掩模234的蚀刻选择比不同于中间硬掩模224的蚀刻比，或者说，侧壁硬掩模234的蚀刻率远低于中间硬掩模224的蚀刻率，因此上述的蚀刻及清洗工艺对于复合硬掩模240边缘的耗损将会大幅降低，使得复合硬掩模240所覆蔽的栅极结构210不至于在上述蚀刻及清洗工艺后暴露出来，也因此栅极结构210边角于SEG工艺时形成不致出现外延层，降低栅极结构210的活化程度或增加栅极结构210的反转，影响栅极表现。

另外，由于复合硬掩模240的主体仍为中间硬掩模224，在后续去除复合硬掩模234的步骤，较不易损及其他元件，例如影响栅极210的表面轮廓，甚至于移除步骤中将间隔壁218一同移除。

请参阅第12图至第16图，第12图至第16图为本发明所提供的复合硬掩模层的制作方法的第二优选实施例。如第12图所示，首先提供基底300，如硅基底，基底300上已形成有多个浅沟槽隔离(STI)302。随后于基底300上依序形成介电层312、多晶硅层314、第一硬掩模层320与第二硬掩模层322。第一硬掩模层320包含有氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、碳化硅(SiC)、含氧碳化硅(SiOC)、多硅氮化硅(SRN)、高温氧化硅(HTO)、抗反射底层、或二(特丁基氨基)硅烷(BTBAS)。而第二硬掩模层322则包含有氧化硅、氮化硅、氮氧化硅、氮碳化硅、碳化硅、含氧碳化硅、多硅氮化硅(SRN)、高温氧化硅(HTO)、抗反射底层、或二(特丁基氨基)硅烷(BTBAS)等材料。而第一硬掩模层320与第二硬掩模层322具有不同的蚀刻比。

请参阅第13图与第14图。进行光刻及蚀刻工艺，首先形成光致抗蚀剂层324于第二硬掩模层322上，利用光刻工艺图案化光致抗蚀剂层324，并利用图案化的光致抗蚀剂层324进行蚀刻工艺移除部分第一硬掩模层320与部分第二硬掩模层322，待移除光致抗蚀剂层324后，即形成如第14图所示的中间硬掩模326。

请参阅第15图。接下来于多晶硅层314以及中间硬掩模326上形成第三硬掩模层330。第三硬掩模层330包含有氮化硅、氮氧化硅、氮碳化硅、碳化硅、含氧碳化硅、或多硅氮化硅(SRN)等材料。

请参阅第15图与第16图。随后进行回蚀刻工艺，移除部分第三硬掩模层330，以于中间硬掩模326的侧壁形成侧壁硬掩模336。而中间硬掩模326与侧壁硬掩模336构成复合硬掩模340。值得注意的是，中间硬掩模326与侧壁硬掩模336具有不同的蚀刻比。且如第15图所示，中间硬掩模326具有的宽度X大于侧壁硬掩模336具有的宽度Y。此外，侧壁硬掩模层336的宽度不大于10纳米(nanometer)。

本第二优选实施例所提供的复合硬掩模340同于前述的第一优选实施例，可用于SEG工艺中，定义栅极的位置及线宽。由于复合硬掩模340用以定义栅极的线宽，因此在图案化光致抗蚀剂层324的光刻工艺后，可进行修整步骤，用以修整该图案化的光致抗蚀剂层324；或者在形成中间硬掩模326的蚀刻工艺后，进行修整步骤，用以修整中间硬掩模326。简单地说，通过修整步骤，本第二优选实施例可调整中间硬掩模326的宽度，而辅以侧壁硬掩模336的宽度以定义栅极的线宽。由于后续的制作MOS晶体管的工艺同于第一优选实施例所述，故于此不再赘述。

由于复合硬掩模340中的侧壁硬掩模336的蚀刻率不同于中间硬掩模326的蚀刻率，或者说，侧壁硬掩模336的蚀刻率远低于中间硬掩模326，因此半导体工艺所需的蚀刻及清洗工艺对于复合硬掩模340边缘的耗损将会大幅降低，也使得复合硬掩模340所覆蔽的元件，如本第二实施例中所述的栅极，将不至于在上述蚀刻及清洗工艺后暴露出来，导致栅极边角于SEG工艺时形成不应出现的外延层，降低栅极的活化程度或增加栅极的反转，影响栅极表现。

另外，由于复合硬掩模340的主体仍为中间硬掩模326，在后续去除复合硬掩模336的步骤，较不易损及其他元件，例如影响栅极的表面轮廓，甚至于移除步骤中将间隔壁一同移除。

请再参阅第9图以及第16图。综上所述，本发明提供一种用以制作MOS晶体管的复合硬掩模层(hybrid hard mask)240/340，其包含有一中间硬掩模(middle hard mask)224/326以及设置于中间硬掩模224/326的侧壁的侧壁硬掩模(spacer hard mask)234/336。而中间硬掩模224/326更可包含如第16图所示的底部掩模层(bottom hard mask)320与顶部硬掩模(top hard mask)322。底部硬掩模320包含有氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、碳化硅(SiC)、含氧碳化硅(SiOC)、多硅氮化硅(SRN)、高温氧化硅(HTO)、抗反射底层、或二(特丁基氨基)硅烷(BTBAS)。顶部硬掩模322包含有氧化硅、氮化硅、氮氧化硅、氮碳化硅、碳化硅、含氧碳化硅、多硅氮化硅(SRN)、高温氧化硅(HTO)、抗反射底层、或二(特丁基氨基)硅烷(BTBAS)等材料。而底部硬掩模层320与顶部硬掩模层322具有相同或不同的蚀刻比。

侧壁硬掩模234/336包含有氮化硅、氮氧化硅、氮碳化硅、碳化硅、含氧碳化硅、或多硅氮化硅(SRN)等材料，且侧壁硬掩模234/336与中间硬掩模224/326具有不同的蚀刻比。中间硬掩模224/326的宽度大于侧壁硬掩模234/336的宽度。此外，侧壁硬掩模层234/336的宽度不大于10纳米(nanometer)。

由于在SEG工艺中，负载各种元件的基底会经过多次蚀刻以及清洗过程，而用以定义元件位置及大小的复合硬掩模由于侧壁硬掩模的蚀刻比不同于中间硬掩模的蚀刻比，即侧壁硬掩模的蚀刻比远低于中间硬掩模，因此上述的蚀刻及清洗工艺对于复合硬掩模边缘的耗损将会大幅降低，也使得复合硬掩模所覆蔽的栅极结构不至于在上述蚀刻及清洗工艺后暴露出来，而后续工艺中耗损或者形成不应出现的外延层而影响了栅极结构的性能表现。例如于本第一优选实施例与第二优选实施例所述，SEG工艺中的外延层将不会生成于栅极边角，影响栅极活化程度或增加栅极的反转。此外，由于复合硬掩模的主体仍为中间硬掩模，在后续去除复合硬掩模的步骤中，亦较不易损及其他元件。

简单地说，本发明所提供的利用复合硬掩模的MOS晶体管的制作方法，利用侧壁硬掩模有效抵抗蚀刻与清洗步骤所造成的耗损，并保护其遮蔽的元件；同时作为主体的中间硬掩模可于移除时不至造成其他元件的损伤，故可提升成品率。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种利用复合硬掩模层的金属氧化物半导体晶体管的制作方法，包含有：

提供基底，该基底表面包含有介电层与多晶硅层；

形成至少一复合硬掩模于该多晶硅层上，且该复合硬掩模包含有中间硬掩模与覆盖该中间硬掩模侧壁的侧壁硬掩模；

进行第一蚀刻工艺，利用该复合硬掩模为蚀刻掩模蚀刻该多晶硅层与该介电层，以形成栅极结构；

进行第二蚀刻工艺，以于该栅极结构两侧的基底中分别形成凹槽；以及

进行选择性外延成长工艺，以于这些凹槽内分别形成外延层。

2.如权利要求1所述的方法，其中形成该复合硬掩模的步骤还包含有：

于该多晶硅层上依序形成第一硬掩模层与光致抗蚀剂层；

进行光刻工艺，以图案化该光致抗蚀剂层；

进行蚀刻工艺，利用该图案化的光致抗蚀剂层为掩模移除部分该第一硬掩模层，而形成该中间硬掩模；

于该多晶硅层与该中间硬掩模上形成第二硬掩模层；以及

进行回蚀刻工艺，移除部分该第二硬掩模层，以于该中间硬掩模的侧壁形成该侧壁硬掩模。

3.如权利要求2所述的方法，还包含修整步骤，进行于该光刻工艺之后，用以修整该图案化的光致抗蚀剂层。

4.如权利要求2所述的方法，还包含修整步骤，进行于该蚀刻工艺之后，用以修整该中间硬掩模。

5.如权利要求1所述的方法，其中该复合硬掩模用以定义该栅极结构的位置及线宽。

6.如权利要求1所述的方法，其中该中间硬掩模包含有氧化硅、氮化硅、氮氧化硅、氮碳化硅、碳化硅、含氧碳化硅、多硅氮化硅、抗反射底层、或二(特丁基氨基)硅烷。

7.如权利要求1所述的方法，其中该侧壁硬掩模包含有氮化硅、氮氧化硅、氮碳化硅、碳化硅、含氧碳化硅、或多硅氮化硅。

8.如权利要求1所述的方法，其中该复合硬掩模的该中间硬掩模与该侧壁硬掩模具有不同的蚀刻比。

9.如权利要求1所述的方法，其中该中间硬掩模的宽度大于该侧壁硬掩模的宽度。

10.如权利要求1所述的方法，其中进行该第二蚀刻工艺前，还包含于该栅极结构的侧壁形成间隔壁的步骤。

11.如权利要求1所述的方法，其中该栅极结构为P型金属氧化物半导体晶体管的栅极结构。

12.如权利要求11所述的方法，其中该外延层包含有锗化硅。

13.如权利要求1所述的方法，其中该栅极结构为N型金属氧化物半导体晶体管的栅极结构。

14.如权利要求13所述的方法，其中该外延层包含有碳化硅。

15.一种具有复合硬掩模层的金属氧化物半导体晶体管制作方法，包含有以下步骤：

提供基底，该基底表面包含有介电层与多晶硅层；

依序形成第一硬掩模层与第二硬掩模层于该膜层上；

进行光刻暨蚀刻工艺，以移除部分该第一硬掩模层与部分该第二硬掩模层而形成至少一中间硬掩模；

形成第三硬掩模层，覆盖该多晶硅层与该中间硬掩模；

进行回蚀刻工艺，以移除部分该第三硬掩模层而形成至少一侧壁硬掩模，且该侧壁硬掩模覆盖该中间硬掩模的侧壁以构成复合硬掩模；

进行第一蚀刻工艺，利用该复合硬掩模为蚀刻掩模蚀刻该多晶硅层与该介电层以形成栅极结构；

16.如权利要求15所述的方法，其中该光刻暨蚀刻工艺还包含有：

形成光致抗蚀剂层于该第二硬掩模层上；

进行光刻工艺，以图案化该光致抗蚀剂层；以及

进行蚀刻工艺，利用该光致抗蚀剂层为掩模移除部分该第一硬掩模层与部分该第二硬掩模层，而形成该中间硬掩模。

17.如权利要求16所述的方法，还包含修整步骤，进行于该光刻步骤之后，用以修整该图案化的光致抗蚀剂层。

18.如权利要求16所述的方法，还包含修整步骤，进行于该蚀刻工艺之后，用以修整该中间硬掩模。

19.如权利要求15所述的方法，其中于该复合硬掩模用以定义该栅极结构的位置及线宽。

20.如权利要求15所述的方法，其中该第一硬掩模层包含有氧化硅、氮化硅、氮氧化硅、氮碳化硅、碳化硅、含氧碳化硅、多硅氮化硅、抗反射底层、或二(特丁基氨基)硅烷。

21.如权利要求15所述的方法，其中该第二硬掩模层包含有氧化硅、氮化硅、氮氧化硅、氮碳化硅、碳化硅、含氧碳化硅、多硅氮化硅、抗反射底层、或二(特丁基氨基)硅烷。

22.如权利要求15所述的方法，其中该第三硬掩模层包含有氮化硅、氮氧化硅、氮碳化硅、碳化硅、含氧碳化硅、或多硅氮化硅。

23.如权利要求15所述的方法，其中该第一硬掩模层、第二硬掩模层与该第三硬掩模层具有不同的蚀刻比。

24.如权利要求15所述的方法，其中该中间硬掩模的宽度大于该侧壁硬掩模的宽度。

25.如权利要求15所述的方法，其中进行该第二蚀刻工艺前，还包含于该栅极结构侧壁形成间隔壁的步骤。

26.如权利要求15所述的方法，其中该栅极结构为P型金属氧化物半导体晶体管的栅极结构。

27.如权利要求26所述的方法，其中该外延层包含有锗化硅。

28.如权利要求15所述的方法，其中该栅极结构为N型金属氧化物半导体晶体管的栅极结构。

29.如权利要求28所述的方法，其中该外延层包含有碳化硅。

30.一种金属氧化物半导体晶体管，包含有：

栅极结构，设置于基底上；

复合硬掩模层，设置于该栅极结构上，该复合硬掩模层包含有中间硬掩模以及侧壁硬掩模设置于该中间硬掩模的侧壁；

一对轻掺杂漏极，分别设置于该栅极结构两侧的该基底内；以及

一对外延层，分别设置于该栅极结构两侧的该基底内，用以作为该金属氧化物半导体晶体管的源极/漏极。

31.如权利要求30所述的金属氧化物半导体晶体管，其中该栅极结构依序包含有多晶硅层与介电层。

32.如权利要求30所述的金属氧化物半导体晶体管，还包含有间隔壁，设置于该栅极结构的侧壁。

33.如权利要求30所述的金属氧化物半导体晶体管，其中该中间硬掩模还包含有底部硬遮层与顶部硬掩模层。

34.如权利要求33所述的金属氧化物半导体晶体管，其中该底部硬掩模层包含有氧化硅、氮化硅、氮氧化硅、氮碳化硅、碳化硅、含氧碳化硅、多硅氮化硅、抗反射底层、或二(特丁基氨基)硅烷。

35.如权利要求33所述的金属氧化物半导体晶体管，其中该顶部硬掩模层包含有氧化硅、氮化硅、氮氧化硅、氮碳化硅、碳化硅、含氧碳化硅、多硅氮化硅、抗反射底层、或二(特丁基氨基)硅烷。

36.如权利要求33所述的金属氧化物半导体晶体管，其中该底部硬掩模层与该顶部硬掩模具有相同的蚀刻比。

37.如权利要求33所述的金属氧化物半导体晶体管，其中该底部硬掩模层与该顶部硬掩模层具有不同的蚀刻比。

38.如权利要求30所述的金属氧化物半导体晶体管，其中该侧壁硬掩模包含有氮化硅、氮氧化硅、氮碳化硅、碳化硅、含氧碳化硅、或多硅氮化硅。

39.如权利要求30所述的金属氧化物半导体晶体管，其中该侧壁硬掩模与该中间硬掩模具有不同的蚀刻比。

40.如权利要求30所述的金属氧化物半导体晶体管，其中该中间硬掩模的宽度大于该侧壁硬掩模的宽度。

41.如权利要求30所述的金属氧化物半导体晶体管，其中该栅极结构为P型金属氧化物半导体晶体管的栅极结构。

42.如权利要求41所述的金属氧化物半导体晶体管，其中该外延层包含有锗化硅。

43.如权利要求30所述的金属氧化物半导体晶体管，其中该栅极结构为N型金属氧化物半导体晶体管的栅极结构。

44.如权利要求43所述的金属氧化物半导体晶体管，其中该外延层包含有碳化硅。