CN101268616B - 单阈值和单导电类型逻辑 - Google Patents

Abstract

一种逻辑组件(400)，包括单阈值且单导电类型的电路元件，并包括具有至少一组开关的逻辑电路(410)，每一个开关具有主电流路径和控制端子。主电流路径形成具有与电源线耦合的第一和第二导电端子的串联配置。该主电流路径与形成逻辑组件(400)的输出的公共节点耦合。所述开关的控制端子与用于向所述控制端子提供彼此不重叠的时钟信号的时钟电路耦合。该逻辑组件还包括对所述逻辑组件(400)的输出升压的输出升压电路(420)，包括使得能够向所述逻辑组件(400)的输出供给额外的电荷的电容性装置(421)。还包括自举电路(422)，使得能够向所述电容性装置的第一端额外供给电荷，从而在所述电容性装置的第二端处产生提升的电压。

Description

单阈值和单导电类型逻辑

技术领域

本发明涉及一种逻辑组件，更具体地，本发明涉及一种具有单阈值和单导电类型电路元件的逻辑组件。

背景技术

互补金属氧化物半导体(简称CMOS)逻辑电路通常用于实现逻辑块，因为其自身优点，例如高输入阻抗、低输出阻抗、可忽略的静态功率消耗和轨间(rail-to-rail)的输出摆幅。图1示出采用传统CMOS技术的反相器逻辑结构。如图1所示，顾名思义CMOS逻辑电路同时使用N导电性(NMOS)和P导电性(PMOS)晶体管。在许多应用中，在逻辑电路中只采用单导电类型晶体管是所需的，例如聚合物或塑料电子器件、类似于硬盘的固态存储器应用。

通过减少掩模计数的数量和在制造期间的光刻工艺步骤，单导电类型逻辑电路对芯片的生产/制造成本是有利的。典型的单导电类型逻辑采用耗尽型晶体管作为载荷装置。采用耗尽型晶体管的单导电类型反相器在图2中示出。在本例中，可通过用具有负阈值电压的耗尽型NMOS晶体管替换传统CMOS的PMOS晶体管实现该单导电类型逻辑反相器。耗尽型晶体管的栅极连接它的源极，这使该晶体管用作电流源。该类型的仅用NMOS的逻辑电路的特性强烈地取决于该晶体管的尺寸。此外，在图2中示出的电路没有提供轨间输出。另外，这个电路具有高静态功率损耗。另外，该电路也没有提供制造成本优势，由于在芯片上制造耗尽或增强型晶体管需要更大数量的掩模和光刻工艺。

如图3所示，以二极管模式连接的晶体管替换耗尽型/增强型晶体管可以解决与耗尽型/增强型制造成本相关的问题。二极管接法晶体管可以具有与它的常规对应部分相同的阈值，并因此提供单阈值、单导电类型逻辑。二极管接法晶体管允许在芯片上制造具有相似特性的晶体管，以实现单阈值和单导电类型的逻辑电路，并因此减少在制造过程中掩模步骤(masking step)的数量而因此减少成本。

对于这种电路，轨间输出仍是问题。从图3中显而易见，该反相器的输出将达到Vdd-VT的最大值，其中VT是该晶体管的阈值电压。根据常规行业标准和技术要求，阈值电压大体选择为Vdd的1/4。要求阈值电压大约为Vdd的1/4以便在断开该晶体管时的亚阈值泄漏电流最小。这意味着输出可达到的最大值只能在Vdd的3/4左右，这不足以完全开启耦合至图3中输出端的下一个逻辑门中的晶体管。相对小的输出范围限制了这种类型电路的级联，这是主要的缺点。

因此，需要一种单阈值和单导电类型逻辑，它提供降低的功率消耗和轨间输出。

发明内容

本发明的其中一个目的是提供一种单阈值和单导电类型逻辑，这种逻辑提供降低的功率消耗和轨间输出。

为了这个目的，本发明提供一种由单阈值和单导电类型的电路元件构成的逻辑组件，包括：

逻辑电路，该电路具有至少一组开关，每个开关具有主电流路径和控制端子，所述主电流路径形成串联配置，具有与电源线耦合的第一和第二导电端子，所述主电流路径与形成逻辑组件400的输出的公共节点耦合，并且所述开关的控制端子与用于向所述控制端子提供彼此不重叠的时钟信号的时钟电路耦合，以及

输出升压电路(output boosting circuit)，用于提升所述逻辑组件400的输出，逻辑组件400包括使得能够向所述逻辑组件的输出供给额外的电荷的电容性装置，以及使得能够向所述电容性装置的第一端额外供给电荷的自举电路(bootstrapping circuit)，在所述电容性装置的第二端处产生提升的电压。

本发明的这个方面使得能够在仅采用单阈值和单导电类型逻辑元件的逻辑组件中形成轨间输出。这种电路采用电容性装置以将输出提升到轨间输出。另外，为该电路配置自举电路，以便确保该电容器充电/放电，使得能够提供额外的电荷，用于提升该逻辑组件的输出。采用单导电和单阈值类型元件减少掩模步骤的数量，随之降低逻辑组件的制造成本。

根据另一方面，该输出升压电路与所述逻辑电路的一组开关的控制端子之一耦合。在该实施例中，输出升压电路允许通过控制逻辑元件以提供足够的电荷产生高电压输出实现输出升压。根据另一方面，输出升压电路与所述逻辑电路输出耦合。在该实施例中，输出升压电路允许直接通过电容性装置实现输出升压。同样根据这一方面，所述一组开关的所述第一和第二导电端子中至少一个直接与电源线耦合，用于提供逻辑门。根据进一步的方面，所述一组开关的所述第一和第二导电端子中一个或二者通过一个或更多逻辑元件与电源线耦合，用于提供逻辑电路。这一方面提供了设计灵活性和选择性，以便根据特定应用或根据所需的精度选择和设计。

根据进一步的方面，所述开关可以是任何包括晶体管的开关。根据再进一步的方面，提供同步结构，用于级联多个逻辑组件。这一方面使得能够构造复杂的级联逻辑结构。该逻辑可以是移位寄存器、计数器或任何其它级联逻辑。

附图说明

结合附图更详细地阐述了本发明的这些和其它方面。其中

图1示出标准的CMOS反相电路，

图2示出用于单导电类型反相器的标准电路，采用耗尽型晶体管作为载荷装置，

图3示出单导电和单阈值类型反相器，采用二极管连接模式的晶体管，

图4是根据本发明的单阈值和单导电类型逻辑的框图，

图5示出根据本发明的单导电和单阈值类型反相器，

图5(a)示出根据本发明的单导电和单阈值类型NAND逻辑，

图5(b)示出根据本发明的单导电和单阈值类型NOR逻辑，

图6示出根据本发明的单导电和单阈值类型反相器，以及自举电路，

图6(a)示出图6的反相器的时序图逻辑状态，

图7示出根据本发明的反相器的另一实施例，在反相器输出处设有自举电路和电容器，

图7(a)示出图7的反相器的时序图逻辑状态，

图7(b)示出根据本发明的反相器的另一实施例，在反相器输出处设有自举电路和电容器，

图7(c)示出图7(b)的反相器的时序图逻辑状态，

图8示出根据本发明的NAND逻辑的实施例，在输出处设有自举电路和电容器，

图8(a)示出根据本发明的NAND逻辑的另一实施例，在输出处设有自举电路和电容器，

图8(b)示出图8(a)的NAND逻辑的时序图逻辑状态，

图9示出根据本发明的NOR逻辑的实施例，在输出处设有自举电路和电容器，

图9(a)示出根据本发明的NOR逻辑的实施例，在输出处设有自举电路和电容器，

图9(b)示出图9(a)的NOR逻辑的时序图逻辑状态，

图10(a)示出根据本发明的反相逻辑的实施例，允许同步，

图10(b)示出根据本发明的NAND逻辑的实施例，允许同步，

图10(c)示出根据本发明的NOR逻辑的实施例，允许同步，

图11示出常规的同步结构，用于同步本(instant)发明的逻辑，

图12示出在可能同步结构之一中使用的时钟信号的特性，

图13示出同步的串联反相器，形成移位寄存器。

具体实施方式

现在参照图4，其中示出了根据本发明的单阈值和单导电类型逻辑组件400的框图。逻辑组件400具有输出驱动电路420，用于驱动与逻辑电路410耦合的逻辑组件400的输出。逻辑电路410包括至少一组开关，其中每个开关具有主电流路径和控制端子。主电流路径形成具有所述主电流路径第一和第二导电端子的串联配置。该导电端子直接或通过逻辑元件与电源线耦合。所述一组开关的控制端子提供逻辑组件400的输出。所述开关的控制端子与时钟电路耦合，时钟电路向所述控制端子提供彼此不重叠的时钟信号。驱动电路420与逻辑电路410耦合，并且被设置成通过使得能够额外向其提供电荷而驱动所述逻辑组件400的输出。驱动电路420包括电容性装置421和自举电路422，自举电路422能够对所述电容性装置421的第一端额外提供电荷，在所述电容性装置的第二端处产生升高的电压，因此，增加向逻辑电路410提供的电荷，这产生所述逻辑组件400的轨间输出。可以向晶体管的导电端子组加入额外的电路，以便实现不同的逻辑门。在下文中，将详细讨论反相器、NAND和NOR门结构。本领域的技术人员将领会其它逻辑门例如AND、OR等能够基于相同的概念而构建。

现在参照图5。图5是根据本发明的反相器500的可能的实施例之一，图4的逻辑电路块410可能包括该反相器。在这个电路中只采用NMOS晶体管实现反相器500。每个晶体管是具有相同的特性(阈值电压等)的类似晶体管。根据本发明，反相器设置有串联耦合的晶体管510、520和530，晶体管510和520在他们各自的控制端子处接收彼此不重叠的时钟信号clk1和clk2。如图所示，两个控制端子，通过所述串联连接的晶体管510、520的两个电流路径相耦合的公共端子，形成反相器的输出540。在这个结构中，在反相器500的输出540处产生的最高电压将是Vdd-VT。为确保轨间输出，将电容性装置(未示出)与该反相器耦合。还设置自举电路(未示出)使得能够从电容性装置的一端向另一端供给电压。类似地，图5(a)和图5(b)示出NAND501和NOR502逻辑，图4的逻辑电路410可能包括该逻辑。在相同的线路上，也可以构建其它逻辑门例如AND、OR等。这些电路的操作以及自举电路和电容性装置的作用将在下面的阐述中更加清楚。

现在参照图6和图6(a)，图6示出反相器600的详图，具有如图5所示的自举电路422、电容性装置421、逻辑410，以及各自相关的时序图。电路的操作可以理解如下。根据该反相器特性，对于低输入，要求输出高，反之亦然。考虑一种情况，当彼此不重叠的时钟信号clk1为高时，clk2为低并且输入in为低。在这种情况下晶体管610是启用的，而晶体管620是禁用的，(参照图6(a)中所示的时序图)。

这将使输出640充电到Vdd-VT。此外，这时自举电路422将电容性装置421的一个端子耦合至晶体管610的控制端子，并且将电容性装置421的另一端子耦合至Vdd，在该晶体管610的控制端子处供给额外的电荷(参照图6(a)中所示的栅极的时序图)。因此，晶体管610被完全启用，以便输出640提供轨间输出电压。在时钟周期的第二个半周期中，当clk1为低而clk2为高时，将电容性装置421耦合至Vss和Vdd以便进行充电。在这种情况下，时钟信号clk1为低而clk2为高，因此晶体管610是禁用的，同时反相器的输出640保留为浮置(floating)。本领域的技术人员将领会：内在寄生电容保持浮置的反相器输出640在高电平。因此提供等于电源电压Vdd的高反相器输出640，如时序图(图6(a))所示。

进一步考虑这种情况，其中输入信号为高。在第一时钟相位中，时钟信号clk1为低而clk2为高。在这种情况下，晶体管610是禁用的，而晶体管620和高输入in启用晶体管630，因此，反相器的输出640提供低输出电压，这是所需的。在这种情况下，电容性装置421与Vss和Vdd连接以便充电。然而，在随后的时钟相位中，彼此不重叠的时钟信号设定clk1的值为高而clk2为低。这种时钟信号值的组合启用晶体管610并禁用晶体管620，而输入为高(参照时序图)。这将使输出640充电至Vdd-VT。此外，这时自举电路422将电容性装置421耦合至晶体管610的控制端子和Vdd，向晶体管610的控制端子供给额外的电荷(参照图6(a)中所示的栅极的时序图)，完全开启晶体管610，因此，提高输出至高电压不是该反相器的特性所需的，因此提供反相器的无效输出640。本领域的技术人员将领会：用于有效输出给定时钟的同步级联电路是非常普遍的，并且可以通过任何可获得的同步技术实现，然而为明确目的，在下面讨论中将详细说明一种可行的同步技术。此外，本领域的技术人员也将领会：图6中描述的概念可以进一步扩展以实现NAND、NOR(在图5(a)、图5(b)中示出)或任何其它的逻辑门的实施例。

现在参照图7，图7示出了根据本发明的反相器700的另一个实施例。在这个实施例中，电容性装置421与逻辑410的输出在第一端耦合，与自举电路422在第二端耦合。考虑这种情况：彼此不重叠的时钟信号clk1和clk2分别为高和低。这样启用晶体管710同时禁用晶体管720。进一步假定在晶体管730的控制端子的输入处的信号为低(参照图7(a)中所示的时序图)。这将使输出740充电至Vdd-VT。另外，这时自举电路422将电容性装置421的一端耦合至Vss，充电并保持反相器的输出740为值Vdd-VT。在第二个半周期中，当clk1为低而clk2为高时，晶体管710被禁用，并且电容性装置421的一端与Vdd连接，将额外电荷抽取至反相器输出740中，从而提供一个所需的高电压输出。

现在考虑一种状态，其中在输入in处产生的输入信号为高。进一步考虑第一时钟相位，其中时钟信号clk1为低并且clk2为高。在这种情况下，晶体管710是禁用的，晶体管720和高输入启用晶体管730。因此，在反相器的输出740处的电压为低(Vss)，这是所需的。在这种情况下，电容性装置421与Vss和Vdd连接以便获得充电。然而，在下一个时钟相位中，彼此不重叠的时钟信号clk1(高)和clk2(低)启用晶体管710并禁用晶体管720。由于在晶体管730的控制端子处的输入仍然为高(参照图7(a)中所示的时序图)，输出740被充电至Vdd-VT。此外，这时自举电路422在一侧将电容性装置421耦合至较低电源电压Vss，保持输出740为高，因此提供反相器的无效输出。

需要注意的是：只在时钟信号clk2为高时的相位期间才提供有效的输出。如稍早提及的那样，可以同步进一步处理输出信号的电路，使得只在时钟信号clk2为高而clk1为低时的时钟相位中才接收输出信号。

在下文中，为了更加清楚，讨论在逻辑输出处具有电容性装置和自举电路的实施例。然而，本领域的技术人员将领会：在输入处具有电容性装置和自举电路的实施例也是可能的(如图6所描述)并在本发明的范围内。

现在参照图7(b)，图7(b)示出反相器701另一个可能的实施例，该实施例有利地提供大致稳定的输出信号。在该实施例中，为图7的反相器700提供了额外的晶体管711，晶体管711用于接收反相的输入！in，如图7(c)所示。参考相关联的时序图(在图7(c)中示出)，可以注意到：该输出没有对输入in上的变化立即做出反应。在这个实施例中，将输入的下降沿(falling edge)与clk1上的下降沿同步，并且将输入的上升沿与clk2上的上升沿同步，将导致提供始终有效的输出的逻辑。

现在参照图8，图8示出了NAND逻辑800的一个可能的实施例。其中提供额外晶体管810串联在如图7中所示的反相器700，并且将输入晶体管730和810的控制端子用作NAND门的输入。

现在参照图8(a)，图8(a)示出了NAND逻辑801的另一个可能的实施例，可以通过将一组晶体管811和812与图8的NAND门800耦合而实现该NAND逻辑801。此外，图8(b)中示出与这个实施例相关的时序图。晶体管811和812的控制端子与反相输入连接。在该时序图中描述了这个电路的所有逻辑状态。

现在参照图9，图9示出NOR逻辑900的一个可能的实施例。额外的晶体管910与如图7中所示的反相器700的晶体管730平行设置。输入晶体管730和910的控制端子用作该NOR门的输入。

现在参照图9(a)和9(b)，图9(a)和9(b)示出NOR逻辑901的另一个可能的实施例及各自相关联的时序图，可以通过将一组晶体管911和912与图9的NOR门900耦合而实现NOR逻辑901。晶体管911和912的控制端子与反相输入连接。在图9(b)中所示的时序图中描述了这个电路的所有逻辑状态。

类似地，可以构建其它逻辑门AND、OR等。还需要注意的是：也可以构建参照图6讨论的在输入处设有自举和电容性装置的逻辑门的实施例。

在随后的讨论中，将讨论同步结构和将使得级联逻辑能够同步的逻辑电路。可以采用两个、三个、四个或更多时钟实现同步。讨论使用六个时钟的同步技术。

现在参照图10(a)、10(b)和10(c)，描述了使得能够使用六个时钟信号同步的反相器、NAND和NOR逻辑门的实施例。在这些图中与图4中一致的部分使用相同的参考符号。在这个实施例中电容性装置421通过短路晶体管1051和1052的导电端子实现。自举电路设置有额外的晶体管1061和1062，在它们的控制端子处接收时钟信号。为了清楚，在下面的讨论中将详细讨论图10(a)。

现在参照图10(a)，图10(a)示出反相器l oa0的实施例，该反相器1000可实现同步。块410形成如图5所描述的基本动态逻辑反相器，接收时钟信号clkA和clkC。采用晶体管1051和1052通过短路它们的导电端子实现电容性装置421，不过，也可以采用单晶体管实现该电容性装置。具有短接的导电端子的晶体管1051和1052彼此反向并联，用于在反相器输出1040的上升沿和下降沿改善电容行为。可选地，晶体管1051和1052的尺寸也可以改变以改善电容效应。自举块(boot strapping bl ock)422设置有晶体管1061、1062、1063和1064。设置额外的晶体管1061和1062以便在clkE或clkD为高时保持输出在Vdd以上。反相器的操作与上述图7讨论的一样，除了如下事实：当clkD和clkE在高电平时，那些额外的晶体管1061和1062保持反相器的输出在高电平。取决于技术的细节，可能必须改变其尺寸，添加额外的级联晶体管以避免漏电或击穿，向输入施加电容性反馈，或进行其它改进。对图10(a)的说明类似地适应于图10(b)的HAND逻辑电路和图10(c)的NOR逻辑电路。

从下面的描述中将清楚多个逻辑电路的级联。

为了这个目的，现在参照图11，图11示出一个常规的同步结构1100，可以用于同步本发明的逻辑。可以采用6个彼此部分重叠的时钟信号即：clkA、clkB、clkC、clkD、clkE和clkF，同步本发明的常规逻辑。时钟信号的特性如图12所示。在同步结构1100的这个例子中，示出了串联的根据本发明的七个逻辑组件，并且每一个逻辑组件至少接收四个时钟信号。同步结构1100还具有时钟信号发生器1110，产生时钟信号clkA、clkB、clkC、clkD、clkE和clkF。第一时钟信号clkA在时钟周期的第一个60°期间为高电平，第二时钟信号clkB相对于时钟信号clkA相移60°，第三时钟信号clkC相对于第一时钟信号clkA相移120°等。如图11中所示，每一个逻辑组件与交替的一组时钟信号连接，以便由每个逻辑组件接收的时钟信号clk1、clk2、clk3、clk4相对于由在前的逻辑组件接收的时钟信号clk1、clk2、clk3、clk4分别相位超前60°。本领域的技术人员将领会：对于不同于60°的相位差，也可以实现本发明。需要注意的是：第一和第七逻辑组件的时钟信号连接是相同的，第二和第八、第三和第九等等的时钟信号连接类似。所选择的时钟信号模式的性质和时钟信号的交替连接确保只有当串联的前一个逻辑组件的输出产生有效输出时，才在时钟信号处启用逻辑组件的输入。

在这个例子中，从左边开始的第一逻辑组件与时钟信号clkA、clkC、clkD和clkE连接，并且下一个逻辑组件与clkB、clkD、clkE和clkF连接，如此等等。因此，当时钟信号clkB为高时，第一逻辑组件产生有效输出，而且只有当时钟信号clkB为高时，下一个逻辑组件才对输入采样，从而确保为下一个逻辑组件提供有效输入。同样的，随后的逻辑组件在适合的时机对它们的输入信号采样。在图13中举例阐述同步过程。

图13阐述了形成移位寄存器的同步串联反相器。需要注意的是：在给出的反相器中顶部和底部的晶体管接收交替的时钟信号，所有顶部的晶体管以循环方式接收连续的时钟信号，并且类似地，所有底部的晶体管以循环方式接收连续的时钟信号。此外，为了简单明了未在图中示出自举电路，然而，每一个反相器都将具有与电容性装置耦合的自举电路。下面说明这个实施例的操作。

按照从第一到第六时钟信号的顺序对每个反相器的电容器充电，即在时钟信号clkA第一相位(为高)期间对第一电容器充电，在时钟信号clkB期间对第二电容器充电，等等，如图中所示。在随后的时钟信号期间继续对电容器充电，即第一电容器继续充电直到clkB为高，并且在时钟信号clkC为高期间对第二电容器充电，等等。然后，在随后的时钟信号中使电容器放电，即当时钟信号clkC为高时第一电容器将放电，当clkD为高时第二电容器将放电，等等。需要注意的是：只有当前一个电容器充足电时反相器才接收输入，例如当第一反相器的电容器充足电时，只有在时钟信号clkB的高相位期间第二反相器才接收来自第一反相器的输入，类似地，在clkC期间第三反相器接收它的输入，等等。这个配置确保在每个反相器处只接收到有效的输入，从而实现移位寄存器的操作。

有效地，每个电容器在时钟周期的第一个步骤中已经预充电。在时钟周期的第二个步骤中电容器保持电荷并对输出提供升压。在第三个步骤中电容器放电。

还需要注意的是：可以采用5个重叠的时钟信号或4个不重叠的时钟信号实现相同的操作。另外，其它的同步技术也是可行的。

可以构建同步结构用于复杂的级联逻辑，包括触发器、锁存器、移位寄存器等。

在上述讨论中，阐述了采用N导电类型元件的逻辑，本领域的技术人员将领会也可以类似地解释采用P导电类型元件的逻辑。

需要注意的是：上述实施例说明而非限制本发明，并且在不背离附加权利要求范围的情况下，本领域的技术人员将能够设计许多替代的实施例。在权利要求中，不应该将括号中放置的任何参考符号解释为限制权利要求。词语“包括”不排除除了在权利要求中所列以外的元件或步骤的存在。在元件前面的词语“一”或“一个”不排除多个这种元件的存在。本发明可以凭借软件、通过适当的计算机编程实现。在***权利要求列举出几个方法，这些方法中的一些可以通过计算机可读的软件或硬件的一个相同的项目进行实施。

Claims (7)

1.一种逻辑组件，包括单阈值且单导电类型的电路元件，该逻辑组件包括：

逻辑电路(410)，具有至少一组开关，每一个开关具有主电流路径和控制端子，所述主电流路径形成具有与电源线耦合的第一和第二导电端子的串联配置，所述主电流路径与形成逻辑组件(400)的输出的公共节点耦合，并且所述开关的控制端子与时钟电路耦合，用于向所述控制端子提供彼此不重叠的时钟信号(clKA，clkC)，以及

输出升压电路(420)，用于提升所述逻辑组件(400)的输出，该输出升压电路(420)包括使得能够向所述逻辑组件(400)的输出供给额外的电荷的电容性装置(421)，以及使得能够向所述电容性装置(421)的第一端额外供给电荷的自举电路(422)，从而在所述电容性装置的第二端产生提升的电压。

2.根据权利要求1的逻辑组件，其中所述输出升压电路与逻辑组件的一组开关中的控制端子之一耦合。

3.根据权利要求1的逻辑组件，其中所述输出升压电路与逻辑电路的输出耦合。

4.根据权利要求1的逻辑组件，其中所述开关是包括晶体管的任何开关。

5.根据权利要求1的逻辑组件，其中所述一组开关的所述第一和第二导电端子中的至少一个与电源线直接耦合，用于提供逻辑门。

6.根据权利要求1的逻辑组件，其中所述一组开关的所述第一和第二导电端子中的一个或二者通过一个或更多个逻辑元件与电源线耦合，用于提供逻辑门。

7.根据权利要求1的逻辑组件，其中所述自举电路接收多个时钟信号，用于同步多个级联的逻辑组件。

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