CN101268378A - 标准化测试仪器底盘中的电路卡同步 - Google Patents

标准化测试仪器底盘中的电路卡同步 Download PDF

Info

Publication number
CN101268378A
CN101268378A CNA2006800346450A CN200680034645A CN101268378A CN 101268378 A CN101268378 A CN 101268378A CN A2006800346450 A CNA2006800346450 A CN A2006800346450A CN 200680034645 A CN200680034645 A CN 200680034645A CN 101268378 A CN101268378 A CN 101268378A
Authority
CN
China
Prior art keywords
reference clock
circuit card
compliant
pxi
bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006800346450A
Other languages
English (en)
Inventor
安夫尼·里
葛岚·戈麦斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of CN101268378A publication Critical patent/CN101268378A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G01R31/31726—Synchronization, e.g. of test, clock or strobe signals; Signals in different clock domains; Generation of Vernier signals; Comparison and adjustment of the signals

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

藉由经由PXI_LOCAL以提供数个控制信号，以在诸如PXI之类的标准化底盘中获得精确的定时控制。在每一最小公倍数(Least Common Multiple，LCM)边沿，最小公倍数信号使得所有时钟具有一致的时钟边沿。开始序列使得测试***中的所有PXI扩展卡在相同的时间开始。MATCH线使得引脚卡模块检查预期的DUT输出，以及根据DUT输出检查以决定是继续执行其局部测试程序，还是环回并重复局部测试程序的一部份。测试结束(End Of Test，EOT)线使得如果引脚卡模块中的局部测试程序检测到错误，则任何一个引脚卡模块立即结束运行于其它引脚卡模块中的局部测试程序。

Description

标准化测试仪器底盘中的电路卡同步
技术领域
本发明涉及一种用于测试诸如集成电路(integrated circuit，IC)之类的半导体装置的测试***，且特别是涉及一种精确定时控制(precise timingcontrol)，此精确定时控制是标准化测试仪器底盘(standardized testinstrumentation chassis)中先前技术的(state-of-the-art)自动测试设备(Automatic Test Equipment，ATE)***所需要的，此标准化测试仪器底盘诸如用于仪器的周边组件互连扩展(Peripheral Component Interconnect(PCI)eXtensions for Instrumentation，PXI)底盘。
背景技术
传统的先前技术的ATE测试***的高成本的主要原因在于ATE测试仪(tester)结构的特定(specialized)性能和复杂性能。ATE测试仪的制造商普遍使用多个ATE测试仪平台(platform)，不但各个制造商所使用的ATE测试仪平台之间是不兼容的(incompatible)，而且平台之间也是不兼容的。由于这种不兼容性，所以每一ATE测试仪需要其自身的特定的硬件模块以及软件模块，而这些特定的硬件模块以及软件模块不能用于其它的ATE测试仪。开发此特定的硬件和软件的成本是昂贵的，并且费时以及使用起来也很困难。安装、编程以及操作此测试仪的技术人员通常需要陡峭的学习曲线(steep learning curve)。
由于传统的ATE测试仪结构的专用(dedicated)性能，所以对于给定的ATE测试仪，所有的硬件和软件都必须保持固定的配置。为了测试IC，则开发专用的全局测试***程序(global test system program)，此专用的全局测试***程序使用了定义各种测试数据、信号、波形以及电流和电压电平中的一些或者全部的能力，也可以收集(collect)被测试装置(Device UnderTest，DUT)响应以及决定DUT通过/失效(pass/fail)。ATE测试***的特定性能使得其可以大规模地测试大量的DUT以确保其通过所有的测试，从而被用于商业应用。在这样的环境中，同一ATE测试***以及测试软件被重复用于测试每一DUT。
相反，ATE测试***一般不用于测试以及验证(verification)原型装置(prototype device)，此原型装置可以包含设计(design)、制造错误(manufacturing errors)或者其它故障(bugs)。如上所述，开发特定的模块以测试原型装置的成本是非常昂贵的。此外，测试软件本身也可能具有错误，以及ATE测试***的复杂性和ATE测试仪软件的特定性能也使得其很难调试(debug)以及修改(modify)全局测试***程序。ATE***甚至不能用于“概念型验证(proof-of-concept)”试验电路板(breadboard)的实验室环境工作台测试(laboratory environment benchtop testing)以及其它的早期硬件设计，而对此测试设备而言，低成本以及简单的使用是必需的。
为了增加弹性以及应用性，以及为了进一步降低测试***的成本，需要使用标准化测试结构以及测试仪软件，从而ATE***能够采用来自于第三方制造商预制的仪器卡(instrument card)以及装置驱动器软件，而不是重新设计硬件模块以及局部测试程序软件(local test program software)。标准化的结构以及测试仪软件也使得测试工程师(test engineer)在装置的生产前测试期间能够根据需要快速地改***件和软件。
例如，PXI是电子仪器的标准化***，此电子仪器由特定的外壳(enclosure)、特定的底板(backplane)和总线结构、以及可以用来安装各种类型的仪器的***卡(plug-in card)组成。PXI是一种能够将PCI电气总线性能与耐震(rugged)、模块化以及紧密PCI(compactPCI，cPCI)的欧洲卡机械封包(Eurocard mechanical-packaging)相结合的基于测量平台和自动***的耐震个人计算机(personal computer，PC)，从而增加特定的同步总线以及密钥软件(key software)性能。PXI的更详细的性能可以参看“″PXF<TM>Hardware Specification，″Revision 2.2，September 22，2004，byPXI Systems Alliance”，也可以从网站“www.pxisa.org”上获得，该揭露的内容是完整结合于本说明书中。
图1是示例PXI***100以及PXI所提供的部分底板(backplane)总线信号的图形。PXI***100包括底盘(chassis)、底板(backplane)以及用于卡或者模块的插槽(slot)。需要注意的是，藉由控制器(图1中未绘出)执行全局测试***程序来控制PXI***100，此控制器可以位于PXI***中的一个插槽中或者位于PXI***100(例如，PC)的外部。PXI***中的卡中的至少其中之一是星形触发卡(star trigger card)110，此星形触发卡110用作PXI底盘的局部控制器(local controller)，以及星形触发卡110是待发送至其它卡或模块的信号的中心点，或者是待从其它卡或模块接收的信号的中心点。
在图1中，特定段(segment)104中的一个或者多个PXI卡或模块102以及一个或者多个星形触发卡110并联连接至cPCI总线106以及触发总线(trigger bus)PXI_TRIG108，如图1所示，具有8条PXI_TRIG线，当然可以包括不同数量的线。藉由允许一测试控制器与各个模块进行通话(talk)，为了配置上的目的，基于cPCI规范的cPCI总线106提供了测试控制器或个人计算机(图1没有绘示)与星形触发卡110和PXI引脚卡或模块102之间的界面(interface)。此外，所有段中的PXI卡或模块102以及星形触发卡110接收10MHz的参考时钟PXI_CLK10 116，以经由底板而在很短的延迟(例如，1-2纳米)内同步。藉由cPCI标准以规范cPCI总线106以及PXI_CLK10 116。可以采用桥接器(bridge)118以扩展诸如cPCI总线106之类的信号至其它的段或者底盘。
为了便于cPCI所提供的模块以外的模块之间的通信，PXI提供触发总线(trigger bus)PXI_TRIG 108，此PXI_TRIG 108被定义为模块之间的标准化连接。也就是说，任何模块都能够驱动PXI_TRIG 108，以及连接至PXI-_TRIG 108的任何模块都能够接收PXI_TRIG 108上的信号。图1所绘示的PXI_TRIG 108具有8条PXI_TRIG线，当然，在另一实施例中，也可以包括不同数量的PXI_TRIG线。因为PXI的负载限制，PXI限制一定的驱动器以仅仅驱动10个负载或者模块，所以PXI底盘中的PXI_TRIG 108可以被分离为不同的段，PXI_TRIG 108连接至段中的所有模块，但是必须采用桥接器才能连接至其它段中的模块。
藉由采用局部总线(local bus)PXI_LOCAL 112以菊花链接(daisy-chain)星形触发卡110以及引脚卡或模块102，则PXI也可以扩展cPCI，此局部总线PXI_LOCAL 112连接至每一PXI模块102或者星形触发卡110上的左(left，L)连接器以及右(right，R)连接器。图1所绘示的PXI-_LOCAL 112具有12条PXI_LOCAL线，当然，在另一实施例中，也可以包括不同数量的PXI_LOCAL线。PXI许可藉由模块来开启和定义的局部总线规范，从而模块或者测试开发者能够采用局部总线以用于任何目的。
此外，经由点对点PXI_STAR总线(point-to-point PXI_STAR bus)114，星形触发卡110连接至穿过所有段的PXI底盘中的每一插槽，图1所绘示的PXI_STAR总线114具有13线，当然，在另一实施例中，也可以包括不同数量的线。PXI_STAR总线114允许星形触发卡110在同一时间开启多个模块。
cPCI总线，PXI_CLK10，PXI_LOCAL以及PXI_STAR不具有扇出(fanout)限制，从而能够连接至PXI底盘的所有段中的模块。
图2是PXI卡盒(PXI card cage or enclosure)200的图形，以及图3是PXI卡300的图形。一些公司生产多种执行特定功能的PXI仪器，包括可编程电源(programmable power supplies)、任意波发生器(ArbitraryWaveform Generators，AWGs)、数字转换器(DiGiTizers，DGTs)以及射频(Radio Frequency，RF)信号发生器(signal generator)。PXI仪器被典型地用作工作台测试设备(benchtop test equipment)或者作为小功能测试***。从PXI卡至外部装置的连接经由BNC、SMA以及SMB，这通常穿过前面板电缆连接(front panel cable connections)来达成，或者藉由PXI卡设计者所决定的其他连接器来达成。PXI卡通常配置有用于Windows、LabView等等的软件驱动器。
因为存在一些现有的PXI仪器卡，所以相对于从头开始开发相同的仪器，采用一些现有的仪器卡作为ATE测试***的一部分能够很大程度地缩短开发时间。当给定的测试***模块的预期生产数量是很少时，采用ATE测试***中现有的仪器卡比开发新的模块更节约成本。此外，标准化PXI结构以及全局测试***软件使得测试工程师在装置的生产前测试期间能够根据需要来快速地改***件和软件。
然而，因为PXI没有被开发为可以生成现代化ATE测试***所需要的精确的定时控制，所以至今仍然不能采用复杂ATE测试***中的PXI。所以，需要提供PXI之类的标准化测试仪器底盘中的精确的定时控制，从而实现具有标准化测试仪器***的所有优点的ATE测试***。因为标准化测试仪器底盘中的多个卡是固定的，所以还需要提供穿过多个标准化测试仪器底盘的精确的定时控制。
更具体地说，需要使得测试***中的所有模块同时开始，在PXI中，PXI_STAR能够提供以上操作。然而，根据星形触发卡以及底板的设计，PXI_STAR被限制于固定数目的模块(例如，13个模块)。如果需要具有多于13个同步模块的测试***，则需要采用除了PXI_STAR之外的一些组件。尽管PXI提供了PXI_CLOCK10，但是测试***模块可以用模块中所生成的更快的时钟频率来操作，此更快的时钟频率诸如20.833MHz、125MHz等等，从以上事实可以看出，需要第二种需要。如果这些时钟不能相互同步，则模块不能在相同的时间被开始。所以，需要在模块中生成同步时钟。
PXI底盘仅仅具有一定数目的模块，然而一些测试***将需要一个以上的底盘才能提供更大数量的模块，从以上事实可以看出，还需要第三种需要。从而，需要多个PXI底盘以保持测试***中的所有模块。PXI能够定址该底盘上的模块。此外，经由cPCI协定(protocal)所规范的桥接器，PXI中存在着使有限的多个底盘同步的能力。cPCI桥接器允许PCI在不同底盘中的模块中进行通信。然而，PXI不能将其它信号(PXI_CLK10、PXI_TRIG、PXI_LOCAL以及PXI_STAR)连接至多个底盘。因此，在PXI中，不存在一种允许模块在同一时间开始或者生成穿过底盘的同步快速时钟的机制。这就需要使穿过多个PXI底盘的时钟以及模块同步。
在ATE测试***中，每一模块或引脚卡上的每一引脚(pin)可以包括专用集成电路(Application Specific Integrated Circuit，ASIC)、诸如随机存取存储器(Random Access Memory，RAM)之类的存储器以及其它引脚电子器件，以及可以执行局部测试程序以生成用于DUT输入引脚的向量(vector)。藉由在控制器中执行全局测试***软件，以控制底盘中的引脚以及模块的基本配置、同步和开始，但是在每一引脚测试仪中，每一引脚卡或模块执行其自身的局部测试程序。
为了整个测试***的正确操作，用于每一引脚的局部测试程序必须被精确地开始或者停止。除了开始和停止操作之外，在局部测试程序中，还需要循环(loop around)操作。例如，当执行局部测试程序时，在某一向量，局部测试程序需要检查(check)某一条件(例如，检查DUT输出引脚上的某一输出)，以及基于该检查，以决定是否继续(如果观测到预期条件)或者环回(loop back)并重复局部测试程序的一部分(如果没有观测到预期的条件)。这种环回能力在锁相环路(Phase-Locked Loop，PLL)中经常需要，在开始进一步的测试前，PLL必须已经稳定。例如，在等待PLL稳定的时候，其它的模块必须环回以及重复其局部测试程序的多个区段。在其它测试***中，一种专用连接用于这个目的。然而，PXI不会准备环回能力，这种环回能力就是，测试***中的模块能够同时决定需要进行环回。因此，在PXI的配置中需要一种机制以指出模块环回以及重复其局部测试程序的区段或者继续其局部测试程序。
发明内容
本发明的实施例提供了一种诸如PXI之类的标准化测试仪器底盘中的精确的定时控制，从而具有标准化测试仪器***的所有优点的测试***得以实现。藉由经由符合规范的(specification-compliant)的匹配长度的参考时钟迹线(trace)以提供诸如PXI_CLK10之类的参考时钟，以及藉由经由诸如PXI_LOCAL之类的总线以提供几个非规范控制信号，以获得精确的定时控制。更具体地说，生成最小公倍数(Least Common Multiple，LCM)信号，以及将此LCM信号分布在PXI_LOCAL上并使用此LCM信号，从而在测试***中生成的所有时钟能够被同步化，以具有发生在每一LCM边沿的一致的时钟边沿。也生成开始序列，以及此开始序列被分布在PXI_LOCAL上，从而测试***中的所有PXI扩展卡(expansion card)以及模块能够在相同的时间开始。此外，MATCH线被提供在PXI_LOCAL上，以使得引脚卡(pincard)模块检查预期的DUT输出，以及根据DUT输出检查的结果，以决定继续执行其局部测试程序或者环回并重复局部测试程序的区段。测试结束(end oftest，EOT)线也同样地被提供在PXI_LOCAL上以使得，如果引脚卡模块中的局部测试程序检测到错误，则任何一个引脚卡模块立即结束在所有其它引脚卡模块中运行的局部测试程序。
用于精确定时的PXI底盘可以包括需要接收10MHz时钟PXI_CLK10以及生成高频时钟的模块或者引脚卡。此模块或者引脚卡可以包括生成诸如125MHz的主时钟(Master CLock，MCLK)以及20.833MHz的总线时钟(Bus ClocK，BCLK)之类的信号的时钟生成电路(clock generationcircuit)。控制信号或者数据必须从较慢的频域(frequency domain)(例如，BCLK)过渡到较快的频域(例如，MCLK)，由于这种过程需要时间，所以MCLK以及BCLK需要被同步化。时钟生成电路包括PLL、同步器脉冲电路(synchronizer pulse circuit)以及分频器电路(divider circuit)。PLL接收来自于符合PXI的开始触发卡的PXI_CLK10，PLL接着生成250MHz时钟。250MHz时钟被发送至分频器电路，此分频器电路生成125MHz MCLK(250MHz时钟除以2)以及20.833MHz BCLK(250 MHz时钟除以12)。250MHz时钟也被发送至同步器脉冲电路，此同步器脉冲电路也接收LCM信号以及生成同步脉冲。分频器电路接收同步脉冲，以及此同步脉冲帮助分频器电路生成同步的MCLK以及BCLK。
LCM信号被选择为具有与测试***中的需要被精确同步化的所有时钟的时钟周期的最小公倍数相等的周期，诸如PXI_CLK10、BCLK以及MCLK。这些信号的周期的最小公倍数是1200ns，因此，LCM信号具有1200ns周期，以及在开始触发卡中生成LCM信号以作为PXI_CLK10的12分频(divide by 12)。藉由如上所述来选择LCM信号，在任何模块上所生成的时钟信号的时钟周期是LCM周期中的时钟周期的整数倍。分频器电路采用同步脉冲以生成MCLK以及BCLK，从而MCLK以及BCLK中的每一个具有与LCM的上升沿(rising edge)相一致的上升沿。LCM信号在局部总线之一(例如，PXI_LOCAL0)上被传送至需要被同步化的所有模块。
表示一开始条件(start condition)的已知序列可以位于能够被所有模块检测的PXI_LOCAL上。当DUT将被测试时，藉由控制器中的全局测试***程序，每一模块被首先配置以及处理(arm)，以及只要被处理，每一模块检查用于表述开始条件的已知序列的PXI_LOCAL上的特定时间(particular time)。当在预定的时间检测到已知的开始序列，则开始模块中的局部测试程序。为了该开始序列可以采用两个PXI_LOCAL信号，该开始序列在此被定义为START，以及此特定时间可以被定义为LCM信号的上升沿。星形触发卡可以将开始序列配置在START上，其被菊花链接至底盘上的所有其它模块。在LCM信号上升之后的第一PXI_CLK10周期期间，该开始序列被用于PXI_LOCAL。藉由上述操作，所有的模块被确保当PXI_CLK10下降时能够检测到(see)该开始序列。
经由PXI_LOCAL，可以提供MATCH线，以使得引脚卡模块检查预期的DUT输出，以及根据DUT输出检查的结果来决定继续执行模块的局部测试程序或者环回并重复局部测试程序的区段。经由承载用于开始模块的已知序列的相同PXI_LOCAL总线之一，可以提供MATCH线。因为只要在特定时间(LCM上升沿)存在已知的序列，则在下一个LCM上升沿之前，开始模块不再需要PXI_LOCAL总线，从而上述两个应用是可能的。在任何情况下，模块中的每一个能够驱动用于MATCH线的PXI_LOCAL总线，以及模块中的每一个能够从PXI_LOCAL读取MATCH线。
当一个模块检测到非匹配的条件(非预期的DUT输出)，其可以驱动正被用作MATCH线的PXI_LOCAL总线成为低电平，以指出非匹配条件。非匹配条件将被其它模块检测出，这将根据需要来决定继续或者重复其局部测试程序的一部分。
EOT线也同样地被提供在PXI_LOCAL上，以使得如果引脚卡模块中的局部测试程序检测到错误，则任何一个引脚卡模块立即结束在所有其它引脚卡模块中运行的局部测试程序。藉由使得模块驱动能够被所有其它模块读取的EOT线，则所有模块中的局部测试程序能够被停止，而无需控制器中的全局测试程序的干涉。经由用于承载开始模块的已知序列的相同PXI_LOCAL总线之一，可以提供EOT线。任何经历错误条件的模块可以驱动EOT线成为低电平，以及所有的模块可以依序读取EOT线，以决定任何模块是否已经经历了错误条件。如果任何模块都已经经历了错误条件以及已经驱动EOT线成为低电平，则所有的模块立即结束其局部测试程序。
发明的效果
上述的精确定时以及同步可以被扩展至多底盘测试***。在多底盘实施例中，经由匹配长度的差动电缆以及主星形触发卡上的分离的连接器，来自于底盘中的符合PXI的主(master)星形触发卡的PXI_CLK10、LCM、START、MATCH以及EOT可以被发送至一个或者多个其它符合PXI底盘中的从(slave)星形触发卡。对于每一底盘，可以使用专用的连接器，以确保每一底盘的延迟是相同的。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
图1是示例PXI***100以及PXI所提供的部分底板总线信号的图形。
图2是示例PXI卡盒的示意图。
图3是示例PXI的示意图。
图4是根据本发明实施例，适于精确定时的示例PXI底盘的示意图。
图5是根据本发明实施例，采用MATCH线的模块所执行的示例的局部测试程序的示意图。
图6是根据本发明实施例的示例PXI_LOCAL总线的示意图，在此示例PXI_LOCAL总线中，两个PXI_LOCAL总线已经被用于ETO线以及两个PXI_LOCAL总线已经被用于MATCH线。
图7是根据本发明实施例的包括具有精确定时以及同步控制的多个PXI底盘的示例测试***的示意图。
图8是根据本发明实施例的示例的多底盘PXI_CLK10分布方案的示意图。
图9是根据本发明实施例的示例的多底盘LCM分布方案的示意图。
图10是根据本发明实施例的用于生成MCLK以及BCLK的示例逻辑电路的示意图。
具体实施方式
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。然而这些实施例并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的结构及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
更具体地说，需要注意的是，为了说明本发明，在此采用PXI底盘来描述本发明的实施例，当然，具有标准化规范、符合规范的端口(port)以及底板的其它标准化测试仪器底盘都属于本发明的保护范围。例如，cPCI相似于PXI，但是具有稍微不同的形式因素和总线结构。
本发明的实施例的目的在于提供诸如PXI之类的具有标准化规范的测试仪器底盘中的精确定时控制，从而可以实现具有标准化测试仪器的所有优点的测试***。藉由经由预先存在的符合规范的(specification-compliant)、匹配长度的参考时钟迹线(trace)，以提供诸如PXI_CLK 10之类的参考时钟至所有符合规范的电路卡；以及藉由经由诸如PXI_LOCAL之类的具有公开的使用者可配置的规范的预先存在的总线，以提供几个非规范控制信号，此PXI_LOCAL经由底盘底板上的符合规范的迹线以并联连接至穿过底盘中所有的段的所有电路卡，从而获得精确的定时控制。在此定义的非规范控制信号是在标准化规范中没有定义的控制信号。
更具体地说，生成最小公倍数(Least Common Multiple，LCM)信号，以及将此LCM信号分布在诸如PXI_LOCAL之类的总线上，并使用此LCM信号，从而在测试***中生成的所有时钟能够被同步化，以具有发生在每一LCM边缘的一致的时钟边缘(例如，上升沿)。也生成一开始序列，以及此开始序列被分布在诸如PXI_LOCAL之类的总线上，并使用此开始序列，从而测试***中的诸如PXI扩展卡(expansion card)以及模块的所有符合规范的电路卡，能够在相同的时间开始。此外，MATCH线被提供在诸如PXI_LOCAL之类的总线上，以使得引脚卡(pincard)模块检查预期的DUT输出，以及根据DUT输出检查的结果，以决定继续执行其局部测试程序或者环回并重复局部测试程序的区段。测试结束(end of test，EOT)线也同样地被提供在诸如PXI_LOCAL之类的总线上，以使得如果引脚卡模块中的局部测试程序检测到错误时，则任何一个引脚卡模块立即结束在所有其它引脚卡模块中运行的局部测试程序。
同步生成快速的时钟。图4是根据本发明实施例，适于精确定时的示例PXI底盘400的示意图。如上所述，在ATE***中，电路卡、模块或者引脚卡需要接收诸如PXI_CLK10之类的参考时钟，以及生成高频时钟。在图4的实施例中，电路卡、模块或者引脚卡402包括生成125MHz的王时钟(Master CLocK，MCLK)以及20.833MHz的总线时钟(Bus ClocK，BCLK)的时钟生成电路(clock generation circuit)404。BCLK是为了和PXI底盘中的所有卡进行通信而被底板总线采用的控制频率。此控制频率被用于总线协定、寄存器编程(register programming)以及需要以较慢速度来控制的任何其它组件。MCLK是事件频率(event frequency)，此事件频率是驱动测试仪引脚电路用的频率。事件频率是指一基于事件的***中生成事件时的速率。在本发明的实施例中，当控制信号或者数据必须从较慢的频域(frequency domain)(例如，BCLK)过渡到较快的频域(例如，MCLK)时，由于这种过程需要时间，所以事件频率和控制频率需要被同步化。需要注意的是，为了说明的目的，在此采用125MHz以及20.833MHz，需要知晓的是，其它的时钟频率也属于本发明的范围。
时钟生成电路404包括PLL406、同步脉冲电路408以及分频器电路410。PLL406接收来自于符合PXI的星形触发卡412的诸如PXI_CLK10之类的参考时钟，藉由采用诸如集成电路***(Integrated Circuit Systems，ICS)8432频率合成器(Frequency Synthesizer)之类的标准现有时钟合成器组件，PLL406接着生成诸如250MHz时钟之类的PLL时钟422。250MHz PLL时钟被发送至分频器电路410，藉由采用诸如ON Semiconductor
Figure A20068003464500171
MC100EP016计数器、MC100EP05 AND/NAND门(gate)以及MC100EP29D正反器(flip-flop)之类的组件，此分频器电路410生成125MHz MCLK(250MHz时钟的2分频)以及20.833MHz BCLK(250MHz时钟的12分频)。250MHz时钟也被发送至同步器脉冲电路408，此同步器脉冲电路408也接收LCM信号414以及生成同步脉冲146。分频器电路410接收同步脉冲416，以及此同步脉冲416帮助分频器电路410生成同步的MCLK以及BCLK。
在本发明的实施例中，LCM信号414被选择为具有与测试***中的需要被精确同步化的所有时钟的时钟周期的最小公倍数相等的周期。在本实施例中，PXI_CLK10具有100ns的时钟周期，MCLK具有8ns的时钟周期，以及BCLK具有48ns的时钟周期。100ns、8ns以及48ns的最小公倍数是1200ns，因此，LCM信号414的周期是1200ns，以及在开始触发卡412中生成LCM信号414以作为PXI_CLK10的12分频。藉由如上所述来选择LCM信号414，在任何模块上所生成的所有时钟信号的时钟周期是LCM周期中的时钟周期的整数倍。在本实施例中，在1200ns LCM周期中，PXI_CLK10具有12个时钟周期；在1200ns LCM周期中，BLCK具有25个时钟周期；以及在1200ns LCM周期中，MCLK具有150个时钟周期。藉由采用具有整数倍的LCM周期中的时钟周期的时钟，不存在截断(truncated)的时钟周期，从而使得时钟信号上的抖动(jitter)更少。
分频器电路410采用同步脉冲416以生成MCLK以及BCLK，从而MCLK以及BCLK中的每一个具有与PXI_CLK10以及LCM的类似边沿(edge)相一致的类似边沿(例如，上升沿)。图10是根据本发明实施例的用于生成MCLK以及BCLK的示例逻辑电路的示意图。
采用LCM信号414以使测试***中所生成的时钟同步的结果是，使得模块具有与PXI_CLK10一般情况下不同步但是却在LCM信号414的上升沿的时候同步的时钟，从而确保在LCM信号414的上升沿的特定时间同步。对于这些模块中的任何一个，当其时钟的上升沿与LCM信号414的上升沿一致时，这使得将控制信号以及数据从一个模块过渡到另一个模块，以及从一个频域过渡到另一个频域成为可能。
在本实施例中，LCM信号414在局部总线之一上(例如PXI_LOCAL0)被传送至需要同步的所有模块。在LCM信号414被模块接收后，其与PXI_CLK10同步，从而每一模块中的每一电路在大约相同的时间检测到(see)LCM信号414，以及每一模块都能够在相同的时间开始、停止以及传送数据或者控制各信号。需要定时精度高的每一模块，不管其是否生成了时钟，都可以接收LCM信号414。
起动模块。如上所述，为了开始其它模块中的局部测试程序，PXI提供固定数量(例如，13条)的星形触发卡与其它模块之间的点对点PXI_STAR线。然而，相对于PXI底盘以及底板所提供的固定数量的点对点PXI_STAR线，一些测试***需要更多的模块。藉由将表示开始条件(start condition)的已知序列配置在能够被所有模块检测的PXI_LOCAL上，本发明的实施例克服了这个限制。当DUT将被测试时，藉由控制器中的全局测试***软件，每一模块被首先配置以及处理(arm)，以及只要被处理，每一模块检查用于表述开始条件的已知序列的PXI_LOCAL上的预定时间。当在预定的时间检测到已知的开始序列，则开始模块中的局部测试程序。
在图4所示的本发明的实施例中，对于开始序列，可以采用两个局部总线信号(例如，PXI_LOCAL[1，2])，在此被定义为START[1，2]，以及预定时间可以被定义为位于LCM信号414的类似边沿(例如，上升沿)之后的第一PXI_CLK周期。开始触发卡412可以将开始序列(例如，[0，0])配置在START[1，2]上，其被菊花链接至底盘上的所有其它模块。在LCM信号上升之后的第一PXI_CLK 10周期期间，开始序列被用于PXI_LOCAL[1，2]。藉由上述操作，所有的模块被确保当PXI_CLK10在420下降时能够检测到(see)该开始序列。
匹配条件。如上所述，在本发明的实施例中，MATCH线可以被提供在PXI_LOCAL上，以使得引脚卡模块检查预期的DUT输出，以及根据DUT输出检查的结果来决定继续执行模块的局部测试程序或环回并重复局部测试程序的区段。在图4所示的实施例中，MATCH线可以被提供在承载用于开始模块的已知序列的相同PXI_LOCAL总线之一上(例如，图4中的PXI_LOCAL1)。因为只要在预定时间(紧接LCM上升沿的第一PXI_CLK10周期)存在已知的开始序列，则在下一个LCM上升沿之前，开始模块不再需要PXI_LOCAL总线，所以双作用成为可能。在任何情况下，模块中的每一个能够驱动用于MATCH线的PXI_LOCAL总线，以及模块中的每一个能够从PXI_LOCAL1读取MATCH线。
MATCH线的功能描述如下。在PXI_LOCAL[1，2]在LCM信号上升沿被驱动为低电平[0，0]以指出一模块开始序列之后，PXI_LOCAL[1，2]可以被驱动或者浮置(float)为高电平状态[1，1]，以指出没有动作(activity)。然而，当一个模块检测到非匹配的条件(非预期的DUT输出)，其可以禁用(de-assert)正被用作MATCH线的PXI_LOCAL总线(例如，驱动为低电平)，因此，例如[0，1]可出现在PXI_LOCAL[1，2]上以指出非匹配的条件。非匹配的条件将被其它模块检测出，其它模块将根据需要来决定继续或者重复其局部测试程序的一部分。
采用MATCH线的模块执行局部测试程序，图5是根据本发明实施例，采用MATCH线的模块所执行的示例的局部测试程序的示意图。在图5的局部测试程序500中，代码的第一区段502建立条件并初始化DUT。在执行代码的第二区段504之后，在506，局部测试程序检查该DUT输出是否符合预期的条件。根据检查的结果，在508，局部测试程序将驱动MATCH线成为高电平或者低电平。在510，接着读取MATCH线，以及如果在MATCH线上出现了0，则指出在一个或者多个模块中存在着非匹配的条件，以及局部测试程序进行环回操作以在512重复该代码的第一和第二区段。然而，如果在MATCH线上出现了高电平，则指出匹配条件存在于所有模块中，以及在514继续局部测试程序以执行该代码的第三区段516。需要注意的是，经历非匹配的条件的任何模块可以驱动MATCH线为低电平，以及所有的模块随后读取MATCH线以决定是否任何模块都已经经历了非匹配的条件。如果任何模块都经历了非匹配的条件以及驱动MATCH线为低电平，则所有模块将在其局部测试程序中环回并重复该代码的第一以及第二区段。
测试结束(EOT)。如上所述，EOT线也同样地被提供在PXI_LOCAL上，以使得如果引脚卡模块中的局部测试程序检测到错误，则任何一个引脚卡模块立即结束在所有其它引脚卡模块中运行的局部测试程序。EOT线的目的不是为了同步，而是为了藉由在合理的时间内停止每一模块和引脚以有效地执行局部测试程序。如上所述，对于每一模块上的每一引脚，执行局部测试程序。存在一些长的局部测试程序，也有一些短的局部测试程序。如果短的局部测试程序检查DUT并发现错误，则优选的操作是立即停止其它模块中的所有局部测试程序，而不是等待所有局部测试程序被完成。藉由使得模块驱动能够被所有其它模块读取的EOT线，则所有模块中的局部测试程序能够被停止，而无需控制器中的全局测试程序的干涉。在图4所示的实施例中，EOT线可以被提供在用于承载开始模块的已知序列的相同PXI_LOCAL总线之一上(例如，图4中的PXI_LOCAL2)。每一模块能够驱动用于EOT线的PXI_LOCAL2总线，以及每一模块能够从PXI_LOCAL2读取EOT线。
EOT线的功能描述如下。在PXI_LOCAL[1，2]在LCM信号上升沿被驱动为低电平[0，0]以指出一模块开始序列之后，PXI_LOCAL[1，2]可以被驱动或者浮置(float)为高电平状态[1，1]，以指出没有动作(activity)。然而，当一个模块检测到DUT错误时，其可以驱动正被用作EOT线的PXI_LOCAL2总线成为低电平，因此，例如[1，0]可出现在PXI_LOCAL[1，2]上，以指出一错误条件。错误条件将被其它模块检测出，其它模决将接着立即停止其局部测试程序以及结束测试。需要注意的是，任何经历错误条件的模块可以驱动EOT线为低电平，以及所有的模块可以依序读取EOT线，以决定任何模块是否已经经历了一错误条件。如果任何模块都已经经历了一错误条件以及已经驱动EOT线为低电平，则所有的模块立即结束其局部测试程序。
PXI_LOCAL的用途。图4已经绘示了MATCH以及EOT线，而其都只包括一条PXI_LOCAL总线。然而，在本发明的另一实施例中，对于MATCH线，可以采用两条PXI_LOCAL总线，以及对于EOT线，可以采用两条PXI_LOCAL总线。图6绘示了此实施例，在图6中，如果检测到非匹配条件，则测试***600中的模块602中的每一个能够驱动MATCH_OUT线为低电平状态。藉由星形触发卡612接收MATCH_OUT线，以及经由作为MATCH_IN的另一PXI_LOCAL总线而送回。模块602中的每一个能够读取MATCH_IN，以决定是继续其测试程序还是环回。同样，如果检测到错误条件，则模块602中的每一个能够驱动EOT_OUT线为低电平状态。藉由星形触发卡612接收EOT_OUT线，以及经由作为EOT_IN的另一PXI_LOCAL总线而送回。模块602中的每一个能够读取EOT_IN，以决定是否终止其测试程序。需要注意的是，在图6的实施例中，仅仅涉及了5条PXI_LOCAL总线，因为PXI_LOCAL总线中的两条总线(更具体地说是PXI_LOCAL[1，2])具有两个作用，首先用作START线，接着用作MATCH_IN和EOT_IN线。
多底盘。如图7所示，根据本发明的实施例，上述的精确定时以及同步可以被扩展至多底盘测试***700。在多底盘实施例中，经由匹配长度的差动电缆以及主星形触发卡712上的分离的连接器，来自于主(master)底盘702中的符合PXI的主星形触发卡712的PXI_CLK10、LCM、START可以被发送至一个或者多个其它符合PXI的从(slave)底盘704中的符合PXI的从星形触发卡706。对于每一从底盘704以及主底盘702，在主触发卡712上使用特定的连接器，以确保每一底盘的延迟是相同的。例如，在图7中，在708，10MHz时钟被输入到主星形触发卡712。经由连接器710，10MHz时钟作为PXI_CLK10而被缓冲以及分布至另一从底盘704。经由连接器714，PXI_CLK10也被分布至主星形触发卡712，经由连接器716，其环回至主星形触发卡712。需要注意的是，电缆718以及720具有实质上相同的长度，从而所有的底盘在几乎相同的时间接收PXI_CLK10(假定相同的PXI底板版本被用于所有的底盘中)。在PXI_CLK10经由连接器716而被输入至主星形触发卡712之后，其被转换为单个完整的信号，以及在736，经由底板被缓冲并分布至主底盘702中的模块。
图8是根据本发明实施例的示例的多底盘PXI_CLK10分布方案的示意图。在图8中，开关800用于在来自于前面板连接器的外部10MHz输入与温度补偿晶体振荡器(Temperature Compensated crystal Oscillator，TCXO)所生成的10MHz信号之间进行切换。在图8所示的实施例中，除了PXI底板缓冲器804之外的所有组件都位于主星形触发卡中。需要注意的是，在PXI_CLK10被PXI底板缓冲器804缓冲后，PXI_CLK10经由具有相同长度的PXI_CLK10迹线806而被传送至其它插槽，此PXI_CLK10迹线806包括符合规范的匹配长度的迹线808，此符合规范的匹配长度的迹线808回送至主星形触发卡并且被一接收缓冲器810所接收。符合规范的匹配长度的迹线也是标准化PXI底板的一部分。
LCM可以采用另一相似的方案。图9是根据本发明实施例的示例的多底盘LCM分布方案的示意图。图9绘示了如何藉由采用12分频的电路900以从10MHz时钟来生成LCM，以及绘示了如何采用正反器904和906以在星形触发卡中重新同步LCM信号902，以及藉由已接收的10MHz时钟908的负边沿首先来使LCM信号重新时钟化(re-clock)，接着藉由已接收的PXI底盘10MHz时钟910的正边沿以使该LCM信号重新同步。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的结构及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (55)

1、一种用于同步电路卡的***，其特征在于包括：
具有标准化规范的底盘，所述底盘包括符合规范的插槽以及底板，用于提供耦接至所述插槽的多个电路卡之间的电连接；
耦接至所述插槽之一的符合规范的星形触发卡，用于分别经由符合规范的匹配长度的参考时钟迹线以及根据所述规范的使用者可配置的位于所述底板之上的总线，以提供一参考时钟以及最小公倍数信号至耦接至所述底盘中的其它插槽的其它符合规范的电路卡；以及
一个或多个符合规范的电路卡，耦接至所述底盘中的插槽，用以在类似时间接收所述参考时钟以及所述最小公倍数信号，以及生成一个或多个高频时钟，所述高频时钟具有与所述参考时钟以及所述最小公倍数信号上的类似边沿同步的类似边沿；
其中，所述最小公倍数信号是所述参考时钟以及所述一个或多个高频时钟的最小公倍数。
2、根据权利要求1所述的***，其特征在于，还包括符合规范的匹配长度的环回参考时钟迹线，用以从所述星形触发卡接收所述参考时钟，且提供所述参考时钟返回至所述星形触发卡，以及使得所述星形触发卡和所述其它的一个或多个电路卡在相同的时间接收所述参考时钟。
3、根据权利要求2所述的***，其特征在于，所述星形触发卡包括：
底板缓冲器，用以经由所述参考时钟迹线以及所述环回参考时钟迹线，以驱动所述参考时钟输出；以及
参考时钟接受缓冲器，用以从所述环回参考时钟迹线以接收所述参考时钟。
4、根据权利要求1所述的***，其特征在于，所述符合规范的电路卡中的一个或多个包括：
锁相环路，用以接收所述参考时钟以及生成锁相环路时钟；
耦接至所述锁相环路的同步器脉冲电路，用以接收所述锁相环路时钟和所述最小公倍数，以及生成同步脉冲；
耦接至所述同步器脉冲电路的分频器，用以接收所述同步脉冲和所述锁相环路时钟，以及生成所述一个或多个高频时钟，所述高频时钟具有与所述参考时钟以及所述最小公倍数信号的类似边沿同步的类似边沿。
5、根据权利要求1所述的***，其特征在于，所述星形触发卡还用于在最小公倍数周期中的预定时间，在所述总线上提供一开始序列。
6、根据权利要求5所述的***，其特征在于，所述最小公倍数周期中的所述预定时间是所述最小公倍数信号的所述类似边沿之后的第一参考时钟周期。
7、根据权利要求5所述的***，其特征在于，所述符合规范的电路卡中的一个或多个被配置为，当在所述的预定时间接收所述开始序列时，开始所述电路卡中的局部测试程序。
8、根据权利要求5所述的***，其特征在于，所述符合规范的电路卡中的一个或多个被配置为，当所述电路卡检测一非预期的被测试装置输出时，禁用所述总线上的一条或多条MATCH线；以及被配置为，如果一条或多条已禁用的MATCH线被相继检测到，则在运行于所述电路卡中的局部测试程序中进行环回操作。
9、根据权利要求8所述的***，其特征在于，和所述开始序列一样，所述总线上的所述MATCH线中的一条或多条可以采用相同的总线。
10、根据权利要求5所述的***，其特征在于，所述符合规范的电路卡中的一个或者多个被配置为，当所述电路卡检测出被测试装置错误时，禁用所述总线上的测试结束线；以及被配置为，如果已禁用的测试结束线随后被检测到，则结束在所述电路卡中运行的局部测试程序。
11、根据权利要求10所述的***，其特征在于，与所述开始序列一样，所述总线上的所述测试结束线可以采用相同的总线之一。
12、根据权利要求1所述的***，其特征在于，所述底盘包括用于仪器的周边组件互连PCI扩展PXI底盘，所述插槽包括符合PXI的插槽，所述底板包括符合PXI的底板，以及所述标准化规范包括PXI规范。
13、根据权利要求12所述的***，其特征在于，所述星形触发卡包括符合PXI的星形触发卡。
14、根据权利要求12所述的***，其特征在于，所述符合规范的匹配长度的参考时钟迹线包括PXI_CLK10迹线。
15、根据权利要求12所述的***，其特征在于，所述符合规范的使用者可配置的总线包括PXI_LOCAL总线。
16、一种用于同步电路卡的方法，所述电路卡耦接至具有标准化规范的底盘中的符合规范的插槽，所述底盘包括符合规范的底板，所述符合规范的底板用于提供耦接至所述插槽的多个电路卡之间的电连接，其特征在于所述方法包括：
经由所述底板上的符合规范的匹配长度的参考时钟迹线，以提供参考时钟至耦接至所述底盘中的插槽的符合规范的多个电路卡；
根据所述规范，经由使用者可配置的所述底板上的总线，以提供最小公倍数至所述符合规范的电路卡；以及
在相同时间，在所述符合规范的电路卡上接收所述参考时钟以及所述最小公倍数信号，以使所述多个电路卡同步，以及生成一个或者多个高频时钟，所述高频时钟具有与所述参考时钟以及所述最小公倍数信号上的类似边沿同步的类似边沿；
其中，所述最小公倍数信号是所述参考时钟以及所述一个或者多个高频时钟的最小公倍数。
17、根据权利要求16所述的方法，其特征在于，提供参考时钟的步骤包括：
接收和缓冲符合规范的星形触发卡中的接收所述参考时钟；以及
经由连接至其它电路卡的所述符合规范的匹配长度的参考时钟迹线以及经由连接至所述星形触发卡的符合规范的匹配长度的环回参考时钟迹线，以驱动出所述参考时钟，以使得所述星形触发卡和所述其它的电路卡在相同的时间接收所述参考时钟。
18、根据权利要求16所述的方法，其特征在于包括：
将所述参考时钟接收到锁相环路，以及生成锁相环路时钟；
接收所述锁相环路时钟和所述最小公倍数，以及生成同步脉冲；
接收所述同步脉冲和所述锁相环路时钟，以及生成所述一个或者多个高频时钟，所述高频时钟具有与所述参考时钟以及所述最小公倍数信号的类似边沿同步的类似边沿。
19、根据权利要求16所述的方法，其特征在于，还包括在最小公倍数周期中的预定时间在所述总线上提供一开始序列。
20、根据权利要求19所述的方法，其特征在于，所述最小公倍数周期中的所述预定时间是所述最小公倍数信号的所述类似边沿之后的第一参考时钟周期。
21、根据权利要求19所述的方法，其特征在于还包括，当在所述的预定时间接收所述开始序列时，开始所述符合规范的电路卡的一个或者多个电路卡中的局部测试程序。
22、根据权利要求19所述的方法，其特征在于还包括，当所述符合规范的电路卡的一个或者多个电路卡检测一非预期的被测试装置输出时，禁用所述总线上的一条或多条MATCH线；以及如果一条或者多条已禁用的MATCH线被随后检测出，则在运行于所述电路卡中的局部测试程序中进行环回操作。
23、根据权利要求22所述的方法，其特征在于还包括，对于所述MATCH线中的一条或多条，和所述开始序列一样，采用相同的总线中的一条或者多条。
24、根据权利要求19所述的方法，其特征在于还包括，当所述符合规范的电路卡中的一个或者多个电路卡检测被测试装置错误时，禁用所述总线上的测试结束线；以及如果已禁用的测试结束线随后被检测出，则结束在所述电路卡中运行的局部测试程序。
25、根据权利要求24所述的方法，其特征在于还包括，对于测试结束线，与所述开始序列一样，采用相同的总线之一。
26、根据权利要求16所述的方法，其特征在于还包括，采用用于仪器的周边组件互连PCI扩展PXI底盘、符合PXI的插槽、符合PXI的底板以及PXI规范。
27、根据权利要求26所述的方法，其特征在于，所述星形触发卡是符合PXI的星形触发卡。
28、根据权利要求26所述的方法，其特征在于，所述符合规范的匹配长度的参考时钟迹线包括PXI_CLK10迹线。
29、根据权利要求26所述的方法，其特征在于，所述使用者可配置的符合规范的总线是PXI_LOCAL总线。
30、一种用于支持多个电路卡之间的精确定时控制的装置，在包括具有标准化规范的底盘的***中，所述底盘包括符合规范的插槽和底板，用于提供耦接至所述插槽的多个电路卡之间的电连接，其特征在于所述装置包括：
符合规范的星形触发卡，耦接至所述插槽之一，所述符合规范的星形触发卡分别经由符合规范的匹配长度的参考时钟迹线以及根据所述规范的使用者可配置的位于所述底板上的总线，以提供一参考时钟以及最小公倍数信号至耦接至所述底盘中的其它插槽的其它符合规范的电路卡
31、根据权利要求30所述的装置，其特征在于，所述星形触发卡包括：
底板缓冲器，用以经由所述参考时钟迹线以及所述符合规范的匹配长度的环回参考时钟迹线，以驱动出所述参考时钟；以及
参考时钟接收缓冲器，用以从所述环回参考时钟迹线接收所述参考时钟，
其中所述环回参考时钟迹线使得所述星形触发卡和所述其它的一个或者多个电路卡一样在相同的时间接收所述参考时钟
32、根据权利要求30所述的装置，其特征在于，所述星形触发卡还用于在最小公倍数周期中的预定时间，在所述总线上提供一开始序列。
33、根据权利要求30所述的装置，其特征在于，所述最小公倍数周期中的所述预定时间是所述最小公倍数信号的上升边沿之后的第一参考时钟周期。
34、根据权利要求30所述的装置，其特征在于，所述星形触发卡包括符合PXI的星形触发卡。
35、根据权利要求30所述的装置，其特征在于，所述符合规范的匹配长度的参考时钟迹线包括PXI_CLK10迹线。
36、一种用于支持多个电路卡之间的精确定时控制的方法，在一种包括具有标准化规范的底盘的***中，所述底盘包括符合规范的插槽和底板，用于提供耦接至所述插槽的多个电路卡之间的电连接，其特征在于所述方法包括：
分别经由符合规范的匹配长度的参考时钟迹线以及根据所述规范的使用者可配置的位于所述底板上的总线，以提供参考时钟以及最小公倍数信号至耦接至所述底盘中的插槽的符合规范的多个电路卡。
37、根据权利要求36所述的方法，其特征在于，提供所述参考时钟的步骤包括：
接收和缓冲一符合规范的星形触发卡中的所述参考时钟；以及
经由连接至其它电路卡的所述符合规范的匹配长度的参考时钟迹线，以及经由连接至所述星形触发卡的符合规范的匹配长度的环回参考时钟迹线，以驱动出所述参考时钟，以使得所述星形触发卡和所述其它的电路卡一样在相同的时间接收所述参考时钟。
38、根据权利要求36所述的方法，其特征在于还包括，在最小公倍数周期中的预定时间在所述总线上提供一开始序列。
39、根据权利要求36所述的方法，其特征在于，所述最小公倍数周期中的所述预定时间是所述最小公倍数信号的上升边沿之后的第一参考时钟周期。
40、根据权利要求36所述的方法，其特征在于，所述星形触发卡包括符合PXI的星形触发卡。
41、根据权利要求36所述的方法，其特征在于，所述符合规范的匹配长度的参考时钟迹线包括PXI_CLK10迹线。
42、一种用以支持多个电路卡之间的精密定时控制的一个或者多个符合规范的电路卡，在包括具有标准化规范的底盘的***中，所述底盘包括符合规范的插槽和底板，用于提供耦接至所述插槽的多个电路卡之间的电连接，所述一个或者多个符合规范的电路卡被配置为，分别经由在所述底板上的符合规范的匹配长度的参考时钟迹线以及根据所述规范的使用者可配置的位于所述底板上的总线，以在相同的时间接收一参考时钟以及最小公倍数信号，以及生成一个或者多个高频时钟，所述高频时钟具有与所述参考时钟以及所述最小公倍数信号上的类似边沿同步的类似边沿，其中所述最小公倍数信号是所述参考时钟以及所述一个或者多个高频时钟的最小公倍数。
43、根据权利要求42所述的一个或者多个符合规范的电路卡，其特征在于还包括：
锁相环路，用以接收所述参考时钟以及生成锁相环路时钟；
耦接至所述锁相环路的同步器脉冲电路，用以接收所述锁相环路时钟和所述最小公倍数，以及生成一同步脉冲；
耦接至所述同步器脉冲电路的分频器，用以接收所述同步脉冲和所述锁相环路时钟，以及生成所述一个或者多个高频时钟，所述高频时钟具有与所述参考时钟以及所述最小公倍数信号的类似边沿同步的类似边沿。
44、根据权利要求42所述的一个或者多个符合规范的电路卡，其特征在于电路卡还被配置为，经由所述总线接收一开始序列，以及当在预定时间接收所述开始序列时，开始所述电路卡中的局部测试程序。
45、根据权利要求44所述的一个或者多个符合规范的电路卡，其特征在于电路卡还被配置为，当所述电路卡检测一非预期的被测试装置输出时，禁用所述总线上的一条或者多条MATCH线；以及被配置为，如果一条或者多条已禁用的MATCH被相继检测出，则在所述电路卡中运行的局部测试程序中进行环回操作。
46、根据权利要求45所述的一个或者多个符合规范的电路卡，其特征在于，和所述开始序列一样，所述总线上的所述MATCH线中的一条或者多条可以采用相同的总线。
47、根据权利要求44所述的一个或者多个符合规范的电路卡，其特征在于电路卡还被配置为，当所述电路卡检测一被测试装置错误时，禁用所述总线上的测试结束线；以及被配置为，如果已禁用的测试结束线随后被检测出，则结束在所述电路卡中运行的局部测试程序。
48、根据权利要求47所述的一个或者多个符合规范的电路卡，其特征在于，与所述开始序列一样，所述总线上的所述测试结束线可以采用相同的总线之一。
49、一种用于支持多个电路卡之间的精密定时控制的方法，在包括具有标准化规范的底盘的***中，所述底盘包括符合规范的插槽和底板，用于提供耦接至所述插槽的多个电路卡之间的电连接，其特征在于所述方法包括：
将一个或者多个符合规范的电路卡配置为，分别经由底板上符合规范的匹配长度的参考时钟迹线以及根据所述规范的使用者可配置的位于所述底板上的总线，以在相同时间接收所述参考时钟以及最小公倍数信号，以及生成一个或者多个高频时钟，所述高频时钟具有多个与所述参考时钟以及所述最小公倍数信号上的类似边沿同步的类似边沿，
其中，所述最小公倍数信号是所述参考时钟以及所述一个或者多个高频时钟的最小公倍数。
50、根据权利要求49所述的方法，其特征在于还包括：
将所述参考时钟接收到锁相环路，以及生成锁相环路时钟；
接收所述锁相环路时钟和所述最小公倍数，以及生成一同步脉冲；
接收所述同步脉冲和所述锁相环路时钟，以及生成所述一个或者多个高频时钟，所述高频时钟具有与所述参考时钟以及所述最小公倍数信号的类似边沿同步的类似边沿。
51、根据权利要求49所述的方法，其特征在于还包括，当在预定时间经由所述总线以接收一开始序列时，开始所述电路卡中的局部测试程序。
52、根据权利要求51所述的方法，其特征在于还包括，当电路卡检测一非预期的被测试装置输出时，禁用所述总线上的一条或者多条MATCH线；以及如果一条或者多条已禁用的MATCH线被随后检测出，则在运行于所述电路卡中的局部测试程序中进行环回操作。
53、根据权利要求52所述的方法，其特征在于还包括，对于所述MATCH线中的一条或者多条以及所述开始序列，采用相同的总线。
54、根据权利要求51所述的方法，其特征在于还包括，当所述电路卡检测到一被测试装置错误时，禁用所述总线上的测试结束线；以及配置成如果已禁用的测试结束线随后被检测出，则结束在所述电路卡中运行的局部测试程序。
55、根据权利要求54所述的方法，其特征在于还包括，对于测试结束线以及所述开始序列，采用相同的总线。
CNA2006800346450A 2005-08-03 2006-08-03 标准化测试仪器底盘中的电路卡同步 Pending CN101268378A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/196,996 US7437588B2 (en) 2005-08-03 2005-08-03 Circuit card synchronization within a standardized test instrumentation chassis
US11/196,996 2005-08-03

Publications (1)

Publication Number Publication Date
CN101268378A true CN101268378A (zh) 2008-09-17

Family

ID=37708851

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006800346450A Pending CN101268378A (zh) 2005-08-03 2006-08-03 标准化测试仪器底盘中的电路卡同步

Country Status (7)

Country Link
US (1) US7437588B2 (zh)
JP (1) JP2009503435A (zh)
KR (1) KR20080032156A (zh)
CN (1) CN101268378A (zh)
DE (1) DE112006002092T5 (zh)
TW (1) TW200712503A (zh)
WO (1) WO2007015580A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806539B (zh) * 2022-04-08 2023-06-21 瑞昱半導體股份有限公司 測試系統以及測試方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5134089B2 (ja) * 2008-09-17 2013-01-30 株式会社アドバンテスト 試験装置およびドメイン間同期方法
KR101348423B1 (ko) 2013-10-08 2014-01-10 주식회사 아이티엔티 자동 테스트 장비의 테스트 보드용 이젝터 장치
CN104678790A (zh) * 2013-11-30 2015-06-03 无锡博一光电科技有限公司 一种lcm烧录用fpga控制电路
US9478855B2 (en) * 2014-06-24 2016-10-25 Los Alamos National Security, Llc Space vehicle field unit and ground station system
US9870333B1 (en) * 2014-09-12 2018-01-16 Keysight Technologies, Inc. Instrumentation chassis including integrated accelerator module
CN105445512A (zh) * 2015-12-14 2016-03-30 云南电网有限责任公司电力科学研究院 一种多路同步信号输出装置及方法
CN106896754B (zh) * 2015-12-18 2020-07-03 北京航天测控技术有限公司 PXIe总线中触发信号的产生装置
CN114006669B (zh) * 2020-07-28 2024-06-25 中国人民解放军63729部队 一种基于pxi总线的自动化通用测控***
CN113075458B (zh) * 2021-04-25 2023-03-10 北京临近空间飞行器***工程研究所 一种电气***电缆网阻值全自动化测试***
CN113377081B (zh) * 2021-06-08 2022-11-04 中国人民解放军陆军工程大学 一种导弹控制箱的测试***

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001021624A (ja) * 1999-07-07 2001-01-26 Fujitsu Ltd テストデータ生成システム及び方法並びにテストデータ生成プログラムを記録した記録媒体
US6879948B1 (en) * 1999-12-14 2005-04-12 Silicon Graphics, Inc. Synchronization of hardware simulation processes
US6404218B1 (en) 2000-04-24 2002-06-11 Advantest Corp. Multiple end of test signal for event based test system
US7007106B1 (en) * 2001-05-22 2006-02-28 Rockwell Automation Technologies, Inc. Protocol and method for multi-chassis configurable time synchronization
DE10392225T5 (de) * 2002-01-18 2005-01-27 Advantest Corp. Prüfvorrichtung
US7343387B2 (en) * 2002-02-26 2008-03-11 Teradyne, Inc. Algorithm for configuring clocking system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806539B (zh) * 2022-04-08 2023-06-21 瑞昱半導體股份有限公司 測試系統以及測試方法

Also Published As

Publication number Publication date
US20070040564A1 (en) 2007-02-22
JP2009503435A (ja) 2009-01-29
WO2007015580A1 (en) 2007-02-08
TW200712503A (en) 2007-04-01
KR20080032156A (ko) 2008-04-14
DE112006002092T5 (de) 2008-06-19
US7437588B2 (en) 2008-10-14

Similar Documents

Publication Publication Date Title
CN101268378A (zh) 标准化测试仪器底盘中的电路卡同步
US7366939B2 (en) Providing precise timing control between multiple standardized test instrumentation chassis
US8805636B2 (en) Protocol aware digital channel apparatus
US8725489B2 (en) Method for testing in a reconfigurable tester
US7478256B2 (en) Coordinating data synchronous triggers on multiple devices
US7437589B2 (en) Providing precise timing control within a standardized test instrumentation chassis
US7504857B2 (en) Functional cells for automated I/O timing characterization of an integrated circuit
US11301607B2 (en) Testing of asynchronous reset logic
JP2003028928A (ja) 半導体装置およびそのテスト方式
US11493553B2 (en) Extended JTAG controller and method for functional reset using the extended JTAG controller
JP2003271412A (ja) 論理集積回路の内部信号モニタ装置および内部信号モニタ方法
EP3367114A1 (en) Extended jtag controller and method for functional reset using the extended jtag controller
US20240118339A1 (en) System, method for circuit validation, and system and method for facilitating circuit validation
Lyons et al. The implementation and application of a protocol aware architecture
CN117850540A (zh) 芯片测试机时钟同步方法、装置、电子设备和存储介质
Santos Study and Implementation of an Optimized Modular Architecture for an ATE Test Environment
Ehrenberg IEEE P1581 can solve your board level memory cluster test problems
Korhonen Tester for Battery Interface Master
van de Logt et al. System level test on a prototyping board using a switch matrix.
Rajsuman et al. How to employ multi-GHz analog and RF modules in open architecture ATE

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20080917