CN101248002B - 封装有锚定盖的微机电装置以及该装置的制造方法 - Google Patents

Abstract

一种集成电路(1)，所述集成电路(1)包括：基底(2)，在所述基底(2)上方的有源元件(13)，部分地围绕所述有源元件(13)的空腔(14)，部分地围绕所述空腔(14)的低介电区(15)，以及围绕所述低介电区(15)布置的保护屏障(16)。

Description

封装有锚定盖的微机电装置以及该装置的制造方法

技术领域

本发明涉及集成电路，具体涉及一种设置有元件的集成电路，所述元件具有能相对于其他元件运动的部分。所述元件可以是微机械***，例如是包括压电层的谐振器。

背景技术

从Bryzek、Flannery和Skurnik发表在IEEE Instrumentation andMeasurement Magazine June 2004，Volume 7，n°2，第51-59页中的文章“Integrating Micromechanical Systems with Integrated Circuits”可以知道，上述这些元件放置在最高的金属互连层上方。所以希望通过封装来保护这些元件。

文献FR A 2 851 373涉及一种制造集成电路的工艺，所述集成电路在互连元件之间结合有气隙，从而减小了静电和/或电磁耦合效应。气隙被用作电介质。

发明内容

本发明的目的是提出一种封装集成电路内的元件的方案。

本发明的另一个目的是获得一种以低成本制造的紧凑型集成电路，同时具有较高的可靠性。

在一个示例性实施例中，集成电路包括：基底，在所述基底上方的有源元件，部分地围绕所述有源元件的空腔，部分地围绕所述空腔的低介电区，以及围绕所述低介电区布置的保护屏障。

通过这样的实施例，能够防止所述低介电区和低介电区的支撑物之间的界面分离，特别是在形成所述空腔的时候。

所述低介电区包括有机聚合物，例如SiLK

。所述有机聚合物可以是多孔的。

在一个实施例中，所述保护屏障是导电的。所述保护屏障还可以用作电导体，例如是连接不同层的两个导体的过孔。

所述保护屏障可以包括金属，例如铜和/或钨。

在另一个实施例中，所述保护屏障是介电的。所述保护屏障可以包含SiC或SiCX，其中X是其它元素，例如O或N。

在一个实施例中，所述保护屏障至少包括容纳气体的内空腔。所述内空腔可以填充以空气。所述内空腔可以在SiC区中形成。

在一个实施例中，所述保护屏障包括多个过孔。

在一个实施例中，所述保护屏障至少包括线。

在一个实施例中，所述保护屏障包括包含第一材料的内部和包含第二材料的外部。所述内部可以包括金属，例如铜或钨。所述外部可以包括阻止层，例如SiC、TaN、Ta、TiN或Ti。所述外部可以防止所述内部的材料在所述低介电区或支撑物中扩散。

在另一个实施例中，所述保护屏障包括单一材料。所述保护屏障可以包括SiC或铜。

在一个优选实施例中，所述保护屏障包括上部分和基础部分，所述上部分大于所述基础部分。所述基础部分可以处于所述低介电区的层。所述上部分可以在所述基础部分和靠近所述基础部分的低介电区的区域上形成。所述保护屏障可以形成将所述低介电区固定在其支撑物上的堵塞，所述支撑物例如是基底或互连层。

在一个实施例中，所述保护屏障的至少一部分与所述基底或所述互连层的导电部分有电接触。

在一个实施例中，所述保护屏障是抗HF的。所述空腔可以通过使用HF形成，HF用于去除包含HF可去除材料的区域，所述HF可去除材料例如是被所述保护屏障围绕的硅玻璃(未掺杂的或氟化的)。

在一个实施例中，所述有源元件位于所述基底上。所述有源元件可以布置在所述基底和所述互连层之间。所述有源元件可以布置于与晶体管的基极或或栅极相同的层上。

在一个实施例中，所述电路至少包括受所述基底支撑的互连层，所述有源元件受所述互连层支撑。

在一个实施例中，所述有源元件包括微机械***，例如是包括压电元件的滤波器。

另一方面，逻辑装置可以包括有源元件，用于支撑所述有源元件的支撑物，围绕所述有源元件的低介电区，以及至少一个将介电区固定到所述支撑物的铆钉，所述介电区与所述有源元件分离开。

一种制造集成电路的方法，可以包括：

-在基底上方形成有源元件，

-在所述基底上方形成低介电区，

-围绕所述低介电区形成保护屏障，

-形成部分地围绕所述有源元件的空腔，

所述低介电区部分地围绕所述空腔。

所述阻挡层能够保持所述低介电区。所述阻挡层还能够避免在所述阻挡层外侧形成空腔的步骤所带来的不良影响。

在一个实施例中，可去除区围绕所述有源元件形成，所述低介电区围绕所述可去除区形成。所述低介电区可以在所述可去除区上形成。

在一个实施例中，所述可去除区包括硅玻璃。所述硅玻璃可以是未掺杂的或氟化的。所述硅玻璃可以通过所述低介电区经化学腐蚀去除。所述可去除区可以通过HF腐蚀去除，从而形成所述空腔。

在一个实施例中，形成所述保护屏障包括在所述低介电区中至少形成沟槽。

在一个实施例中，形成所述保护屏障包括在所述沟槽中沉积薄介电层，并且用金属填充剩余所述沟槽。所述薄介电层可以防止在后续步骤期间的金属扩散。当所述金属包括铜时，所述薄介电层比较有利。

在一个实施例中，形成所述保护屏障包括用介电材料至少部分地填充所述沟槽。

在一个实施例中，形成所述保护屏障包括形成大于基部的上部，所述上部在所述低介电区上方，所述基部处于所述低介电区的层。所述保护屏障可以是铆钉状的或钉状的，以用于保持所述低介电区。

在一个实施例中，所述保护屏障通过双重镶嵌工艺形成。至少可以形成对所述低介电区具有良好选择性的阻止层。所述阻止层可以包括SiN、SiON、SiC、SiCN等。

在一个实施例中，所述保护屏障包括不受形成所述空腔的步骤影响的材料。

所述装置能够适用于任何具有某种元件的电子设备，所述元件可以相对于所述装置的其余部分运动。例如，所述装置可以是用于蜂窝电话的滤波器。

附图说明

对实施例和附图的详细描述给出了本发明的其它优点和特征，所述实施例不限定本发明，在附图中：

-图1图示了集成电路的第一实施例，

-图2图示了集成电路的第二实施例，

-图3～图10图示了根据第一方法制造电路的步骤，

-图11示出了图10的变化，

-图12和图13示出了阻挡层的两个实施例，

-图14～图18图示了根据第二方法制造电路的步骤，

-图19和图20示出了第二方法的变化，

-图21～图24图示了根据第三方法制造电路的步骤，以及

-图25～图27示出了第三方法的变化。

具体实施方式

如图1所示，集成电路1包括可以包含Si或SOI(silicon on insulator绝缘衬底上的硅)的基底2，基底2上的接触层3，接触层3上的互连层4，以及互连层4上的“above IC”层5。“above IC”层5可以包括有源元件，例如微机电***(MEMS)。

具有上表面2a的基底2包括形成于上表面2a下面的晶体管6。晶体管6可以包括本征基极、本征源极和本征漏极。浅隔离沟槽6a可以在基底2的上表面2a下面靠近晶体管6形成。接触层3包括用于晶体管6的触头7。触头7可以包括非本征基极、非本征源极和非本征漏极。互连层4包括多个包含导线9的金属化层8，导线9可以包含铜或铝。金属化层8被介电层10隔离，介电层10可以包含SiO₂、SiON、SiN、SiC等。每个金属化层8在介电层10的上面和介电层10的下面形成。介电层10至少可以包括连接两个金属化层8的过孔11，金属化层8被所述介电层10分开。互连层4包括设置有大导线12的上金属化层。

“above IC”层5包括有源元件13，有源元件13可以包括谐振器。有源元件13可以是微机电***。有源元件13在空腔14内受到互连层4的支撑，空腔14形成于“above IC”层5中。空腔14形成由互连层4的上表面、侧面和顶板所界定而成的腔室。所述侧面和顶板可以由低介电区15形成，低介电区15包含低K有机聚合物，例如SiLK。“above IC”层5还包括从互连层4向“above IC”层5顶部延伸的阻挡层16。阻挡层16绕空腔14形成，并且围绕低介电区15。阻挡层16可以为连续的实线状，或者是不连续的线段或者过孔状。在阻挡层16的外侧，“above IC”层5可以包括介电层17，介电层17由与低介电区15相同的材料制成。

阻挡层16包括从互连层4向“above IC”层5的顶部或顶部附近延伸的主体部18，以及至少在低介电区15的部分上方的头部19。即使低介电区15没有通过化学连接固定在互连层4上，头部19可以将低介电区15保持在互连层4上。另一方面，阻挡层16形成将低介电区15钉在互连层4上的堵塞。低介电区15不接触地将元件13封装起来，从而可以使元件13移动或振动。

阻挡层16可以包括导电材料，例如是铜，或者包括介电材料，例如是SiC、含SiC、富H SiC等的材料。阻挡层16由不受挖掘空腔的工艺步骤影响的材料制成。

如图2所示，集成电路1包括可以包含Si或SOI(silicon on isolant，绝缘衬底上的硅)的基底2，基底2上的接触层3，接触层3上的互连层4，以及布置在接触层3上并受基底2支撑的元件13。接触层3包括形成于低介电区15中的空腔14。元件13位于空腔14内。阻挡层16围绕介电区15，并且穿过基底2和互连层4之间的接触层3。有源元件13放置于前段制程(front end of the line)。

以下描述的方法可以用来直接或者在带有中间支撑层的情况下制造元件13的阻挡层，所述元件13布置于基底或互连层上。

如图3所示，制造时的晶片20包括第一层21，形成于第一层21上的第二层22，形成于第二层22中以及第一层21的部分中的导体12，受第二层22支撑并与导体12接触的元件13，围绕元件13形成的硅玻璃区23，以及形成于第二层22和硅玻璃区23上的低介电层17。层17可以包括比硅玻璃区23厚的部分。导体12被低介电层17覆盖。低介电层17可以沉积在晶片20的整个表面上。低介电层17可以包括低K材料，例如介电常数小于3的SiLK材料。

元件13可以通过包括未掺杂硅玻璃沉积、光刻和蚀刻的不同步骤形成。第一层21可以是互连层的金属化层或者包含硅的基底。第二层22可以是例如基于SiO₂、SiC、SiON、SiOC等材料的介电层。硅玻璃区23可以包括未掺杂硅玻璃或氟化硅玻璃。晶片20最终形成集成电路。

此后，基于SiC的薄层24沉积在低介电层17的表面上。参照图4，通过蚀刻基于SiC的层24和低介电层17，一直到达第二层22，就挖掘出沟槽25。如虚线所示，沟槽25可以部分延伸到第二层22的上部中。沟槽25布置于硅玻璃区23和导体12之间。

如图5所示，沟槽25的底面和侧面涂敷有可以包含Ta、TaN、W等的薄层26。然后如图6所示，沟槽25填充以例如通过电解工艺制成的铜等金属。在沟槽25的外面多余覆盖晶片20和层17的金属通过诸如CMP(化学机械抛光chemical mechanical polishing)的去除工艺去除。所述金属形成阻挡层16的主体部18，并与低介电层17的上表面齐平。

当然，所述沟槽可以直接使用金属填充，而不使用包括SiC材料的层填充。

如图8所示，自对准头部19在主体部18的上方通过例如各向同性沉积(isotropic deposition)的工艺添加到阻挡层16上。头部19可以包括W或Cu。W可以通过CVD或PECVD工艺沉积，并且可以在铜上而不在低K层17上生长。由于所述沉积可以基本上是各向同性的，因此当头部19变厚时，它可以呈蘑菇状。如图9所示，头部19大于主体部18，并能防止低介电层17可能分离。

如图10所示，硅玻璃区23通过低介电层17受HF腐蚀。硅玻璃区23被去除，从而绕元件13形成空腔14。低介电层17与其它元件，例如与导体12和第二层22之间的界面可能受到HF的毁坏，介电层17有松动的危险。然而，主体部18的金属和低介电层17之间的薄层26不会明显被HF腐蚀毁坏。阻挡层16保持固定在第二层22上。阻挡层16的头部19防止低介电层17从第二层22分离。因此，元件13由低介电层17封装。

图11示出了与图10处于相同步骤的另一实施例。元件13可以放置于由导电材料制成的支撑13a上。支撑13a可包含W、Cu、Al等。从图7开始，阻挡层16的主体部18由其上可沉积相同材料的材料制成，例如钨。进行各向同性沉积，例如W CVD。阻挡层16的头部19在主体部18上自对准地生长。阻挡层16具有与主体部18成一体的头部19。

如图12所示，阻挡层16可以是长度大致大于宽度的线状。由此可以获得针对HF腐蚀的极好保护。

如图13所示，阻挡层16可以是长度大致等于或小于宽度的过孔状。形状为互联层的过孔的阻挡层16还可以用作过孔，以用来导电。阻挡层16可以允许如图2所示的基底2和互连层4之间的电连接，或者允许如图1所示的互连层4和布置在电路1上方的导体12之间的电连接。阻挡层16具有SiLK区15的机械稳定器和用于信号或能量的电导体的双重功能。

制造电路1的第二方法包括在图3的晶片20上沉积薄层24以及形成如图4所示的沟槽25的步骤。第二层22可以部分地蚀刻，从而沟槽25部分地延伸到第二层22中。薄层24可包括SiC或未掺杂硅玻璃。然后，基于SiC的厚层27例如通过CVD沉积。所述沉积是各向同性的。参照图14，沟槽25部分地用SiC填充，从而形成阻挡层16的主体部18，同时内空腔28可以保留或者不在主体部18中。内空腔28可以容纳空气。基于SiC的厚层27和低介电层17上方的薄层24通过蚀刻或CMP工艺去除。参照图15，沟槽25保持填满，主体部18与SiLK层17的顶面齐平。

如图16所示，可以包含SiC的薄层29沉积在整个晶片表面上，并且抗蚀层30沉积在所述薄层上。抗蚀层30露出，从而限定蚀刻区31和非蚀刻区32，所述非蚀刻区32对应于大于阻挡层16的主体部18的区域。薄层29被蚀刻并完全从晶片的主要部分上去除。参照图17，位于先前未蚀刻区32下方的薄层29的剩余部分形成阻挡层16的头部19。阻挡层16包括主体部18和由相同材料制成的头部19，所述材料可以是介电材料。尽管有阻挡层16，电路的介电性质基本能够保持。由于沉积头部19的步骤，所述头部19基本上与主体部18的材料相同，头部19被牢固地固定在主体部18上。

如图18所示，硅玻璃区23通过HF腐蚀去除。通过所述主体部18处于第二层22内的凸起，阻挡层16的主体部18牢固地固定在所述第二层22中，在挖掘沟槽25时第二层22被过渡蚀刻。第二层22和阻挡层16之间的界面可以受到保护。阻挡层16的SiC材料是抗HF的。带有头部19的阻挡层16的蘑菇状可用来保持低介电区15，头部19大于主体18。另一方面，阻挡层16将低介电区15钉在第二层22上。SiLK区1 5是围绕空腔14的SiLK层22的一部分。

如图19所示，沉积在晶片上的厚层27用于形成整个阻挡层。抗蚀层30沉积在厚层27上。抗蚀层30露出，从而限定蚀刻区31和非蚀刻区32，非蚀刻区32对应于大于阻挡层16的主体部18的区域。厚层27被蚀刻，并完全从晶片20的主要部分上去除。参照图20，位于先前未蚀刻区32下方的厚层27的剩余部分形成阻挡层16的头部19。主体部18和头部19形成一体。

制造电路1的第三方法包括双重镶嵌工艺，从而限定和打开沟槽25。如图21所示，分级沟槽25从覆盖低介电区17的薄层24的上表面挖掘。第二层22可以部分地蚀刻，从而形成沟槽25的底部。所述沟槽包括靠近第二层22的窄部25a和靠近薄层24的宽部25b。参照图22，晶片20由可以包含SiC或富H SiC的厚层27覆盖。沟槽25至少部分地填充有厚层27的材料。容纳空气的内空腔28可以保留或者不在沟槽25中。厚层27和薄层24例如通过蚀刻工艺或CMP工艺从低介电区17上去除。参照图23，厚层27的材料保留在沟槽25中，因而形成阻挡层16。另一方面，阻挡层16包括在窄部25a中的主体部分18和在宽部25b中的头部部分19。主体部分18直接固定在第二层22上。头部部分19作为钉头，用于保持低介电区15。

如图24所示，硅玻璃区23通过HF腐蚀去除。第二层22和阻挡层16之间的界面可受到保护。阻挡层16的材料是抗HF的。

如图25所示，晶片20包括分级沟槽25，分级沟槽25从覆盖SiLK层的薄层24的上表面一直挖掘到导体12，导体12例如是与第二层22齐平的铜。可选择地，导体12可以布置在第二层22上表面的下方。晶片20包括辅助沟槽33，辅助沟槽33是通过穿过薄层24、低介电区15和氧化硅层23一直到元件13蚀刻而成的。然后，对应于图5的相应层的薄层26形成于沟槽25和33中。薄层26可以包含SiC或富H SiC。参照图26，沟槽25和33用导电材料填充。晶片20可进行平坦化并且薄层24可以通过CMP工艺去除。填满的分级沟槽25形成钉牢低介电区15的阻挡层16以及用于向上连接导体12的过孔。填满的辅助沟槽33向上形成连接元件13的过孔。填满的沟槽25和33还可以用作虚设物，从而在低介电区17中具有基本恒定量的金属。

如图27所示，硅玻璃区23通过HF腐蚀被去除。导体12和和阻挡层16之间的界面可以受到保护。薄层26的材料和填充沟槽的导电材料是抗HF的。阻挡层16可以防止HF在空腔14和低介电区15的外侧扩散。

另一方面，氧化硅区可以通过低介电区去除。铆钉将低介电区保持在它的支撑物上。元件、铆钉和空腔下方的第二层可以基本保持不受去除步骤的影响。用于铆钉的抗去除(removal resist)材料可以含有SiC、Cu、Ti、TiN、Ta、TaN、W等。本发明允许空腔顶层使用有机聚合物，所述空腔中布置有有源元件。诸如MEMS等有源元件的集成变得更加容易。

本发明提供了在被封装层围绕的空腔14中制造元件13的廉价且有效的方法。本发明特别适用于封装带有可移动部分、例如MEMS的有源元件。封装层从支撑物分离的风险明显降低。晶片瑕疵率可以降低。集成电路更加坚固和可靠。

Claims (23)

1.一种集成电路(1)，所述集成电路(1)包括基底(2)和在所述基底(2)上方的有源元件(13)，其特征在于，所述集成电路(1)包括部分地围绕所述有源元件(13)的空腔(14)，部分地围绕所述空腔(14)的低介电区(15)和围绕所述低介电区(15)布置的保护屏障(16)，其中所述空腔(14)是在所述保护屏障(16)之后形成的，其中所述保护屏障(16)至少包括容纳有气体的内空腔(28)。

2.根据权利要求1所述的集成电路，其中所述低介电区(17)包含有机聚合物。

3.根据前述任一项权利要求所述的集成电路，其中所述保护屏障(16)是导电的。

4.根据权利要求1或2所述的集成电路，其中所述保护屏障(16)包含金属。

5.根据权利要求1或2所述的集成电路，其中所述保护屏障(16)是介电的。

6.根据权利要求1或2所述的集成电路，其中所述保护屏障(16)包括多个过孔。

7.根据权利要求1或2所述的集成电路，其中所述保护屏障(16)至少包括线。

8.根据权利要求1或2所述的集成电路，其中所述保护屏障(16)包括包含第一材料的内部和包含第二材料的外部(26)。

9.根据权利要求1或2所述的集成电路，其中所述保护屏障(16)包含单一材料。

10.根据权利要求1或2所述的集成电路，其中所述保护屏障(16)包括上部分(19)和基础部分(18)所述上部分(19)大于所述基础部分(18)。

11.根据权利要求1或2所述的集成电路，其中所述保护屏障(16)的至少一部分与所述基底(2)的导电部分具有电接触。

12.根据权利要求1或2所述的集成电路，其中所述保护屏障(16)是抗HF的。

13.根据权利要求1或2所述的集成电路，其中所述有源元件(13)位于所述基底(2)上。

14.根据权利要求1或2所述的集成电路，所述集成电路至少包括受所述基底(2)支撑的互连层(4)，所述有源元件(13)受到所述互连层(4)的支撑。

15.根据权利要求1或2所述的集成电路，其中所述有源元件(13)包括微机械***。

16.一种制造集成电路的方法，所述方法包括步骤：

-在基底上方形成有源元件，

-在所述基底上方形成低介电区，

-围绕所述低介电区形成保护屏障，其中所述保护屏障(16)至少包括容纳有气体的内空腔(28)，

-在形成所述保护屏障之后，形成部分地围绕所述有源元件的空腔，

所述低介电区部分地围绕所述空腔。

17.根据权利要求16所述的方法，其中围绕所述有源元件形成可去除区，并且围绕所述可去除区形成所述低介电区。

18.根据权利要求16或17所述的方法，其中形成所述保护屏障包括在所述低介电区中至少形成沟槽。

19.根据权利要求18所述的方法，其中形成所述保护屏障包括在所述沟槽中沉积薄介电层，并且用金属填充其余所述沟槽。

20.根据权利要求19所述的方法，其中形成所述保护屏障包括用介电材料至少部分地填充所述沟槽。

21.根据权利要求16或17所述的方法，其中形成所述保护屏障包括形成大于基部的上部，所述上部处于所述低介电区上方，所述基部处于所述低介电区的层。

22.根据权利要求16或17所述的方法，其中所述保护屏障通过双重镶嵌工艺形成。

23.根据权利要求16或17所述的方法，其中所述保护屏障包含不受形成空腔的步骤影响的材料。

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