CN101226959A - 动态随机存取存储器、半导体装置及其形成方法 - Google Patents

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Abstract

本发明公开了一种半导体装置、动态随机存取存储器、以及半导体装置的形成方法。该半导体装置包括在具有第一类型杂质离子的半导体基底内所界定的有源区。相反区在所述有源区之内并且具有第二类型杂质离子。上沟道区在所述有源区内的相反区上并且具有第一类型杂质离子。源极区和漏极区在所述有源区内的上沟道区上并且相互间隔开。栅电极填充在所述有源区内形成的栅极沟槽。栅电极布置在所述源极区和漏极区之间并且通过所述上沟道区延伸进入所述相反区。

Description

动态随机存取存储器、半导体装置及其形成方法
技术领域
本发明涉及半导体装置及其形成方法，更具体地，涉及具有相反区(retrograde region)的半导体装置及其制造方法。
背景技术
随着半导体(集成电路)装置变得集成度更高，正在进行极大地减小晶体管尺寸的影响的研究。当减小栅电极的平面尺寸从而减小晶体管尺寸时，由于短沟道效应而通常出现例如增加截止电流并且恶化更新特性的问题。
为了处理这样的短沟道效应，已经提出了与平面尺寸相比具有相对长的有效沟道长度的凹入沟道晶体管。
凹入沟道晶体管包括通过蚀刻半导体基底而形成的栅极沟槽，并且栅电极填充栅极沟槽。即栅电极具有延伸进入半导体基底的结构。当不小于阈值电压的栅极电压施加至栅电极时，凹入沟道晶体管的沟道可以对应于栅电极的下表面而在半导体基底内形成。
因而，凹入沟道晶体管的有效沟道长度可以按栅极沟槽的深度的成比例增加。即通过形成深栅极沟槽可以增加凹入沟道晶体管的有效沟道长度。
但是，栅极沟槽的深度的增加可以放大由于体效应所引起的阈值电压的增加。通常，半导体基底被接地或本体偏压被施加至半导体基底。本体偏压典型地改变晶体管的阈值电压。例如，当栅极电压为正时，本体偏压可以是负电压。在这种情形，晶体管的阈值电压可以按本体偏压的大小而成比例增加。
这里，栅极沟槽深度的增加可以加速由于本体偏压所引起的阈值电压的增加速度。阈值电压的增加可以使得难于实施具有低工作电压的半导体装置。
在Weiczorek等人的标题为“Semiconductor device having a retrogradedopant profile in a channel region and method for fabricating the same，”的美国专利公开第2003/0183856A1号中公开了一种在沟道区中具有相反区的半导体装置。
发明内容
在本发明的一些实施例中，半导体装置包括在具有第一类型杂质离子的半导体基底内界定的有源区。相反区在有源区内并且具有第二类型杂质离子。上沟道区在有源区内的相反区上并且具有第一类型杂质离子。源极区和漏极区在有源区内的上沟道区上并且相互间隔开。栅电极填充形成在有源区内的栅极沟槽。栅电极布置在源极区和漏极区之间并且通过上沟道区而延伸进入相反区。
在另一实施例中，第一类型是P型并且第二类型是N型。相反区可以包含磷并且上沟道区可以包含硼。
在又一实施例中，栅极沟槽包括上沟槽和下沟槽。下沟槽连接至上沟槽的下部，具有比上沟槽大的宽度，并且具有比相反区的顶表面的水平低的底部，使得下沟槽延伸进入相反区。栅电极可以包括上栅极和下栅电极。上栅电极可以填充上沟槽，并且下栅电极可以填充下沟槽并且具有基本球形。绝缘间隔物可以提供于上栅电极与源极区和漏极区之间。下沟道区可以提供于下栅电极和具有第一类型杂质离子的相反区之间。上沟道区和下沟道区可以界定具有第一类型杂质离子的沟道区，沟道区在源极区和漏极区之间延伸并且连接源极区和漏极区。源极区和漏极区可以具有第二类型杂质离子。
在又一实施例中，隔离层界定有源区。相反区具有布置在比隔离层的底部的水平高的顶表面，以便提供隔离层接触相反区的侧壁区。
在又一实施例中，动态随机存取存储器(DRAM)包括具有第一类型杂质离子的半导体基底。在半导体基底内界定有源区。有源区内的相反区具有第二类型杂质离子。有源区内的相反区上的上沟道区具有第一类型杂质离子。有源区内的上沟道区上的源极区和漏极区相互间隔开。栅电极在有源区内填充栅极沟槽。栅电极布置在源极区和漏极区之间并且通过上沟道区而延伸进入相反区。栅极沟槽内的下沟道区夹置在栅电极和相反区之间。上沟道区和下沟道区界定在源极区和漏极区之间延伸并且连接源极区和漏极区的沟道区。相反区电隔离上沟道区和下沟道区与半导体基底，从而控制由于本体偏压所引起的阈值电压的增加。绝缘层在上沟道区上。埋藏接触栓延伸通过绝缘层并且接触源极区或漏极区。在绝缘层上的存储节点接触埋藏接触栓。第一类型可以是P型并且第二类型可以是N型。
在又一实施例中，动态随机存取存储器还包括界定有源区的隔离层。相反区具有布置得比隔离层的底部高的水平的顶表面，以便提供隔离层与相反区接触的侧壁区。绝缘层可以是下和上绝缘层，存储节点在上绝缘层上，并且动态随机存取存储器还包括在下绝缘层上的位线和延伸通过下绝缘层并且连接位线与源极区和漏极区的另一个的位线栓。
在另一实施例中，栅电极包括上栅电极和下栅电极。上栅电极在源极区和漏极区之间。下栅电极连接至上栅电极的下部并且具有比上栅电极大的宽度。下栅电极延伸至比相反区的顶表面低的水平，使得下栅电极延伸进入所述区。下栅电极具有球形。下沟道区可以夹置在下栅电极和相反区之间并且上沟道区和下沟道区可以具有P型杂质离子。
在又一实施例中，形成半导体装置的方法包括提供具有第一类型杂质离子和有源区的半导体基底。第二类型的杂质离子被注入有源区，从而形成相反区。栅极沟槽形成于具有比相反区的顶表面低的水平的底部的有源区内，从而延伸栅极沟槽进入相反区。形成栅电极以填充栅极沟槽并且延伸进入相反区。
在另一实施例中，在提供半导体基底之前，在半导体基底内形成隔离层从而界定有源区。隔离层具有布置在比相反区的顶表面的水平低的下端，从而提供隔离层与相反区接触的侧壁区。栅极沟槽的形成可以包括部分蚀刻有源区，从而形成上沟槽并且形成上沟槽下面的下沟槽。下沟槽可以具有比上沟槽大的宽度并且具有布置在比相反区的顶表面的水平低的底部。下沟槽的形成可以通过形成上沟槽的侧壁上的绝缘间隔物而进行。
在又一实施例中，所述方法还包括在栅电极和相反区之间注入第一类型的杂质离子，从而形成下沟道区。第一类型可以是P型并且第二类型可以是N型。所述方法还可以包括将第一类型杂质离子注入相反区上的有源区，从而形成相反区上的上沟道区，并且将第二类型杂质离子注入上沟道区上的有源区，从而形成源极区和漏极区。
在又一实施例中，所述方法还包括在栅电极和反射区之间注入第一类型杂质离子，从而形成下沟道区。下沟道区和上沟道区界定具有第一类型杂质离子的沟道区，该沟道区在源极区和漏极区之间延伸并且连接具有第二类型杂质离子的源极区和漏极区。
附图说明
包括附图以便提供本发明的进一步的理解，并且附图被结合，构成本说明书的一部分。附图与描述一起示出了本发明的典型实施例，用于解释本发明的原理。在附图中：
图1是根据本发明一些实施例的具有相反区的半导体装置的截面图。
图2至9是示出根据本发明一些实施例的具有相反区的半导体装置的制造(形成)方法的截面图。
图10和11是示出根据本发明其它实施例的具有相反区的半导体装置的制造(形成)方法的截面图。
具体实施方式
以下将参考附图更充分地描述本发明，其中示出了本发明的实施例。但是，本发明可以以许多不同的形式实施，不应理解为局限于在此提出的实施例。而是提供这些实施例，以便本公开更加彻底和完整，并且将向本领域的技术人员充分表达本发明的范围。在附图中，为了清楚起见，可以夸大层和区的尺寸和相对尺寸。
应当理解当一元件或层被称为在另一元件或层“上”、“连接”或“耦合”至另一元件或层时，其可以直接位于另一元件或层上，直接连接或耦合至另一元件或层，或者可以存在居间的元件或层。与此相反，当一元件被称为“直接”在另一元件或层“上”、“直接连接至”或“直接耦合至”另一元件或层时，不存在居间的元件或层。相似的参考标号通篇指示相似的元件。如同在此所使用的，术语“和/或”包括任何和全部一或多个相关枚举项的组合。
应当理解，尽管术语第一、第二等可以应用于此，以便描述各种元件、部件、区、层和/或部分，但是这些元件、部件、区、层和/或部分不应当被这些术语所限制。这些术语仅用于将一元件、部件、区、层或部分与另一区、层或部分区分开。因而，下面讨论的第一元件、部件、区、层或部分可以冠以第二元件、部件、区、层或部分，而不偏离本发明的技术。
空间相对术语，例如“下方”、“下面”、“下”、“上方”、“上”等，可以应用于此，以便帮助描述在图中所示出的一元件或结构元件与另一或多个元件或一或多个结构元件的关系。应当理解空间相对术语试图包括在附图中所示出的取向之外的在装置的应用或工作中的不同的取向。例如，如果在附图中的装置被倒置，则描述为“下面”、“下方”的其它元件或结构元件将取向为在其它元件或结构元件“上方”。因而典型术语“下面”可以包括上和下的取向。装置还可以另外取向(旋转90度或另外的取向)并且据此而表达在此所使用的空间相对描述语。
在此使用的术语仅用于描述具体的实施例，而不试图限制本发明。如同在此所使用的，单数形式也试图包括复数形式，除非上下文中另外明确地指示。还应当理解当术语“包括”用于本说明书中时，规定所陈述的特征、整数、步骤、操作、元件、和/或部件的存在，但不排除其它的一或多个其它特征、整数、步骤、操作、元件、部件和/或组的存在。
在此参考本发明的理想实施例的示意截面图描述本发明的实施例。这样，可以预期来自例如制造技术和/或公差的形状的变化。因而，本发明不应理解为局限于在此示出的具体的区的形状，而是包括由制造导致的形状的偏差。例如，示出为矩形的蚀刻区将典型地具有圆角或弯曲的特征。因而，在附图中所示出的区是示意性的，并且其形状不试图示出装置的区的精确的形状，并且不试图限制本发明的范围。
除非另外界定，所有在此使用的术语(包括技术和科学术语)具有与本发明所述领域的普通技术人员通常理解的相同的含义。还应当理解术语，例如在通用字典中所界定的术语，应当表达为具有与其在相关领域和本技术规格的上下文中一致的含义，而不应当表达为理想化或过分正式，除非在此明确地这样界定。
图1是根据本发明一些实施例的具有相反区的动态随机存取存储器(DRAM)的一部分的截面图。参考图1，界定有源区52的隔离层53可以提供于半导体(集成电路)基底51的预定区之内。
半导体基底51可以是具有第一类型杂质离子的硅晶片。可以布置隔离层53，从而围绕有源区52的侧壁。隔离层53可以是绝缘层，例如氧化硅层、氮化硅层和/或氧氮化硅层。第一类型可以是P型或N型。
有源区52可以具有相反区62、上沟道区63、源极区和漏极区92。相反区62的顶表面可以比隔离层53的底面高。在这种情形，相反区62可以与隔离层53的侧壁接触。相反区62可以具有第二类型的杂质离子。第二类型的杂质离子具有与第一类型的杂质离子不同的导电类型。例如，当第一类型是P型时，第二类型可以是N型，当第一类型是N型时，第二类型可以是P型。
以下，为了描述方便，假定第一类型是P型并且第二类型是N型。在这种情形，第二类型杂质离子可以是N型杂质离子，并且N型杂质离子可以是例如磷和/或砷。在本发明的一些实施例中，相反区62可以包含磷。此外，第一类型杂质离子可以是P型杂质离子，并且P型杂质离子可以是例如硼(B)和/或二氟化硼(BF2)。
上沟道区63可以布置在相反区62上。上沟道区63可以与相反区62的顶表面接触。上沟道区63可以具有第一类型杂质离子。即上沟道区63可以包含B和/或BF2。
源极区和漏极区92可以在上沟道区63上相互间隔开。源极区和漏极区92可以与上沟道区63的顶表面接触。源极区和漏极区92可以具有第二类型的杂质离子。源极区和漏极区92可以包括按顺序堆叠的低浓度杂质区64和高浓度杂质区91。
可以布置栅电极83从而填充形成在有源区52内的栅极沟槽77。栅电极83可以是导电层，例如多晶硅层、金属层、金属硅化物层、或其组合。
栅极沟槽77可以具有上沟槽75和下沟槽76。上沟槽75可以布置在源极区和漏极区92之间。下沟槽76可以连接至上沟槽75的下部。下沟槽76可以具有比上沟槽75大的宽度。下沟槽76可以具有比相反区62的顶表面水平低的底部。即下沟槽76可以贯穿上沟道63，从而延伸进入相反区62。下沟槽76可以具有球形。
栅电极83可以包括填充上沟槽75的上栅电极82和填充下沟槽76的下栅电极81。下栅电极81可以具有球形。
具有第一类型杂质离子的下沟道区63C可以夹置在下栅电极81和相反区62之间。即下沟道区63C可以包含B或BF2。下沟道区63C可以布置在有源区52内。
可以布置栅电极83从而跨过上沟道区63。在这种情形，上沟道区63可以在栅电极83的两侧被分开。下沟道区63C的一端可以与被分开的上沟道区63的一个区接触。下沟道区63C的另一端可以与被分开的上沟道区63的另一区接触。结果，被分开的上沟道区63可以通过下沟道区63C而相互电连接。
绝缘间隔物75S可以夹置于上栅电极82与源极区和漏极区92之间。绝缘间隔物75S可以是氮化硅层、氧化硅层和/或氧氮化硅层。在一些实施例中，可以省略绝缘间隔物75S。
栅极介电层79可以夹置在栅电极83和有源区52之间。栅极介电层79可以是绝缘层，例如氮化硅层、氧化硅层、氧氮化硅层和/或高k介电层。具体地，栅极介电层79可以夹置于绝缘间隔物75S和上栅电极82之间，可以夹置于上沟道区63和下栅电极81之间，并且可以夹置于下沟道区63C和下栅电极81之间。栅电极83可以通过栅极介电层79而与有源区52绝缘。
绝缘图案85可以布置在上栅电极82上。绝缘图案85可以是绝缘层，例如氮化硅层、氧化硅层、和/或氧氮化硅层。
上栅电极82可以从源极区和漏极区92的顶表面突起。在这种情形，栅极间隔物87可以布置在绝缘图案85和上栅电极82的侧壁上。栅极间隔物87可以是绝缘层，例如氮化硅层、氧化硅层和/或氧氮化硅层。
在一些实施例中，绝缘图案85和上栅电极82可以布置在比源极区和漏极区92的顶表面低的水平。在这种情形，绝缘图案85和上栅电极82可以布置在上沟槽75之内。
具有栅电极83的半导体基底51的整个表面可以用下绝缘层93覆盖。下绝缘层93可以是氮化硅层、氧化硅层、氧氮化硅层和/或低k介电层。下绝缘层93可以具有平坦化的顶表面。
位线96可以布置在下绝缘层93上。位线96可以通过位线栓95而穿过下绝缘层93电连接至选择的源极区和漏极区92之一。即位线栓95的一端可以与位线96接触，并且位线栓95的另一端可以与选择的源极区和漏极区92之一接触。位线栓95和位线96可以是导电层，例如多晶硅层、金属层和/或金属硅化物层。
位线96和下绝缘层93可以用上绝缘层97覆盖。上绝缘层97可以是氮化硅层、氧化硅层、氧氮化硅层和/或低k介电层。上绝缘层97可以具有平坦化的顶表面。
存储节点99可以布置在上绝缘层97上。存储节点99可以是电容器的下电极。存储节点99可以是导电层，例如多晶硅层、金属层和/或金属硅化物层。
存储节点99可以通过贯穿上绝缘层97和下绝缘层93的埋藏接触栓98而电连接至源极区和漏极区92的另一个。即埋藏接触栓98的一端可以与存储节点99接触，并且埋藏接触栓98的另一端可以与源极区和漏极区92的另一个接触。埋藏接触栓98可以是导电层，例如多晶硅层、金属层和/或金属硅化物层。
当不小于阈值电压的栅极电压施加至栅电极83时，可以在对应于栅电极83的下表面的上沟道区63和下沟道区63C内形成沟道。即栅极沟槽77可以用于增加有效沟道长度。
本体偏压VB可以施加于半导体基底51。在这种情形，上沟道区63和下沟道区63C可以通过相反区62而与半导体基底51电隔离。因此，在一些实施例中，可以有效地控制由于本体偏压VB所引起的阈值电压的增加。
图2至9是示出根据本发明一些实施例的具有相反区的半导体装置的制造方法的截面图。参考图2，界定有源区52的隔离层53可以形成于半导体基底51的预定区之内。
半导体基底51可以由具有第一类型杂质离子的硅晶片形成。隔离层53可以通过沟槽隔离技术而形成。可以形成隔离层53，从而围绕有源区52的侧壁。绝缘层53可以由绝缘层形成，例如氧化硅层、氮化硅层和/或氧氮化硅层。第一类型可以是P或N型。
以下，为了描述方便，假定第一类型是P型。第一类型杂质离子可以是P型杂质离子，并且P型杂质离子可以是例如B和/或BF2。
参考图3，第二类型杂质离子可以通过第一离子注入工艺60注入有源区52，从而形成相反区62。相反区62可以与隔离层53的侧壁接触。相反区62的顶表面可以布置在比隔离层53的底部高的水平。
第二类型杂质离子具有与第一类型的杂质离子不同的导电类型。当第一类型是P型时，第二类型可以是N型，并且当第一类型是N型时，第二类型可以是P型。
以下，为了描述方便，假定第一类型是P型并且第二类型是N型。在这种情形，第二类型杂质离子可以是N型杂质离子，并且N型杂质离子可以是例如磷和/或砷。根据本发明的一些实施例，相反区62可以包含磷。
第一类型杂质离子可以注入相反区62上的有源区52，从而形成上沟道区63。在这种情形，上沟道区63可以包含B和/或BF2。上沟道区63可以与相反区62的顶表面接触。
第二类型杂质离子可以注入上沟道区63上的有源区52，从而形成低浓度杂质区64。低浓度杂质区64可以与上沟道区63的顶表面接触。
如同在图3中所示出的，相反区62、上沟道区63、低浓度杂质区64堆叠在有源区52内。此外，上沟道区63可以通过相反区62与半导体基底51电隔离。
在本发明的一些实施例中，低浓度杂质区64的形成可以被省略。在这种情形，低浓度杂质区64可以通过后续工艺形成。在又一实施例中，上沟道区63和低浓度杂质区64在该阶段都可以被省略。在这种情形，可以通过后续工艺形成上沟道区63和低浓度杂质区64。
参考图4，具有部分暴露有源区52的开孔73A的硬掩模图案73可以形成于半导体基底51上。硬掩模图案73可以由按顺序堆叠的缓冲层71和掩模层72形成。
缓冲层71可以是由化学气相沉积法(CVD)和/或热氧化法形成的氧化硅层。掩模层72可以是氮化物层、例如氮化硅层。
被暴露的有源区52可以使用硬掩模图案73作为蚀刻掩模而蚀刻，从而形成上沟槽75。上沟槽75可以跨过有源区52而形成。可以通过各向异性蚀刻工艺进行被暴露的有源区52的蚀刻，直至上沟道区63被暴露。在这种情形，低浓度杂质区64可以在上沟槽75的两侧被分离。即一对相互间隔开的低浓度杂质区64可以保留在上沟槽75的两侧。
参考图5，绝缘间隔物75S可以形成于上沟槽75内的侧壁上。绝缘间隔物75S可以由对于有源区52具有蚀刻选择性的材料层形成。绝缘间隔物75S可以由氮化硅层、氧化硅层和/或氧氮化硅层形成。
被暴露的上沟道区63和相反区62可以使用绝缘间隔物75S和硬掩模图案73作为蚀刻掩模而蚀刻，从而形成下沟槽76。可以通过各向同性蚀刻工艺和/或各向异性蚀刻工艺进行被暴露的上沟道区63和相反区62的蚀刻。
下沟槽76可以连接至上沟槽75的下部。下沟槽76可以具有比上沟槽75大的宽度。下沟槽76可以具有比相反区62的顶表面水平低的底部。即下沟槽76可以贯穿上沟道区63，从而延伸进入相反区62。下沟槽76可以具有球形。
上沟槽75和下沟槽76可以构成栅极沟槽77。结果，各个低浓度杂质区64和上沟道区63可以布置在栅极沟槽77的两侧。栅极沟槽77的底部可以延伸进入相反区62。即相反区62、上沟道区63、和绝缘间隔物75S可以在栅极沟槽77内被暴露。
参考图6，第一类型杂质离子可以通过第二离子注入工艺60C注入被暴露的相反区62，从而形成下沟道区63C。在这种情形，下沟道区63C可以包含B和/或BF2。下沟道区63C可以沿栅极沟槽77的底面形成。相反区62可以保留于在下沟道区63C和基底51之间延伸的下沟道区63C下面。
下沟道区63C的一端可以与分离的上沟道区63之一接触。下沟道区63C的另一端可以与分离的上沟道区63的另一个接触。结果，分离的上沟道区63可以通过下沟道区63C而相互电连接。
参考图7，栅极介电层79可以在栅极沟槽77内形成。栅极介电层79可以由绝缘层形成，例如氮化硅层、氧化硅层、氧氮化硅层和/或高k介电层。栅极介电层79可以具有沿栅极沟槽77的内壁的基本均匀的厚度。在这种情形，可以形成栅极介电层79，从而覆盖绝缘间隔物75S、被暴露的上沟道区63和下沟道区63C。
栅电极83可以在栅极沟槽77内形成。栅电极83可以由导电层形成，例如多晶硅层、金属层和/或金属硅化物层。栅电极83可以包括填充上沟槽75的上栅电极82和填充下沟槽76的下栅电极81。下栅电极81可以具有比上栅电极82大的宽度。下栅电极81可以具有球形。
绝缘图案85可以在上栅电极82上形成。绝缘图案85可以由绝缘层形成，例如氮化硅层、氧化硅层和/或氧氮化硅层。
可以去除硬掩模图案73从而暴露低浓度杂质区64。上栅电极82可以从低浓度杂质区64的顶表面突起。栅极间隔物87可以在绝缘图案85和上栅电极82的侧壁上形成。栅极间隔物87可以由绝缘层形成，例如氮化硅层、氧化硅层和/或氧氮化硅层。
在一些实施例中，当去除硬掩模图案73时，可以蚀刻绝缘图案85使得可以完全或部分去除绝缘图案85。在一些实施例中，硬掩模图案73可以在栅电极83形成之前被去除。上栅电极82和绝缘图案85可以在上沟槽75内形成。即上栅电极82可以在比低浓度杂质区64低的水平形成。以下，为了描述方便，假定上栅电极82从低浓度杂质区64的顶表面突起。
参考图8，第二类型杂质离子可以通过使用栅电极83、绝缘图案85和栅极间隔物87作为离子注入掩模的第三离子注入工艺89而注入被暴露的低浓度杂质区64，从而形成高浓度杂质区91。结果，低浓度杂质区64可以保留在高浓度杂质区91下。
低浓度杂质区64和高浓度杂质区91可以构成源极区和漏极区92。即源极区和漏极区92可以在栅电极83的两侧被间隔开。源极区和漏极区92可以与上沟道区63接触。
参考图9，可以形成下绝缘层93从而覆盖半导体基底51的整个表面。下绝缘层93可以由氮化硅层、氧化硅层、氧氮化硅层和/或低k介电层形成。下绝缘层93可以覆盖栅电极83。下绝缘层93可以被平坦化，从而形成平坦化顶表面。
位线栓95可以穿过下绝缘层93而形成。与位线栓95接触的位线96可以形成在下绝缘层93上。位线栓95可以与选择的源极区和漏极区之一接触。即，位线96可以通过位线栓95而电连接至所选择的源极区和漏极区92之一。位线栓95和位线96可以由导电层形成，例如多晶硅层、金属层和/或金属硅化物层。
可以形成上绝缘层97，从而覆盖下绝缘层93。上绝缘层97可以由氮化硅层、氧化硅层、氧氮化硅层和/或低k介电层形成。上绝缘层97可以覆盖位线96。上绝缘层97可以被平坦化从而形成平坦化的顶表面。
可以形成贯穿上绝缘层97和下绝缘层的埋藏接触栓98，从而接触源极区和漏极区92的另一个。埋藏接触栓98可以由导电层形成，例如多晶硅层、金属层和/或金属硅化物层。
与埋藏接触栓98接触的存储节点99可以形成于上绝缘层97上。存储节点99可以是电容器的下电极。存储节点99可以由导电层形成，例如多晶硅层、金属层和/或金属硅化物层。存储节点99可以通过埋藏接触栓98而电连接至源极区和漏极区92的另一个。
图10是示出根据本发明又一实施例的具有相反区的半导体装置的制造方法的截面图。参考图10，半导体装置的制造方法可以包括形成有源区52和隔离层53，如同所述参考图2所述。以下，仅将讨论与先前讨论的实施例约差别之处。
第二类型杂质离子可以通过第四离子注入工艺60A而注入有源区52，从而形成相反区62。相反区62可以与隔离层53的侧壁接触。相反区62可以具有比隔离层53的底部的水平高的顶表面。第二类型杂质离子可以是N型杂质离子，并且N型杂质离子可以是例如磷和/或砷。相反区62可以包含磷。
第一类型杂质离子可以注入相反区62上的有源区52，从而形成上沟道区63。上沟道区63可以包含B和/或BF2。上沟道区63可以与相反区62的顶表面接触。
结果，相反区62和上沟道区63可以堆叠在有源区52内。此外，上沟道区63可以通过相反区62而与半导体基底51电隔离。在一些实施例中，上沟道区63的形成可以在该阶段被省略，并且上沟道区63可以通过后续工艺而形成。
图11是示出根据本发明另一实施例的具有相反区的半导体装置的制造方法的截面图。参考图11，半导体装置的制造方法可以包括如上参考图2所述形成有源区52和隔离层53。以下，将仅描述与先前讨论的实施例的不同之处。
第二类型杂质离子可以通过第五离子注入工艺60B而注入有源区52，从而形成相反区62。相反区62可以与隔离层53的侧壁接触。相反区62可以具有比隔离层53的底部水平高的顶表面。
第二类型杂质离子可以是N型杂质离子，并且N型杂质离子可以是磷和/或砷。相反区62可以包含磷。
第一类型杂质离子可以注入相反区62上的有源区52，从而形成上沟道区63。在该情形，上沟道区63可以包含B和/或BF2。上沟道区63可以与相反区62的顶表面接触。
第二类型杂质离子可以注入上沟道区63上的有源区52，从而形成低浓度杂质区64。低浓度杂质区64可以与上沟道区63的顶表面接触。
第二类型杂质离子可以注入低浓度杂质区64，从而形成高浓度杂质区91。高浓度杂质区91可以沿低浓度杂质区64的表面形成。结果，低浓度杂质区64可以保留在高浓度杂质区91下面。
结果，相反区62、上沟道区63、低浓度杂质区64、和高浓度杂质区91可以堆叠在有源区52之内。此外，上沟道区63可以通过相反区62而电隔离于半导体基底51。
实例
表1示出了根据本发明一些实施例的由于体效应所引起的阈值电压的改变的结果。
表1
由于体效应所引起的阈值电压的改变
    项     样品1     样品2
    P离子注入     0     180KV，5E+12原子/cm2
    阈值电压     0.699V     0.683V
    BE     0.287V/-1V     0.162V/-1V
在表1中，制造样品1和样品2，以便具有35nm的栅极长度、50nm的栅极宽度、和180nm的栅极沟槽深度。在样品2上进行形成相反区的磷离子注入工艺，而不在样品1上进行。形成相反区的磷离子注入工艺以180KV的能量和5E+12原子/cm2的剂量进行。
参考表1，样品1和样品2的阈值电压分别是0.699V和0.683V。即可以发现样品1和样品2的阈值电压具有相互相似的大小。由于本体偏压所引起的样品1的阈值电压改变率BE是0.287V/-1V，并且由于本体偏压所引起的样品2的阈值电压改变率BE是0.162V/-1V。即可以发现与样品1相比由于本体偏压所引起的样品2的阈值电压改变率BE降低了50％。
结论是，在一些实施例中可以有效地控制由于使用相反区的体效应所引起的阈值电压的增加。
根据上述本发明的一些实施例，有源区在具有第一类型杂质离子的半导体基底内界定。有源区可以具有相反区、上沟道区、下沟道区、和相互间隔开的源极区和漏极区对。相反区具有第二类型杂质离子。布置栅电极，从而填充有源区内的栅极沟槽。栅电极布置在源极区和漏极区之间并且贯穿上沟道区，从而延伸进入相反区。因而，当不小于阈值电压的栅极电压施加至栅电极时，在对应于栅电极下表面的上沟道区和下沟道区内可以形成沟道。即可以使用栅极沟槽增加有效沟道长度。
此外，上沟道区和下沟道区可以通过相反区与半导体基底电隔离。因此，在一些实施例中可以有效地控制由于本体偏压所引起的阈值电压的增加。结果，可以实施半导体装置，所述装置限制或者甚至可以避免由于体效应所引起的阈值电压的增加，同时增加有效沟道长度。
前述示出了本发明但不理解为限制本发明。尽管描述了本发明的几个实施例，但是本领域的技术人员应当理解在不偏离本发明的新技术和优点的前提下，在实施例中可以进行许多改进。因而，所有这样的改进试图被包括在在所附权利要求中所界定的本发明的范围之内。因此，应当理解前述示出了本发明，而非局限于所公开的具体实施例，并且对于所述公开的实施例的改进，以及其它的实施例可以试图包括在所附权利要求的范围之内。本发明通过权利要求及其等同物而界定。

Claims (24)

1.一种半导体装置，包括：
在具有第一类型杂质离子的半导体基底内界定的有源区；
在所述有源区内且具有第二类型杂质离子的相反区；
在所述有源区内的所述相反区上并且具有所述第一类型杂质离子的上沟道区；
在所述有源区内的上沟道区上并且相互间隔开的源极区和漏极区；和
填充在所述有源区内形成的栅极沟槽的栅电极，其中所述栅电极布置在所述源极区和漏极区之间并且贯穿所述上沟道区而延伸进入所述相反区。
2.根据权利要求1的半导体装置，其中所述第一类型是P型并且所述第二类型是N型。
3.根据权利要求2的半导体装置，其中所述相反区包含磷。
4.根据权利要求2的半导体装置，其中所述上沟道区包含硼。
5.根据权利要求1的半导体装置，其中所述栅极沟槽包括：
上沟槽；和
下沟槽，所述下沟槽连接至所述上沟槽的下部，具有比所述上沟槽大的宽度，并且具有比所述相反区的顶表面的水平低的底部，使得所述下沟槽延伸进入所述相反区。
6.根据权利要求5的半导体装置，其中所述栅电极包括：
填充所述上沟槽的上栅电极；和
填充所述下沟槽并且具有基本球形的下栅电极。
7.根据权利要求6的半导体装置，还包括介于所述上栅电极与所述源极区和漏极区之间的绝缘间隔物。
8.根据权利要求6的半导体装置，还包括在所述下栅电极和相反区之间并且具有所述第一类型杂质离子的下沟道区，其中所述上沟道区和下沟道区界定在所述源极区和漏极区之间延伸并连接所述源极区和漏极区的具有所述第一类型杂质离子的沟道区，并且其中所述源极区和漏极区具有所述第二类型的杂质离子。
9.根据权利要求1的半导体装置，还包括界定所述有源区的隔离层，其中所述相反区具有布置在比所述隔离层的底部的水平高的顶表面，以便提供所述隔离层与所述相反区接触的侧壁区。
10.一种动态随机存取存储器，包括：
具有第一类型杂质离子的半导体基底；
在所述半导体基底内界定的有源区；
在所述有源区内并且具有第二类型杂质离子的相反区；
在所述有源区内的相反区上并且具有所述第一类型杂质离子的上沟道区；
在所述有源区内的上沟道区上的相互隔离开的源极区和漏极区；
在所述有源区内填充栅极沟槽的栅电极，其中所述栅电极布置在所述源极区和漏极区之间并且贯穿所述上沟道区而延伸进入所述相反区；
下沟道区，在夹置于所述栅电极和相反区之间的所述栅极沟槽内，所述上沟道区和下沟道区界定在所述源极区和漏极区之间延伸并且连接所述源极区和漏极区的沟道区，其中所述相反区电隔离所述上沟道区和下沟道区与所述半导体基底，从而控制由于本体偏压所引起的阈值电压的增加；
在所述上沟道区上的绝缘层；
延伸通过所述绝缘层并且接触所述源极区或漏极区的埋藏接触栓；和
在所述绝缘层上并且接触所述埋藏接触栓的存储节点。
11.根据权利要求10的动态随机存取存储器，其中所述第一类型是P型并且所述第二类型是N型。
12.根据权利要求11的动态随机存取存储器，还包括界定所述有源区的隔离层，其中所述相反区具有布置在比所述隔离层的底部的水平高的顶表面，以便提供所述隔离层与所述相反区接触的侧壁区。
13.根据权利要求11的动态随机存取存储器，其中所述绝缘层包括下绝缘层和上绝缘层，所述存储节点在所述上绝缘层上，并且其中所述动态随机存取存储器还包括：
在所述下绝缘层上的位线；和
延伸通过所述下绝缘层并且将所述位线与所述源极区和漏极区的另一个连接的位线栓。
14.根据权利要求10的动态随机存取存储器，其中所述栅电极包括：
介于所述源极区和漏极区之间的上栅电极；和
连接至所述上栅电极的下部并且具有比所述上栅电极大的宽度的下栅电极，其中所述下栅电极延伸至比所述相反区的顶表面低的水平，使得所述下栅电极延伸进入所述相反区并且其中所述下栅电极具有球形。
15.根据权利要求14的动态随机存取存储器，其中所述下沟道区夹置在所述下栅电极和所述相反区之间并且其中所述上沟道区和下沟道区具有P型杂质离子。
16.一种半导体装置的形成方法，包括：
提供具有第一类型杂质离子和有源区的半导体基底；
将第二类型杂质离子注入所述有源区，从而形成相反区；
形成栅极沟槽，所述栅极沟槽在所述有源区内并且具有比所述相反区的顶表面的水平低的底部，以便将所述栅极沟槽延伸进入所述相反区；并且
形成填充所述栅极沟槽并且延伸进入所述相反区的栅电极。
17.根据权利要求16的形成方法，其中在提供半导体基底之前，在所述半导体基底内形成隔离层从而界定所述有源区，其中所述隔离层具有布置在比所述相反区的顶表面的水平低的下端，从而提供所述隔离层与所述相反区接触的侧壁区。
18.根据权利要求16的形成方法，其中形成栅极沟槽包括：
部分蚀刻所述有源区，从而形成上沟槽；并且
在所述上沟槽下面形成下沟槽，其中所述下沟槽具有比所述上沟槽大的宽度并且具有布置在比所述相反区的顶表面的水平低的底部。
19.根据权利要求18的形成方法，其中在形成下沟槽之前，在所述上沟槽的侧壁上形成绝缘间隔物。
20.根据权利要求16的形成方法，还包括将所述第一类型的杂质离子注入所述栅电极和所述相反区之间，从而形成下沟道区。
21.根据权利要求16的形成方法，其中所述第一类型是P型并且所述第二类型是N型。
22.根据权利要求21的形成方法，还包括将所述第一类型的杂质离子注入所述相反区上的有源区，从而形成所述相反区上的上沟道区。
23.根据权利要求22的形成方法，还包括将所述第二类型杂质离子注入所述上沟道区上的有源区内，从而形成源极区和漏极区。
24.根据权利要求23的形成方法，还包括将所述第一类型的杂质离子注入所述栅电极和相反区之间以形成下沟道区，所述下沟道区和上沟道区界定在所述源极区和漏极区之间延伸并且连接所述源极区和漏极区的具有第一类型杂质离子的沟道区，所述源极区和漏极区具有所述第二类型的杂质离子。
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