CN101226931B - 完全硅化区域以提高性能的结构及其方法 - Google Patents

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Abstract

本发明涉及完全硅化区域以提高性能的结构及其方法。公开了包括完全硅化的区域的结构以及相关的方法。在一个实施例中，一种结构包括：衬底；部分硅化的区域，位于在所述衬底上形成的集成电路的有源区域中；完全硅化的区域，位于所述集成电路的非有源区域中；以及其中由公共半导体层形成所述部分和完全硅化的区域。

Description

完全硅化区域以提高性能的结构及其方法
技术领域
本发明通常涉及集成电路(IC)芯片制造，更具体而言，涉及包括完全硅化的区域的结构以及相关的方法。
背景技术
在半导体工业中，随着尺寸的进一步缩小，器件性能的改善日益变得更加困难。
发明内容
公开了包括完全硅化的区域的结构以及相关的方法。在一个实施例中，一种结构包括：衬底；部分硅化的区域，位于在所述衬底上形成的集成电路的有源区域中；完全硅化的区域，位于所述集成电路的非有源区域中；以及其中由公共半导体层形成所述部分和完全硅化的区域。
本发明的第一方面提供了一种结构包括：衬底；部分硅化的区域，位于在所述衬底上形成的集成电路的有源区域中；完全硅化的区域，位于所述集成电路的非有源区域中；以及其中由公共半导体层形成所述部分和完全硅化的区域。
本发明的第二方面提供了一种结构包括：衬底；在所述衬底上的第一场效应晶体管(FET)；在所述衬底上的第二FET；以及完全硅化的区域，位于在所述第一和所述第二FET的邻近的源极/漏极区域之间的所述衬底中。
本发明的第三方面提供了一种方法包括：在介质层中的至少一个有源硅区域之上形成多晶硅层；部分硅化在所述至少一个有源硅区域之上的所述多晶硅层的第一区域；以及完全硅化在非有源硅区域之上所述多晶硅层的第二区域。
设计本发明的示例的各方面以解决这里描述的问题和/或未讨论的其它问题。
附图说明
通过本发明的各种方面的下列详细描述并结合描述本发明的各种实施例的附图，可以更容易地理解本发明的这些和其它特征。
图1示出了结构的第一实施例的截面视图；
图2示出了结构的第二实施例的截面视图；
图3示出了包括过孔的结构的第二实施例的顶视图；
图4示出了图3的截面图；
图5示出了结构的第三实施例的截面图；
图6-11示出了一种形成图1-4的结构的方法的一个实施例；
图11、12和14-18示出了一种形成图5的结构的方法的一个实施例；以及
图13和19示出了图5、11、12和14-18的实施例的可选实施例。
应当注意，本发明的附图没有按比例缩放。附图仅仅旨在描述本发明的典型方面，因此不应被考虑为限制本发明的范围。在附图中，附图之间相似的标号代表相似的单元。
具体实施方式
参考图1-5，公开了包括完全硅化的区域20的结构10的各种实施例。图3示出了图4的顶视图。每个实施例包括衬底12、112(例如，硅)、位于在衬底12、112上形成的集成电路(IC)18、118的有源区域16、116中的部分硅化的区域14、114、以及位于IC18、118的非有源区域22、122中的完全硅化的区域20、120。此外，在每个实施例中，由公共半导体层30、130，例如多晶硅、硅锗等，形成部分硅化的区域14、114和完全硅化的区域20、120。(注意，虽然都是硅化物，但使用不同的阴影线示出区域14、114和20、120仅仅是为了不同的目的。)
在下列描述中，例如，仅仅在图1和5中所示出的，可以在绝缘体上半导体(SOI)晶片24之上形成结构10，该绝缘体上半导体(SOI)晶片24具有衬底12、112、掩埋绝缘体层26、126以及在掩埋绝缘体层26中形成的半导体层30的半导体区域28。然而，应该理解，本发明的教导不局限于该类型的衬底。也就是，还可以采用体硅衬底。在该情况下，本领域的技术人员将认识到，掩埋绝缘体层26、126和硅衬底12、112之间将不存在差异，以及半导体层28没有被限定在掩埋绝缘体层26、126内，而是在体硅衬底内。
参考图1-4，在这些实施例中，可以在多个位置中设置完全硅化的区域20。第一，完全硅化的区域38位于第一和第二场效应晶体管(FET)40、42的邻近的源极/漏极区域(有源区域)16之间。在图1中，FET40和42都是nFET，如通过两个FET的有源区域16的共同的阴影线示出的。结果，在邻近的源极/漏极区域16之间的完全硅化的区域38作为互连，并减小了体到体泄漏，由此作为在两个FET 40、42的体之间的隔离区域。在图2中，如通过两个FET的有源区域16的不同的阴影线示出的，一个FET是pFET42，另一个是nFET40。在该情况中，在FET40、42的邻近的源极/漏极区域16之间的完全硅化的区域38作为对接结(buttedjunction)，其改善了n+到P+连接以及nFET体到pFET体隔离。另外的完全硅化的区域可以提供作为在多晶硅层30内的互连的布线区域44。在形成期间，硅化还可以在FET40、42中形成完全硅化的栅极导体46。在这些实施例中，部分硅化的区域14被设置在源极/漏极区域16中。硅化的区域14、20包括任何公知或以后开发的硅化物，例如，钴硅化物、镍硅化物等。
图3-4示例了结构10如何减小需要的过孔50的数目，例如，仅需要一个过孔以接触完全硅化的区域38，这减小了电容。也就是，仅仅需要一个过孔接触完全硅化的区域38，而不是对应于每一个FET40、42的邻近的源极/漏极区域16中的每一个部分硅化的区域14的两个接触。
参考图5，另一实施例包括衬底112(例如，硅)、位于在衬底112上形成的集成电路(IC)118的有源区域116中的部分硅化的区域114、以及位于IC118的非有源区域122中的完全硅化的区域120。结果，提供了具有部分硅化物栅极导体160的晶体管140、142。此外，由公共半导体层130，例如多晶硅、硅锗等，形成部分硅化的区域114和完全硅化的区域120。在该情况下，部分硅化的区域114包括在半导体层130的剩余部分162之上的栅极导体160，并且完全硅化的区域120包括耦合部分硅化的栅极导体160的互连164。因此，在该实施例中的结构10提供了连续栅极160、164，该连续栅极160、164在非有源区域122中是完全硅化的并在有源区域116之上是部分硅化的114。在该实施例中，还示出了设置在结构10之上的介质层166。介质层166包括，例如，氧化硅、氮化硅或其组合。虽然设置了很多过孔，但仅仅示出了延伸通过介质层166的一个过孔150。
参考图6-19，示出了形成上述结构10的方法的各种实施例。在任何情况下，每个实施例包括：在介质层26、126中的至少一个有源硅区域16、116之上形成多晶硅层30、130，部分硅化在至少一个有源硅区域16、116之上的多晶硅层30、130的第一区域14、114；以及完全硅化在非有源硅区域22、122之上的多晶硅层30、130的第二区域20、120。
图6-10示出了形成图1-4中所示出的结构10的一种示例性方法。在图6中，提供绝缘体上半导体(SOI)衬底24，其具有在衬底12(例如，硅)之上的掩埋绝缘体层26(例如，氧化硅)中限定的半导体层30的半导体区域28(例如，多晶硅、硅锗等)。示出了已经在SOI衬底24之上形成的晶体管40、42，并且形成硬掩模200。硬掩模200包括，例如，氧化硅硬掩模、或氮化硅硬掩模。可以使用任何现在公知或随后开发的技术形成上述结构。在图7中，回蚀刻200以暴露晶体管40、42的顶部。
在图8中，淀积、构图并蚀刻光致抗蚀剂(未示出)以去除硬掩模200从而暴露将被完全硅化的半导体区域28的区域202。在图9中，淀积金属层204，例如钴、镍等，并在图10中退火金属层204从而完全消耗暴露的半导体区域28。金属层204具有足够的厚度以允许完全硅化。结果为产生完全硅化的区域20。如上面所指出的，其中FET40、42是nFET，完全硅化的区域20作为互连区域38，而其中FET40、42不相同时，例如，一个是nFET而另一个是pFET，完全硅化的区域20作为对接结38。接下来，可以以任何现在公知或随后开发的方法，例如，湿法蚀刻，去除金属层204和硬掩模200(如图1-4所示)。如在图3和4中所示，随后的常规处理(例如，光刻、导体淀积)可以将过孔50设置到完全硅化的区域20。如上所述，完全硅化的区域44(图3、4、10)在某些实施例中可以作为布线区域。
图11-19示出了形成图5中所示出的结构10的示例性方法。在图11中，提供了绝缘体上半导体(SOI)衬底24，其具有在衬底112(例如，硅)之上的掩埋绝缘体层126(例如，氧化硅)中限定的半导体区域28(例如，多晶硅、硅锗等)。然而，在该情况下，在SOI衬底24之上限定半导体层130并在半导体区域28之上限定半导体区域128，其可以通过将最终作为栅极介质的介质层129(例如，氧化硅)相分离。
在图12中，淀积、构图(例如，使用光致抗蚀剂(未示出)、构图以及蚀刻)硬掩模220从而暴露将被硅化的半导体层130的区域222。如在图12中示出的在两个有源区域116之上，保留硬掩模220。结果，如此后描述的，在有源区域116之上形成的晶体管140、142(图5)将包括仅部分硅化的栅极。然而，如在图13中示出的，构图硬掩模220以选择地暴露有源区域116之上的区域222，以便同样形成完全硅化的栅极，如这里进一步描述的。
从图12继续处理，图14示出了金属层270(例如，钴、镍等)的淀积，图15示出了退火以形成完全硅化的区域120。金属层270足够厚以允许暴露的半导体层的完全硅化。图16示出了选择蚀刻去除未反应金属层270(图15)和硬掩模220(图13)之后的结构。图17示出了薄金属层272(例如，钴、镍等)的淀积，图18示出了退火以形成部分硅化的区域114。金属层272为这样的厚度，其仅仅足够允许半导体层130的区域128的部分硅化。
随后，如在图5中所示，去除未反应的金属层272(图17)，淀积介质层166并形成过孔150。图5示出了包括部分硅化的区域栅极导体160的结构10。然而，如在图19中所示，如果从图13中示出的结构继续处理，结构10可以包括部分硅化的栅极导体160和完全硅化的栅极导体168。
虽然这里已经描述了形成结构10的示例性方法，应该理解可以在本发明的范围内采用并考虑各种其它的技术。
上述的结构和方法应用在集成电路芯片的制造中。制造者可以以原料晶片的形式(也就是，作为具有多个未封装芯片的单一晶片)如裸管芯或者以封装的形式分发产生的集成电路芯片。在后一种情况下，在单芯片封装(例如具有附加到主板或者其它较高级载体的引线的塑料载体)中或者在多芯片封装(例如具有单或双表面互连或者掩埋互连的陶瓷载体)中安装芯片。在任何情况下，然后将所述芯片与其它芯片、分立电路元件、和/或其它信号处理器件集成，作为(a)中间产品例如主板或者(b)最终产品的一部分。该最终产品可以为包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或者其它输入设备以及中央处理器的高级计算机产品。
为了实例和描述的目的，提出了本发明的各种方面的上述描述。不希望是无遗漏的或将本发明限制到公开的精确形式，并且明显地，很多修改和变化是可能的。旨在对于本领域的技术人员显而易见的这样的修改和改变被包括在所附权利限定的本发明的范围内。

Claims (20)

1.一种半导体结构包括：
衬底；
部分硅化的区域，位于在所述衬底上形成的集成电路的有源区域中；
完全硅化的区域，位于所述集成电路的非有源区域中；以及
其中由公共半导体层形成所述部分和完全硅化的区域。
2.根据权利要求1的半导体结构，其中所述部分硅化的区域包括源极/漏极区域。
3.根据权利要求1的半导体结构，其中所述完全硅化的区域包括在第一和第二场效应晶体管的邻近的源极/漏极区域之间的互连区域。
4.根据权利要求1的半导体结构，其中所述完全硅化的区域包括在第一和第二场效应晶体管的邻近的源极/漏极区域之间的对接结。
5.根据权利要求4的半导体结构，其中所述第一和第二场效应晶体管中的一个是p型场效应晶体管，并且另一个是n型场效应晶体管。
6.根据权利要求1的半导体结构，其中所述部分硅化的区域包括栅极导体。
7.根据权利要求1的半导体结构，其中所述完全硅化的区域包括互连。
8.根据权利要求7的半导体结构，其中所述互连耦合部分硅化的栅极导体。
9.一种半导体结构包括：
衬底；
第一场效应晶体管，在所述衬底上；
第二场效应晶体管，在所述衬底上；以及
完全硅化的区域，位于在所述第一和所述第二场效应晶体管的邻近的源极/漏极区域之间的所述衬底中。
10.根据权利要求9的半导体结构，其中所述第一和第二场效应晶体管中的一个是p型场效应晶体管，并且另一个是n型场效应晶体管。
11.根据权利要求10的半导体结构，其中所述完全硅化的区域作为所述第一和第二场效应晶体管的有源区域之间的隔离区域。
12.根据权利要求9的半导体结构，其中所述第一和第二场效应晶体管中的每一个是n型场效应晶体管。
13.根据权利要求12的半导体结构，其中所述完全硅化的区域作为所述第一和第二场效应晶体管的有源区域之间的互连。
14.根据权利要求9的半导体结构，还包括邻近所述第一和第二场效应晶体管的完全硅化的布线区域。
15.根据权利要求9的半导体结构，还包括在每个源极/漏极区域之上的部分硅化的区域。
16.一种制造半导体结构的方法，包括以下步骤：
在介质层中的至少一个有源硅区域和非有源硅区域之上形成多晶硅层；
部分硅化在所述至少一个有源硅区域之上的所述多晶硅层的第一区域；以及
完全硅化在非有源硅区域之上的所述多晶硅层的第二区域。
17.根据权利要求16的制造半导体结构的方法，其中还包括完全硅化在至少另一有源硅区域之上的所述多晶硅层的第三区域，所述完全硅化的第三区域包括栅极导体。
18.根据权利要求16的制造半导体结构的方法，其中所述完全硅化的第二区域包括在一对场效应晶体管的有源区域之间的区域。
19.根据权利要求16的制造半导体结构的方法，其中所述完全硅化的第二区域包括布线区域。
20.根据权利要求16的制造半导体结构的方法，其中所述部分硅化的第一区域包括栅极导体。
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