CN101114832A

CN101114832A - 具有分数n的锁相回路频率合成器

Info

Publication number: CN101114832A
Application number: CNA2006101675796A
Authority: CN
Inventors: 王富正
Original assignee: MStar Semiconductor Inc Taiwan
Current assignee: MediaTek Inc
Priority date: 2006-07-28
Filing date: 2006-12-22
Publication date: 2008-01-30
Anticipated expiration: 2026-12-22
Also published as: TW200807974A; CN101114832B; TWI327008B

Abstract

本发明公开了一种较简单的电路结构的具有分数N的锁相回路频率合成器。它包括：相位频率侦测器，可接收具有参考频率的参考信号与溢位输出信号并可侦测该参考信号与该溢位输出信号之间的相位与频率的差异后输出相位差信号；电荷帮浦，用以接收该相位差信号并根据该相位差信号的大小产生相关于该相位差信号的输出电流；回路滤波器，用以接收该输出电流并平缓该输出电流后转换并输出电压控制信号；电压控制震荡器，用以接收该电压控制信号并根据该电压控制信号产生具有压控频率的输出信号；以及Δ∑调变器，具有可接收该输出信号的频率输入端、可输出该溢位输出信号的溢位输出端以及整数值输入端，用以决定该压控频率与该参考频率之间的比率。

Description

具有分数N的锁相回路频率合成器

技术领域

本发明涉及一种以戴而塔-辛格马调变器(Δ∑Modulator)所实现具有分数N的锁相回路(Phase Locked Loop，PLL)频率合成器，尤其涉及一种关于直接取代除频器(Divider)并以戴而塔-辛格马调变器所实现具有分数N的锁相回路频率合成器。

背景技术

由于通信***(Communication System)，例如手持式电话机***的快速发展，具有较高频率分辨率(Frequency Resolution)以及较快频率切换时间(Frequency Switching Time)的频率合成器是相关技术研发人员尝试着想要开发的组件。然而，上述的要求是很难达成的。

请参照图1，其为现有具有整数(Integer)N的锁相回路频率合成器。该锁相回路100包括相位频率侦测器(Phase FrequencyDetector)10、电荷帮浦(Charge Pump)20、回路滤波器(LoopFilter)30、电压控制震荡(Voltage Controlled Oscillator)40与除频器(Divider)50。其中，具有一参考频率F_ref的参考信号例如由一参考震荡器(Reference Oscillator，未示出)所产生，并且，参考信号与一除频信号(Frequency divided signal)同时输入该相位频率侦测器10。该相位频率侦测器10可侦测该参考信号与该除频信号之间的相位与频率的差异，之后，输出一相位差信号(Phase Difference Signal)至该电荷帮浦20。接着，电荷帮浦20根据该相位差信号的大小产生相关于该相位差信号的一输出电流至该回路滤波器30。接着，该回路滤波器30平缓(Smooth)该输出电流，并转换为一电压控制信号至该电压控制震荡器40。该电压控制震荡器40可以根据该电压控制信号产生一输出信号，且该输出信号具有一压控频率F_vco。而除频器50可接收输出信号并除以整数的N倍后产生该除频信号用以输入至该相位频率侦测器10，故此锁相回路频率合成器可获得F_voc＝N*F_ref。

很明显地，由于N为整数，所以输出信号的压控频率(F_vco)必定是参考频率(F_ref)的整数倍，因此，现有整数N的锁相回路频率合成器输出的频率分辨率较低。

最近几年，分数N的锁相回路频率合成器已经出现。由于N为分数，使得输出信号的压控频率(F_vco)为参考频率的分数倍，因此，分数N的锁相回路频率合成器输出的频率分辨率较高。

请参考图2，其为现有具有分数N的锁相回路频率合成器。图2与图1的差异在于多整数除频器(Divider)55的整数N是可以变动的，电路硬件设计也比较复杂。而多整数除频器55的整数N是受控于一缓存器70所提供的一第一整数(A)以及戴而塔-辛格马调变器(以下简称Δ∑调变器)60所提供的一第二整数。由图2可知，Δ∑调变器60具有一频率输入端以及一第一数值(n)输入端，而Δ∑调变器60的频率输入端连接至多整数除频器55的输出端且Δ∑调变器60的输出端则连接至一加法器65。再者，缓存器70储存一整数A，该缓存器70输出端连接至该加法器65，而除频器(Divider)的整数N是根据该加法器65的输出值来变化。

图3，其为以数字式迭加(Digital Accumulator)实现的一阶(First Order)Δ∑调变器。举例来说，此迭加器62的大小(Size)为d位(d bits)，具有一频率输入端、一第一输入端(X)、一第二输入端(Y)、一加总输出端(X+Y)、以及一溢位(Overflow)输出端(O)。再者，第一输入端(X)可以输入一第一数值(n)，第二输入端(Y)与加总输出端(X+Y)相互连接，溢位输出端(O)则可视为一阶Δ∑调变器的输出端。以n＝5、d＝4为例，以下表一代表加总输出端(X+Y)与溢位输出端(O)随着频率的变化的输出值。

表一：

(X+Y)	5	10	15	4	9	14	3	8	13	2	7	12	1	5	11	0	5	10	15	4
(X+Y)	5	10	15	4	9	14	3	8	13	2	7	12	1	5	11	0	5	10	15	4	(O)	0	0	0	1	0	0	1	0	0	1	0	0	1	0	0	1	0	0	0	1

根据表一可以得知，加总输出端(X+Y)与溢位输出端(O)的输出值会以每16个频率为一个周期，并重复产生相同的输出值。再者，平均每16个频率，溢位输出端会被触发(Toggle)5次。同理，当第一数值(n)改为9时，代表平均每16个频率，溢位输出端会被触发9次。因此，第一数值(n)即代表平均每16个频率，溢位输出端会被触发的次数。而16个频率的重复周期是由迭加器的大小来决定，由于d＝4因此2⁴代表16个频率。因此，当迭加器62的大小为d位且第一数值为n时，代表2^d个频率，溢位输出端会被触发n次，且加总输出端(X+Y)与溢位输出端(O)的输出值会以每2^d个频率为一个周期重复产生相同的输出值。而图3的一阶Δ∑调变器也可以用离散时间(Discrete Time)函数来表示，如图4所示。如图4所示，当迭加器产生溢位时由于数值已经超过其大小(Size)所能表示的数值，因此比较器64会输出“1”，当迭加器尚未产生溢位时由于数值未超过其大小(Size)所能表示的数值，因此比较器64会输出“0”，也就是说，比较器64系以迭加器所能表示的最大数值为临限值(Threshold)进行比较。

请再参考图2，由于Δ∑调变器60的频率是由多整数除频器55的输出来决定的。因此，以Δ∑调变器的大小d＝4、n＝5为例，每16个频率，Δ∑调变器60溢位输出端(O)会被触发5次。也就是说，每16个频率中，当溢位输出端(O)未被触发时，多整数除频器N＝A，反之，当溢位输出端(O)被触发时，多整数除频器N＝A+1。因此，平均来说F_rco＝(A+5/16)*F_ref，也就是说，N可视为一非整数(分数，此例为A+5/16)。同理，当Δ∑调变器的大小为d，且输入的数值为n，会使得N＝A+n/2^d，因此，具有分数N的锁相回路频率合成器即可被实现。

由于图2所绘示具有分数N的锁相回路频率合成器必须提供Δ∑调变器60搭配缓存器70方可以控制该多整数除频器55。然而，上述的电路由于连接关系复杂，会造成电路的设计越困难。且由于图1的单一整数除频器(N)不需被其它电路所控制，因此，图1的单一整数除频器50的电路设计会较图2多整数除频器55单纯且简单。因此，如何改进上述缺失，设计一结构简单的具有分数N的锁相回路频率合成器则为本发明最主要的目的。

发明内容

本发明所要解决的技术问题是提供一种具有分数N的锁相回路频率合成器，其具有较简单的电路结构，使得电路设计更简单。

为了解决以上技术问题，本发明提供了一种具有分数N的锁相回路频率合成器，它包括：一相位频率侦测器，可接收具有一参考频率的一参考信号与一溢位输出信号并可侦测该参考信号与该溢位输出信号之间的一相位与一频率的差异后输出一相位差信号；一电荷帮浦，用以接收该相位差信号并根据该相位差信号的大小产生相关于该相位差信号的一输出电流；一回路滤波器，用以接收该输出电流并平缓该输出电流后转换并输出一电压控制信号；一电压控制震荡器，用以接收该电压控制信号并根据该电压控制信号产生具有一压控频率的一输出信号；以及一Δ∑调变器，具有一可接收该输出信号的频率输入端、一可输出该溢位输出信号的溢位输出端以及一整数值输入端，用以决定该压控频率与该参考频率之间的一比率。

另外，又提供了一种具有分数N的锁相回路频率合成器，它包括：一相位频率侦测器，可接收具有一参考频率的一参考信号与一溢位输出信号，并可侦测该参考信号与该溢位输出信号之间的一相位与一频率的差异后输出一相位差信号；一电荷帮浦，用以接收该相位差信号并根据该相位差信号的大小产生相关于该相位差信号的一输出电流；一回路滤波器，用以接收该输出电流并平缓该输出电流后转换并输出一电压控制信号；一电压控制震荡器，用以接收该电压控制信号并根据该电压控制信号产生具有一压控频率的一输出信号；先前降比例器，用以将该压控频率除以一第一整数值后输出一降频信号；以及一Δ∑调变器，具有一可接收该降频信号的频率输入端、一可输出该溢位输出信号的溢位输出端以及一第二整数值输入端，其中，该具有分数N的锁相回路频率合成器根据该第一整数值与该第二整数值决定该压控频率与该参考频率之间的一比率。

因为本发明以Δ∑调变器取代现有具有分数N的锁相回路频率合成器必须由Δ∑调变器、缓存器、多整数除频器来完成的电路架构，因此，本发明的具有分数N的锁相回路频率合成器具有架构简单，设计容易的优点。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细说明。

图1为现有具有整数N的锁相回路频率合成器。

图2为现有具有分数N的锁相回路频率合成器。

图3为以数字式迭加器实现的一阶Δ∑调变器。

图4为离散时间(Discrete Time)函数所表示的一阶Δ∑调变器。

图5为根据本发明实施例的具有分数N的锁相回路频率合成器。

图6为利用一阶Δ∑调变器所实现具有分数N的锁相回路频率合成器的电压控制震荡器输出的电压控制信号与时间关系图。

图7为利用一阶Δ∑调变器所实现具有分数N的锁相回路频率合成器中一阶Δ∑调变器的快速傅利叶转换的频谱图。

图8为二阶Δ∑调变器的离散时间函数示意图。

图9为根据本发明实施例的利用二阶Δ∑调变器所实现具有分数N的锁相回路频率合成器的电压控制震荡器输出的电压控制信号与时间关系图。

图10为根据本发明实施例的利用二阶Δ∑调变器所实现具有分数N的锁相回路频率合成器中二阶Δ∑调变器的快速傅利叶转换的频谱图。

【主要组件符号说明】

10相位频率侦测器 20电荷帮浦

30回路滤波器 40电压控制震荡器

50、55除频器 60Δ∑调变器

62迭加器 64比较器

65加法器 70缓存器

100锁相回路 200锁相回路频率合成器

210相位频率侦测器 220电荷帮浦

230回路滤波器 240电压控制震荡器

250Δ∑调变器 252第一比较器

254第二比较器

具体实施方式

在图2中，以一阶Δ∑调变器的大小d＝4，第一数值n＝5为例，代表每16个频率，Δ∑调变器60溢位输出端(O)会被触发5次。以频率的观点来观察，可视为每16个频率，溢位输出端(O)会产生5个频率，也就是说，溢位输出端(O)的频率为频率输入端频率的5/16倍，因此根据输入的第一数值(n)，即可决定溢位输出端(O)的频率使得溢位输出端的频率(O)与频率输入端频率之间成为分数的关系；并以缓存器70中放入整数200为例，加法器65的输出为200或201供给多整数除频器55除频之用，长时间看起来就相当于除频200+5/16，但是多整数除频器55实施复杂，且容易于频谱上产生突波(Spurs)。

请参考图5，其为本发明具有分数N的锁相回路频率合成器。该锁相回路频率合成器200包括相位频率侦测器(Phase FrequencyDetector)210、电荷帮浦(Charge Pump)220、回路滤波器(LoopFilter)230、电压控制震荡器(Voltage Controlled Oscillator)240与Δ∑调变器250。其中，具有一参考频率(Fref)的参考信号系由一参考震荡器(未绘示)所产生，参考信号与一溢位输出信号(Overflow Output Signal)同时输入该相位频率侦测器210。该相位频率侦测器210可侦测该参考信号与该溢位输出信号之间的相位与频率的差异，之后，输出一相位差信号(Phase DifferenceSignal)至该电荷帮浦220。接着，电荷帮浦220根据该相位差信号的大小产生相关于(例如是正比关系)该相位差信号的一输出电流至该回路滤波器230。接着，该回路滤波器230平缓该输出电流，并转换为一电压控制信号至该电压控制震荡器240。该电压控制震荡器240可以根据该电压控制信号产生一输出信号，且该输出信号具有一压控频率(Fvco)。而Δ∑调变器250的频率输入端可接收输出信号，而Δ∑调变器250的溢位输出端即可输出该溢位输出信号用以输入至该相位频率侦测器210。

以Δ∑调变器250的大小为d以及第一数值为n为例，当具有压控频率(Fvco)的输出信号连接至Δ∑调变器250的频率输入端时，平均每n/2^d个频率，溢位输出端可以产生一个脉冲，因此，Δ∑调变器250可根据频率输入端的频率输出高低位准的讯号。所以，溢位输出端产生的该溢位输出信号的频率即为压控频率(Fvco)n/2^d倍。而由于溢位输出信号的频率与参考频率(Fref)相等，因此可以获得Fref＝n/2^d*Fvco，亦即，Fvco＝2^d/n*Fref。以d＝4，n＝5为例，本发明具有分数N的锁相回路频率合成器中等效的N＝16/5＝3+1/5。也就是说，Δ∑调变器250根据频率输入端的频率输出具有分数N关系的高低位准的频率讯号。本发明以Δ∑调变器250取代现有具有分数N的锁相回路频率合成器必须由Δ∑调变器、缓存器、多整数除频器来完成的电路架构。因此，本发明的具有分数N的锁相回路频率合成器具有架构简单，设计容易的优点。

举实际的第一范例来说，以d＝32，n＝235，260，482来说，N＝(2³²/235260482)＝18.25622。当参考频率(Fref)为4.92MHz时，压控频率(Fvco)即为89.82MHz。

而为了要提高压控频率(Fvco)，本发明可以提供一单一整数(N’，例如为33)的除频器，连接于图5中电压控制震荡器240与Δ∑调变器250之间。此一单一整数的除频器亦可称为先前降比例器(Pre-Scaler)。以实际的第二范例来说，当d＝32，n＝235，260，482时，N＝(2³²/235260482)＝18.25622。当参考频率(Fref)4.92MHz时，由于先前降比例器(Pre-Scaler)的除频比率为33，因此，压控频率可达到：Fvco＝(33)*(2³²/235260482)*Fref(4.92MHz)＝2.964Ghz。

请参照图6，其为利用一阶Δ∑调变器所实现具有分数N的锁相回路频率合成器的电压控制震荡器输出的电压控制信号与时间关系图。以及图7，其为利用一阶Δ∑调变器所实现具有分数N的锁相回路频率合成器中一阶Δ∑调变器的快速傅利叶转换(FastFourier Transformation，简称FFT)的频谱图(FFT Spectrum)。由图6可知，电压控制震荡器输出的电压控制信号在稳态时会产生一涟波(Ripple)，这个现象可由表一所代表的一阶Δ∑调变器来解释，由表一可知，由于n＝5、d＝4，以16个频率为一周期，溢位输出端第一次的触发是在经过四个输入频率时产生，而第二～五次的触发则仅经过三个频率，如此周期性的产生。因此会造成电压控制信号在稳态附近来回震荡。再者，由图7频谱可知，此一阶Δ∑调变器会在高频处产生不想要的突波(Spurs)。

为了要降低突波(Spurs)，本发明可以使用二阶Δ∑调变器来实现，请参照图8，其所绘示为二阶Δ∑调变器的离散时间(Discrete Time)函数示意图。此二阶Δ∑调变器是由多迭加器串接(Cascade)成一单一回路(Single Loop)所实现。此二阶Δ∑调变器具有a、b、c、e四个增益单元，一般皆被设定为1，更进一步地，可以藉由调整a、b、c、e的值而适当调整量化噪声形状(quantization noise shape)，而不会影响所欲之分数关系，较佳地，a、b、c、e的增益值系适当地选择为2的幂次方关系，例如1/2、1/4、1/8…，在数字域电路设计上，2的幂次方电路可以移位缓存器(shift register)实现，因此可以大幅简化电路复杂度，又可以获得所欲之量化噪声形状。此二阶Δ∑调变器可以选择最后一级的第一比较器252输出端或者是第二比较器254的输出端来作为溢位输出端。其中，第一比较器252位在输出回授路径上，其临限值为该二阶Δ∑调变器所能表现的最大数值；而第二比较器254位在独立输出路径上，其临限值则可任意设定使得溢位输出端的信号的责任周期(duty cycle)为可变动。较佳地，第二比较器所设定的值为该二阶Δ∑调变器所能表现的最大数值的一半，因此，第一比较器252与第二比较器254会输出相同相位相同频率的信号，而其差别在于第二比较器的责任周期可到达约50％。也就是说，当除频比率(N)很大时，二阶Δ∑调变器依旧可以维持责任周期约50％的信号。

再者，二阶Δ∑调变器最大的优点在于可以维持原来的除频比率并使得溢位输出信号不具规律性。以d＝4，n＝5的二阶Δ∑调变器为例，每以16个频率为一周期，溢位输出端仍可被触发五次，但是触发的时间不具规则性，也就是说打散(Randomize)触发的时间。

请参照图9，其所绘示为根据本发明实施例的利用二阶Δ∑调变器所实现具有分数N的锁相回路频率合成器的电压控制震荡器输出的电压控制信号与时间关系图。以及图10，其所绘示为根据本发明实施例的利用二阶Δ∑调变器所实现具有分数N的锁相回路频率合成器中二阶Δ∑调变器的快速傅利叶转换的频谱图。由图9可知，电压控制震荡器输出的电压控制信号在稳态时会已经不会产生涟波。再者，由图10频谱可知，此二阶Δ∑调变器会在高频的突波(Spurs)已经有效的被降低。

因此，本发明提出一种结构简单的具有分数N的锁相回路频率合成器，使得电路设计可以显著地简化，并且有效的降低突波(Spurs)，且本发明可以根据Δ∑调变器的大小(d)以及第一输出值(n)即可决定该具有分数N的锁相回路频率合成器的除频值(分数N)。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims

1.一种具有分数N的锁相回路频率合成器，其特征在于，它包括：

一相位频率侦测器，可接收具有一参考频率的一参考信号与一溢位输出信号并可侦测该参考信号与该溢位输出信号之间的一相位与一频率的差异后输出一相位差信号；

一电荷帮浦，用以接收该相位差信号并根据该相位差信号的大小产生相关于该相位差信号的一输出电流；

一回路滤波器，用以接收该输出电流并平缓该输出电流后转换并输出一电压控制信号；

一电压控制震荡器，用以接收该电压控制信号并根据该电压控制信号产生具有一压控频率的一输出信号；以及

一Δ∑调变器，具有一可接收该输出信号的频率输入端、一可输出该溢位输出信号的溢位输出端以及一整数值输入端，用以决定该压控频率与该参考频率之间的一比率。

2.如权利要求1所述的具有分数N的锁相回路频率合成器，其特征在于，该Δ∑调变器的大小为d位且该整数值输入端输入n时，该比率为2d/n，其中d与n皆为整数。

3.如权利要求1所述的具有分数N的锁相回路频率合成器，其特征在于，该Δ∑调变器为一一阶Δ∑调变器。

4.如权利要求3所述的具有分数N的锁相回路频率合成器，其特征在于，该一阶Δ∑调变器是由一累加器所组成，其中，该累加器可具有一第一输入端、一第二输入端及一加总输出端，用以将该第一输入端与该第二输入端的二个数值加总后由该加总输出端输出，并当该第一输入端与该第二输入端的二个数值加总产生一溢位时，由该溢位输出端输出一脉冲；其中，该第一输入端即为该整数值输入端，该第二输入端与该加总输出端输出相互连接。

5.如权利要求1所述的具有分数N的锁相回路频率合成器，其特征在于，该Δ∑调变器为一二阶Δ∑调变器。

6.如权利要求5所述的具有分数N的锁相回路频率合成器，其特征在于，该二阶Δ∑调变器输出的该溢位输出信号具有一可调的责任周期。

7.如权利要求5所述的具有分数N的锁相回路频率合成器，其特征在于，该二阶Δ∑调变器具有复数个增益单元，其可调整量化噪声形状。

8.一种具有分数N的锁相回路频率合成器，包括：

一相位频率侦测器，可接收具有一参考频率的一参考信号与一溢位输出信号，并可侦测该参考信号与该溢位输出信号之间的一相位与一频率的差异后输出一相位差信号；

一电压控制震荡器，用以接收该电压控制信号并根据该电压控制信号产生具有一压控频率的一输出信号；

先前降比例器，用以将该压控频率除以一第一整数值后输出一降频信号；以及

一Δ∑调变器，具有一可接收该降频信号的频率输入端、一可输出该溢位输出信号的溢位输出端以及一第二整数值输入端，其中，该具有分数N的锁相回路频率合成器根据该第一整数值与该第二整数值决定该压控频率与该参考频率之间的一比率。

9.如权利要求8所述的具有分数N的锁相回路频率合成器，其特征在于，该Δ∑调变器的大小为d位，该第一整数值输入端为m且该第二整数值输入端输入n时，该比率为m*2d/n。

10.如权利要求8所述的具有分数N的锁相回路频率合成器，其特征在于，该Δ∑调变器为一一阶Δ∑调变器。

11.如权利要求8所述的具有分数N的锁相回路频率合成器，其特征在于，该Δ∑调变器为一二阶Δ∑调变器。

12.如权利要求11所述的具有分数N的锁相回路频率合成器，其特征在于，该二阶Δ∑调变器输出的该溢位输出信号具有一可调的责任周期。