CN101111776A - 半导体集成电路和***lsi - Google Patents

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CN101111776A CNA2005800473659A CN200580047365A CN101111776A CN 101111776 A CN101111776 A CN 101111776A CN A2005800473659 A CNA2005800473659 A CN A2005800473659A CN 200580047365 A CN200580047365 A CN 200580047365A CN 101111776 A CN101111776 A CN 101111776A
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Abstract

将具有输入/输入输出接片(103)、开关(105)、期望值生成电路(13)的测试期望值编程电路(100)设于半导体集成电路(11)的内部，其中输入/输入输出接片(103)从连接在半导体集成电路(11)上的接地端子(30)或电源端子(31)输入接地/电源信号(104)；开关(105)选择性地切换经由该输入/输入输出接片(103)所输入的接地/电源信号(104)的输出；测试期望值生成电路(13)根据从开关(105)所输出的开关输出信号(122)生成测试期望值信号(21)。

Description

半导体集成电路和***LSI
技术领域
本发明涉及能够容易地进行测试的半导体集成电路和***LSI的结构。
背景技术
一般来说，半导体集成电路中的功能测试按如下的步骤进行。首先，对作为测试对象的半导体集成电路输入测试输入信号，并用LSI测试装置对响应该输入而输出的测试输出信号进行接收。然后，在该LSI测试装置中，通过对从该半导体集成电路输出的测试输出信号和表示正常动作时的输出状态的测试期望值信号进行比较判定来测试该半导体集成电路是否在正常动作。
在此，为了进行上述那样的功能测试，需要预先设置能够对被测试电路直接输入测试输入信号，并且能够直接输出测试输出信号那样的测试专用端子或兼作LSI的外部端子的测试兼用端子(以下称为测试专用/测试兼用端子)。
但是，随着半导体集成电路的大规模化和复杂化，测试信号的输入输出所需要的上述测试专用/测试兼用端子的数量逐渐增加。作为针对这样的测试端子数量增加的现有对策，公知有BIST(Built in SelfTest)这样的测试方法(参照专利文献1)。所谓BIST是指如下的测试方法：使被测试电路的内部产生用LSI测试装置进行功能测试所需要的上述测试输入信号和测试期望值信号，并在设于电路内部的期望值判定装置中进行比较判定，且仅使其判定结果从半导体集成电路中输出。
据此，因为不再需要使测试信号从LSI外部直接对被测试电路进行输入和输出，所以能通过在实施上述BIST时仅将所需最低限度的端子作为测试端子来抑制测试端子数量的增加。
专利文献1：日本特开2004-93421号公报
发明内容
在现有的BIST方法中，不需要使测试信号从LSI外部直接输入到被测试电路，因而能够大幅度地减少测试端子数量。然而随着近年来***LSI化而安装高速接口和高精度的模拟器等电路，这样一来会出现如下问题：当兼用LSI外部端子和测试用端子时会容易受到噪声或负载的影响，进而可用作测试端子的外部端子受到限制。另外，随着电路规模逐渐增加，出现了使用期望值生成电路和输入值生成电路这样的BIST方法时所需要的电路规模增加的问题。
另一方面，近年来，将多个半导体集成电路作为一个***LSI封装的技术的开发不断取得进展，作为这样的***级封装(以下称为SIP)，例如具有在一个基片上构成多个半导体集成电路的类型和贴合多个半导体集成电路、在每一级上层叠而成的类型。
当进行这样的SIP的功能测试时，在存在构成该SIP的多个半导体集成电路中的任何一个都不具备自我诊断功能的电路的情况下，将无法使用BIST方法，结果就又会出现需要具备测试专用/测试兼用端子，导致测试端子数量增加的问题。
进而，随着近年来LSI电路的高速化，当想要以与实际动作相同的速度对被测试电路进行功能测试时，会出现难以进行用于以实际动作对测试专用/测试兼用端子和被测试电路进行功能测试的物理定时设计。
另外，当在作为构成对象的半导体集成电路中产生了供给问题时而用其他的半导体集成电路来替代的情况下，需要变更用于测试的输入值和期望值，因此出现了当不进行半导体集成电路自身的硬件修正时就无法进行测试这样的问题。
本发明是鉴于上述问题而完成的，其目的在于提供一种半导体集成电路，能够解决当进行LSI的功能测试时用于从外部输入所需信号的测试专用/测试兼用端子数量增加这样的问题。
进而，本发明的另一目的在于提供一种半导体集成电路，用于解决在由多个半导体集成电路构成的SIP类型的***LSI中至少有一个不具备自我诊断功能的半导体集成电路时产生的测试端子数量增加的问题。
为了实现上述目的，本发明提供一种半导体集成电路，内置有作为测试对象的被测试电路，具有测试期望值编程装置，用于生成用来与上述被测试电路中的测试结果进行比较的测试期望值信号，上述测试期望值编程装置具有：输入/输入输出接片，用于从连接在上述半导体集成电路上的接地端子或电源端子输入测试所需要的预定的输入信号；切换开关，连接在上述输入/输入输出接片上，用于选择性地切换经由该输入/输入输出接片而输入的上述信号的输出状态；以及期望值生成电路，用于根据从上述开关输出的输出信号而生成上述测试期望值信号。
如上所述，在本发明中，能够不使用测试专用/测试兼用端子而使用电源端子或接地端子将BIST时所需要的输入信号从LSI外部输入。
按照本发明的半导体集成电路，能够在功能测试中降低例如BIST时所需要的测试专用/测试兼用端子的数量。
进而，即便不具备在现有的BIST电路的半导体集成电路内所具有的测试期望值的一部分也能够进行测试，因此能够抑制电路面积的增加。
附图说明
图1是表示本发明实施方式1中的半导体集成电路的结构的框图。
图2是表示本发明实施方式1中测试期望值编程电路的结构的框图。
图3是表示本发明实施方式2中测试期望值编程电路的结构的框图。
图4是表示本发明实施方式3中测试期望值编程电路的结构的框图。
图5是表示本发明实施方式3中移位寄存电路的结构的框图。
图6是表示本发明实施方式3中移位寄存电路的动作的时序图。
图7是表示本发明实施方式4中半导体集成电路的结构的框图。
图8是表示本发明实施方式4中测试期望值编程电路的结构的框图。
图9是表示本发明实施方式4中半导体集成电路的动作的时序图。
图10是表示本发明实施方式5中测试期望值编程电路的结构的框图。
图11是表示本发明实施方式5中测试期望值编程电路的结构的时序图。
图12是表示本发明实施方式6中半导体集成电路的结构的框图。
图13是表示本发明实施方式6中测试期望值编程电路的结构的框图。
图14是表示本发明实施方式7中半导体集成电路的结构的框图。
图15是表示本发明实施方式8中半导体集成电路的结构的框图。
图16是表示本发明实施方式9中半导体集成电路的结构的框图。
图17是表示本发明实施方式10中半导体集成电路的结构的框图。
图18是表示本发明实施方式11中半导体集成电路的结构的框图。
图19是表示本发明实施方式12中半导体集成电路的结构的框图。
图20是表示本发明实施方式12中半导体集成电路的结构的剖视图。
图21是表示本发明实施方式13中半导体集成电路的结构的框图。
图22是表示本发明实施方式13中半导体集成电路的结构的剖视图。
具体实施方式
以下，根据附图详细说明本发明的实施方式。以下对优选实施方式的说明从本质上来说只不过是例示而已，并不意味着对本发明、其适用品及其用途进行限制。
<实施方式1>
图1是表示本发明实施方式1中半导体集成电路的整体结构的框图。在图1中，10是半导体集成电路封装，11是被封装在半导体集成电路封装10内的半导体集成电路A。在该半导体集成电路A11中内置有BIST控制电路12和成为测试对象的被测试电路16，其中，上述BIST控制电路12用于控制BIST的模式发生、测试输入值发生、测试期望值的发生以及内部CLK发生。
从LSI测试装置1对上述BIST控制电路12输入进行测试所需要的信息，即CLK信号2、测试模式确定用的模式信号3、以及测试输入值的发生所需要的输入值数据4。在该BIST控制电路12中，根据CLK信号2生成CLK信号23，根据模式信号3生成期望值控制信号102，根据模式信号3和输入值数据4生成输入值控制信号17。
而且，在上述BIST控制电路12中生成的CLK信号23被分别输入到期望值比较电路14、输入值生成电路15、测试期望值编程电路100内部的期望值生成电路13中。并且，在上述期望值生成电路13中与CLK信号23同步地输入期望值控制信号102、并与CLK信号23同步地对上述输入值生成电路15输入输入值控制信号17。
上述期望值生成电路13、期望值比较电路14、以及输入值生成电路15分别与所输入的CLK信号23同步地动作，能够以与上述CLK信号23同步的频率来实施上述被测试电路16的测试。
在输入值生成电路15中，根据上述输入值控制信号17而生成测试输入信号18，该信号被输入到上述被测试电路16中。在上述被测试电路16中生成响应了所输入的测试输入信号18的输出结果，该输出结果作为测试输出信号20输出到上述期望值比较电路14。
上述测试期望值编程电路100，如图2所示，包括用于从半导体集成电路封装10的接地端子30或电源端子31输入信号的输入/输入输出接片103、选择性地切换经由该输入/输入输出接片103所输入的信号的输出的开关105、输出用于控制开关105的开关控制信号110的开关控制电路109、以及上述期望值生成电路13。
接地/电源信号104从上述接地端子30或电源端子31经由上述输入/输入输出接片103输入到上述开关105。上述开关105还接收从上述开关控制电路109输出的开关控制信号110，并根据该开关控制信号110切换开关105的连接状态。具体而言，这样切换其连接状态，在测试模式以外106时为开关105不与期望值生成电路13连接的状态，在测试模式107时将对开关105的输入直接作为开关输出信号122输入到期望值生成电路13。在上述期望值生成电路13中生成测试期望值信号21，该信号被输出到上述期望值比较电路14。
在上述期望值比较电路14中，进行上述测试输出信号20与测试期望值信号21的比较，作为这两个信号的比较结果的比较结果信号22被输出到上述BIST控制电路12。然后，从该BIST控制电路12向上述LSI测试装置1输出表示根据比较结果信号22来判断的产品的优劣的BIST结果6。
如上所述，根据本实施方式1的半导体集成电路，能够不经由LSI外部端子而从接地端子或电源端子直接输入进行BIST测试所需要的信号，并能够降低在LSI外部设置测试专用/测试兼用端子的数量。
另外，上述被测试电路16的测试本身可以与上述CLK信号23同步进行，因此，只要将上述被测试电路16实际动作的频率与上述CLK信号23取为同一频率，就能进行实际动作速度下的测试。
<实施方式2>
图3是表示本实施方式2的半导体集成电路的测试期望值编程电路的结构的框图。与上述实施方式1的不同仅在于测试期望值编程电路100的电路结构，因此，以下仅说明不同点，对与实施方式1相同的部分给予相同标号。
如图3所示，上述测试期望值编程电路100中的开关111构成为可选择测试模式以外(other-than-test-mode time)106、第一测试模式107、第二测试模式108这样三个模式。
在此，当上述开关111选择了测试模式以外106时，该开关111内的连接被断开，从上述输入/输入输出接片103输入的接地/电源信号104不被输出到期望值生成电路13。
另外，当上述开关11 1选择了第一测试模式107时，对该开关11的输入被直接输出到期望值生成电路13。
而且，当上述开关111选择了第二测试模式108时，对该开关111的输入被倒相后输出到期望值生成电路13。此后的动作与上述实施方式1相同。
如上所述，根据本实施方式2的半导体集成电路，能够不经由LSI外部端子而与CLK信号同步地从接地端子或电源端子直接输入进行BIST测试所需要的高电平或低电平信号，并能够降低在LSI外部设置测试专用/测试兼用端子的数量。
<实施方式3>
图4是表示本实施方式3的半导体集成电路的测试期望值编程电路的结构的框图。与上述实施方式2的不同仅在于在开关111与期望值生成电路13之间设置了移位寄存器电路120这一点，因此，以下仅说明不同点，对与实施方式2相同的部分给予相同标号。
如图4所示，上述测试期望值编程电路100包括用于将从开关111输出的开关输出信号122分成多个信号的移位寄存器电路120。
图5是表示上述移位寄存器电路120的结构的框图。在移位寄存器电路120中，接收从上述开关111输出的开关输出信号122，并同步地接收从BIST控制电路12输出的期望值控制信号102和CLK信号23。如图6的时序图所示，通过由一个输入信号产生多个输出信号，使得将开关输出信号122分成多个移位寄存器输出信号121，并将该移位寄存器输出信号121输入到上述期望值生成电路13。此后的动作与上述实施方式2相同。
如上所述，根据本实施方式3的半导体集成电路，能够不经由LSI外部端子而与CLK信号同步地从接地端子或电源端子直接输入进行BIST测试所需要的高电平或低电平的多个信号，并能够降低在LSI外部设置测试专用/测试兼用端子的数量。
另外，根据本实施方式3的半导体集成电路由于能够产生测试期望值，所以不用作为内部电路而具有一部分测试期望值就可以进行测试，从而能取得减少电路面积这样的效果。
<实施方式4>
图7是表示本发明的实施方式4的半导体集成电路的结构的框图，图8是表示本实施方式4的测试期望值编程电路的结构的框图。与上述实施方式2的不同仅在于设置了多个用于输入接地/电源信号的输入/输入输出接片这一点，因此，以下仅说明不同点，对与实施方式2相同的部分给予相同标号。
如图8所示，上述测试期望值编程电路100包括用于输入半导体集成电路封装10的接地/电源信号104的多个输入/输入输出接片103、切换从该多个输入/输入输出接片103输入的信号的输出的多个开关111、用于集中控制该开关111的开关控制电路119、以及上述期望值生成电路13。
上述多个开关111分别从接地端子30或电源端子31经由上述多个输入/输入输出接片103接收接地/电源信号104。该多个开关111还分别接收从上述开关控制电路119输出的开关控制信号112，根据该开关控制信号112同时集中控制开关111的连接状态。
分别从上述多个开关111输出的开关输出信号122被输入到期望值生成电路13。此后的动作与上述实施方式2相同。
如上所述，根据本实施方式4的半导体集成电路，能够不经由LSI外部端子，而与CLK信号同步地从接地端子或电源端子集中直接输入进行BIST测试所需要的高电平或低电平的多个信号，并能够降低在LSI外部设置测试专用/测试兼用端子的数量。
另外，如图9的时序图所示，在本实施方式4的半导体集成电路中，由于能够产生复杂的测试期望值，因此不用作为内部电路而具有一部分测试期望值就可以进行测试，从而能取得减少电路面积这样的效果。
<实施方式5>
图10是表示本实施方式5的半导体集成电路的测试期望值编程电路的结构的框图。与上述实施方式4的不同仅在于设置了该测试期望值编程电路100的电路结构，因此，以下仅说明不同点，对与实施方式4相同的部分给予相同标号。
如图10所示，上述测试期望值编程电路100包括用于分别单独控制多个开关111的开关控制电路215。此外与实施方式4相同。
上述多个开关111分别从接地端子30或电源端子31经由上述多个输入/输入输出接片103接收接地/电源信号104。该多个开关111还分别接收从上述开关控制电路215输出的开关控制信号113、114，根据该开关控制信号113、114分别单独控制多个开关111的连接状态。
分别从上述多个开关111输出的开关输出信号122被输入到期望值生成电路13。此后的动作与上述实施方式4相同。
如上所述，根据本实施方式5的半导体集成电路，能够不经由LSI外部端子而与CLK信号同步地从接地端子或电源端子分别单独地直接输入进行BIST测试所需要的高电平或低电平的多个信号，并能够降低在LSI外部设置测试专用/测试兼用端子的数量。
另外，如图11的时序图所示，在本实施方式5的半导体集成电路中，由于能够产生复杂的测试期望值，因此不用作为内部电路而具有一部分测试期望值就可以进行测试，从而能取得减少电路面积这样的效果。
<实施方式6>
图12是表示本实施方式6的半导体集成电路的结构的框图。与上述实施方式5的不同仅在于代替测试期望值编程电路而设置了该测试输入值编程电路这一点，因此，以下仅说明不同点，对与实施方式5相同的部分给予相同标号。
如图12所示，BIST控制电路12从LSI测试装置1接收进行测试所需要的信息，即CLK信号2、测试模式确定用的模式信号3、以及测试期望值发生所需要的期望值数据5。在该BIST控制电路12中，根据CLK信号2生成CLK信号23，根据模式信号3生成输入值控制信号202，根据模式信号3和期望值数据5生成期望值控制信号19。
在上述BIST控制电路12中生成的CLK信号23被分别输入到期望值生成电路13、期望值比较电路14、测试输入值编程电路200内部的输入值生成电路15。并且，在上述期望值生成电路13中与CLK信号23同步地输入期望值控制信号19、在上述输入值生成电路15中与CLK信号23同步地输入输入值控制信号202。
在期望值生成电路13中根据上述期望值控制信号19生成测试期待信号21，该信号被输出到期望值比较电路14。
如图13所示，上述测试输入值编程电路200，包括用于从半导体集成电路封装10的接地端子30或电源端子31输入信号的多个输入/输入输出接片103、切换从该多个输入/输入输出接片103所输入的信号的输出的多个开关111、用于分别单独控制开关111的开关控制电路209、以及上述输入值生成电路15。
接地/电源信号104从接地端子30或电源端子31经由上述多个输入/输入输出接片103输入到上述多个开关111。上述多个开关111，还接收从上述开关控制电路215输出的开关控制信号213、214，并根据该开关控制信号213、214分别单独控制多个开关111的连接状态。
具体而言，在上述开关111选择了测试模式以外106时，该开关111内的连接被断开，从上述输入/输入输出接片103输入的接地/电源信号104被输出到输入值生成电路15。
另外，在上述开关111选择了第一测试模式107时，对该开关111的输入被直接输出到输入值生成电路15。
在上述开关111选择了第二测试模式108时，对该开关111的输入被倒相后输出到输入值生成电路15。
在上述输入值生成电路15中，根据所输入的信号而生成测试输入信号18，该测试输入信号18被输出到被测试电路16中。在上述被测试电路16生成响应了所输入的测试输入信号18的输出结果，该输出结果作为测试输出信号20输出到上述期望值比较电路14中。
在上述期望值比较电路14中，进行上述测试输出信号20与测试期望值信号21的比较，作为这两个信号的比较结果的比较结果信号22被输出到上述BIST控制电路12。然后，从该BIST控制电路12向上述LSI测试装置1输出表示根据比较结果信号22来判断的产品的优劣的BIST结果6。
如上所述，根据本实施方式6的半导体集成电路，能够不经由LSI外部端子，而与CLK信号同步地从接地端子或电源端子分别单独地直接输入进行BIST测试所需要的高电平或低电平的多个信号，并能够降低在LSI外部设置测试专用/测试兼用端子的数量。
另外，本实施方式6的半导体集成电路，与上述实施方式5的情况相同，由于能够产生复杂的测试输入值，因此不用作为内部电路而具有一部分测试期望值就可以进行测试，从而能取得减少电路面积这样的效果。
在本实施方式6中，作为从接地端子和电源端子输入输入值的局部技术特征，采用了与上述实施方式5的测试期望值编程电路结构相同的电路，但并不特别限定于此方式，也可以采用与上述实施方式1-4的测试期望值编程电路结构相同的电路。
<实施方式7>
图14是表示本实施方式7的半导体集成电路的结构的框图。与上述实施方式6的不同仅在于同时设置了测试期望值编程电路和该测试输入值编程电路这一点，因此，以下仅说明不同点，对与实施方式6相同的部分给予相同标号。
如图14所示，BIST控制电路12从LSI测试装置1接收进行测试所需要的信息，即CLK信号2和测试模式确定用的模式信号3。在该BIST控制电路12中，根据CLK信号2生成CLK信号23，根据模式信号3生成期望值控制信号102和输入值控制信号202。
在上述BIST控制电路12中生成的CLK信号23被分别输入到期望值比较电路14、测试期望值编程电路100内部的期望值生成电路13、测试输入值编程电路200内部的输入值生成电路15。并且，在上述期望值生成电路13中与CLK信号23同步地输入期望值控制信号102、在上述输入值生成电路15中与CLK信号23同步地输入输入值控制信号202。
在上述测试期望值编程电路100中，根据上述期望值控制信号102生成测试期望值信号21，该信号被输出到期望值比较电路14。此时的动作与上述实施方式5相同，因此省略其详细说明。
在上述测试输入值编程电路200中，根据上述输入值控制信号202生成测试输入信号18，该信号被输出到被测试电路14。此时的动作与上述实施方式6相同，因此省略其详细说明。
在上述被测试电路16生成响应了所输入的测试输入信号18的输出结果，该输出结果作为测试输出信号20输出到上述期望值比较电路14中。
在上述期望值比较电路14中，进行上述测试输出信号20与测试期望值信号21的比较，作为这两个信号的比较结果的比较结果信号22被输出到上述BIST控制电路12。然后，从该BIST控制电路12向上述LSI测试装置1输出表示根据比较结果信号22来判断的产品的优劣的BIST结果6。
如上所述，根据本实施方式7的半导体集成电路，能够不经由LSI外部端子，而与CLK信号同步地从接地端子或电源端子分别单独地直接输入进行BIST测试所需要的高电平或低电平的多个信号，并能够降低在LSI外部设置测试专用/测试兼用端子的数量。
另外，本实施方式7的半导体集成电路，由于能够产生复杂的测试期望值和测试输入值，因此不用作为内部电路而具有一部分测试期望值就可以进行测试，从而能取得减少电路面积这样的效果。
在本实施方式7中，作为从接地端子和电源端子输入输入值的局部技术特征，采用了与上述实施方式5的测试期望值编程电路和与上述实施方式6的测试输入值编程电路结构相同的电路，但并不特别限定于此方式，也可以采用与实施方式1-4的测试期望值编程电路和测试输入值编程电路结构相同的电路。
<实施方式8>
图15是表示本发明的实施方式8的半导体集成电路的结构的框图。与上述实施方式5的不同仅在于在一个半导体集成电路封装中内置有两个半导体集成电路这一点，因此，以下仅说明不同点，对与实施方式5相同的部分给予相同标号。
如图15所示，半导体集成电路封装10中内置有半导体集成电路A11和半导体集成电路B60。在此，假设半导体集成电路A11是具有自我诊断功能的电路，半导体集成电路B60是没有自我诊断功能的电路。
上述半导体集成电路A11除了例如上述实施方式5中说明名的技术特征以外，还包括选择所输入的信号并输出的选择器82、和接收来自与LSI测试装置1连接的外部端子的输入的内部电路83。
上述选择器82从外部端子经由上述内部电路83接收第一输入信号80，另一方面，作为第二输入信号81接收从输入值生成电路15输出的测试输入信号18。
在此，半导体集成电路A11和半导体集成电路B60这样连接，即上述选择器82的输出成为半导体集成电路B60的输入。另外，半导体集成电路B60内部的被测试电路61的输出结果，作为测试输出信号20被输入到半导体集成电路A11的期望值比较电路14。
在此，除了进行自我诊断时以外，输入到上述选择器82的第一输入信号80从该选择器82输出，进而输入到半导体集成电路B60。由于经由上述内部电路83，所以利用外部输入进行直接测试半导体集成电路B60这样的输入很困难。
另一方面，在进行自我诊断时，输入到上述选择器82的第二输入信号81从该选择器82输出，进而输入到半导体集成电路B60。在此，第二输入信号81是用于测试上述半导体集成电路B60的上述被测试电路61的输入信号，在上述被测试电路61中，生成响应了该第二输入信号81的输出结果，该输出结果作为测试输出信号20输入到上述半导体集成电路A11的期望值比较电路14。此后的动作与上述实施方式5相同。
如上所述，根据本实施方式8的半导体集成电路，由于在具有自我诊断功能的半导体集成电路中设置了选择来自外部的输入和自我诊断时的输入并输出的选择器，所以能够容易进行对不具有自我诊断功能的半导体集成电路的测试。由此，以往由于在一个半导体集成电路封装中内置多个半导体集成电路时难以进行没有自我诊断功能的半导体集成电路一侧的测试，因此本实施方式有利于解决需要在LSI外部设置测试专用/测试兼用端子这样的问题。
并且，能够不经由LSI外部端子，而与CLK信号同步地从接地端子或电源端子分别单独地直接输入进行BIST测试所需要的高电平或低电平的多个信号，并能够降低在LSI外部设置测试专用/测试兼用端子的数量。
另外，由于不需要利用外部端子进行测试，因此能够以用户实际使用的经历和速度进行测试。由此，有利于解决以下问题，即伴随着近年来的LSI电路的高速化，当要以与实际动作时相同的速度对被测试电路进行功能测试时用于能够通过实际动作对测试专用/测试兼用端子至被测试电路进行功能测试的物理时序设计很困难。
并且，由于在外部产生并输入了测试用的期望值，因此不需要将期望值保存于内部电路，能够不进行硬件修正地进行测试。由此，有利于解决当作为结构对象的半导体集成电路发生供给问题由别的半导体集成电路来代替使用时需要变更测试用的期望值不进行半导体集成电路本身的硬件修正就不能测试这样的问题。
在本实施方式8的半导体集成电路中，采用了仅具备测试期望值编程电路的上述实施方式5的结构，但并不特别限定于此方式，也可以是例如上述实施方式4或6所示的具备测试输入值编程电路的结构。
<实施方式9>
图16是表示本发明的实施方式9的半导体集成电路的结构的框图。与上述实施方式8的不同仅在于在一个半导体集成电路封装中内置有N个半导体集成电路这一点，因此，以下仅说明不同点，对与实施方式8相同的部分给予相同标号。
如图16所示，半导体集成电路封装10中内置有半导体集成电路A11、半导体集成电路B60、以及半导体集成电路N70。在此，假设仅半导体集成电路A11是具有自我诊断功能的电路，半导体集成电路B60和半导体集成电路N70是没有自我诊断功能的电路。另外，假设上述半导体集成电路B60和半导体集成电路N70是相互没有直接连接的结构。
省略了图示，但半导体集成电路封装10中应内置有N个半导体集成电路。
上述半导体集成电路A11除了上述实施方式8中说明名的技术特征以外，还包括选择器N85。该选择器N85，从外部端子经由上述内部电路83接收第一输入信号80，另一方面，作为第三输入信号86接收从输入值生成电路15输出的测试输入信号18。
在此，半导体集成电路A11和半导体集成电路N70这样连接，即上述选择器N85的输出成为半导体集成电路N70的输入。另外，半导体集成电路N70内部的被测试电路71的输出结果，作为测试输出信号20被输入到半导体集成电路A11的期望值比较电路14。
在此，除了进行自我诊断时以外，分别输入到上述选择器82和选择器N85的第一输入信号80从该选择器82和选择器N85输出，进而输入到半导体集成电路B60和半导体集成电路N70。由于经由上述内部电路83，所以利用外部输入进行直接测试半导体集成电路B60、N70这样的输入很困难。
另方面，在进行自我诊断时，输入到上述选择器82的第二输入信号81和输入到上述选择器N85的第三输入信号86被分别输出，该第二输入信号81被输入到上述半导体集成电路B60，第三输入信号86被输入到上述半导体集成电路N70。
在此，第二输入信号81是用于测试上述半导体集成电路B60的输入信号，第三输入信号86是用于测试上述半导体集成电路N70的上述被测试电路71的输入信号。在上述被测试电路61中，生成响应了该第二输入信号81的输出结果，在上述被测试电路71中，生成响应了该第三输入信号86的输出结果。该输出结果作为测试输出信号20输入到上述半导体集成电路A11的期望值比较电路14。此后的动作与上述实施方式5相同。
如上所述，根据本实施方式9的半导体集成电路，当存在多个没有自我诊断功能的半导体集成电路、且具有该没有自我诊断功能的半导体集成电路相互不连接的结构时，能够容易进行测试，其他的效果与实施方式8相同。
<实施方式10>
图17是表示本发明的实施方式10的半导体集成电路的结构的框图。与上述实施方式9的不同仅在于没有自我诊断功能的半导体集成电路B和半导体集成电路N相互连接着这一点，因此，以下仅说明不同点，对与实施方式9相同的部分给予相同标号。
如图17所示，半导体集成电路封装10中内置有半导体集成电路A11、半导体集成电路B60、以及半导体集成电路N70。在此，假设仅半导体集成电路A11是具有自我诊断功能的电路，半导体集成电路B60和半导体集成电路N70是没有自我诊断功能的电路。另外，假设上述半导体集成电路B60和半导体集成电路N70是相互直接连接，它们的电路之间能够进行信号的交换。
省略了图示，但半导体集成电路封装10中应内置有N个半导体集成电路。
在此，除了进行自我诊断时以外，分别输入到上述选择器82和选择器N85的第一输入信号80从该选择器82和选择器N85输出，进而输入到半导体集成电路B60和半导体集成电路N70。由于经由上述内部电路83，所以利用外部输入进行直接测试半导体集成电路B60、N70这样的输入很困难。
另一方面，在进行自我诊断时，输入到上述选择器82的第二输入信号81和输入到上述选择器N85的第三输入信号86被分别输出，从上述选择器82输出的第二输入信号81被输入到上述半导体集成电路B60，并且从选择器N85输出的第三输入信号86被作为第四输入信号87而输入到上述半导体集成电路B60。另外，从选择器N70输出的第三输入信号86被输入到上述半导体集成电路N70。
而且，利用用户使用状态下连接的路径，从上述半导体集成电路B60的被测试电路61向半导体集成电路N70的被测试电路71输入常态输入信号90。在上述被测试电路71中生成响应了常态输入信号90的输出结果。上述被测试电路71的输出结果作为测试输出信号20经由半导体集成电路B60输入到上述半导体集成电路A11的期望值比较电路14。此后的动作与上述实施方式5相同。
如上所述，根据本实施方式10的半导体集成电路，当存在多个没有自我诊断功能的半导体集成电路、且具有该没有自我诊断功能的半导体集成电路相互连接的结构时，能够容易进行测试。其他的效果与实施方式8相同。
<实施方式11>
图18是表示本发明的实施方式11的半导体集成电路的结构的框图。与上述实施方式9的不同仅在于设置了输出老化输出信号的内部电路这一点，因此，以下仅说明不同点，对与实施方式9相同的部分给予相同标号。
如图18所示，半导体集成电路封装10中内置有半导体集成电路A11、半导体集成电路B60、以及半导体集成电路N70。在此，假设仅半导体集成电路A11是具有自我诊断功能的电路，半导体集成电路B60和半导体集成电路N70是没有自我诊断功能的电路。另外，假设上述半导体集成电路B60和半导体集成电路N70是相互没有直接连接的结构。
省略了图示，但半导体集成电路封装10中应内置有N个半导体集成电路。
上述半导体集成电路A11除了上述实施方式9中说明的结束特征以外还包括内部电路88，在这样构成的半导体集成电路A11中，当选择了老化的模式时，从输入值生成电路15向内部电路83、88分别输出用于实施老化动作的第五输入信号89。
响应上述第五输入信号89分别从内部电路83、88输出的老化输出信号92输入到期望值比较电路14。而关于自我诊断功能的动作，与上述实施方式9相同，因此省略说明
这样的对上述内部电路83、88的老化动作和上述自我诊断功能可以分别并行处理。在上述期望值比较电路14中，对老化动作和自我诊断动作的结果进行比较，并将该比较结果作为比较结果信号22输出。此后的动作与实施方式9相同。
如上所述，根据本实施方式11的半导体集成电路，在内置有多个半导体集成电路的半导体集成电路封装中，在没有自我诊断功能的半导体集成电路一侧老化(burn in)困难，但通过同时进行具有自我诊断功能的半导体集成电路本身的老化动作和其他半导体集成电路的自我诊断动作，能够容易地实现所有的半导体集成电路的触发(toggling)动作，并能够容易监视老化时的动作。
并且，不经由LSI外部端子而从接地端子或电源端子直接输入进行老化动作所需要的信号，从而能够降低在LSI外部设置测试专用/测试兼用端子的数量。
另外，在本实施方式11中，能够同时触发所有的半导体集成电路，因此有利于缩短老化时间。
<实施方式12>
图19是表示本发明的实施方式12的半导体集成电路的结构的框图。基本结构与上述实施方式5相同，因此，以下仅说明不同点，对与实施方式5相同的部分给予相同标号。
如图19所示，半导体集成电路基片40中内置有半导体集成电路A11。该半导体集成电路基片40在由图20所示的多层构成的基片中包括电源层46和接地层47，在与上述半导体集成电路A连接的面上形成有电源连接盘(land)45和接地连接盘43。通过使电源接片(pad)33与电源连接盘45连接，并使接地接片32与接地连接盘43连接，从而使上述半导体集成电路A与上述半导体集成电路基片40电连接。
在上述测试期望值编程电路100中，在组装时上述输入/输入输出接片103选择与上述电源连接盘45或与上述接地连接盘43连接，从而能够生成测试期望值。此后的动作与实施方式5相同。
如上所述，根据本实施方式12的半导体集成电路，例如在芯片尺寸封装(以下称为CSP)这样的封装中使用已有的电源连接盘45或接地连接盘43，从而能够容易实现对被测试电路16的功能测试。其他效果与实施方式5相同。
在本实施方式12中，说明了CSP这样的由一个半导体集成电路构成的情况，但不限于这种方式，即使是由多个半导体集成电路构成的情况，例如像多芯片模块(以下称为MCM)等那样，采用半导体集成电路基片构成的类型的封装，也可以实现本发明。
<实施方式13>
图21是表示本发明的实施方式13的半导体集成电路的结构的框图。与上述实施方式5的不同在于用金属布线(wire line)进行接地端子或电源端子与输入/输入输出接片(pad)的连接，因此，以下仅说明不同点，并对与实施方式5相同的部分给予相同标号。
如图21所示，半导体集成电路封装51由半导体集成电路A11和阴线框54(参照图22)构成，二者由金属布线50连接。具体而言，电源端子31与电源接片33、接地端子30与接地接片32分别经由引线框54的内部引线连接。
在上述测试期望值编程电路100中，在组装时上述输入/输入输出接片103选择与上述电源端子31或与上述接地端子30连接，从而能够生成测试期望值。此后的动作与实施方式5相同。
如上所述，根据本实施方式13的半导体集成电路，例如在方形扁平封装(以下称为QFP)这样的封装中从已有的电源端子31或接地端子30布线金属布线50，从而能够容易实现对被测试电路16的功能测试。其他效果与实施方式5相同。
在本实施方式13中，说明了QFP这样的由一个半导体集成电路构成的情况，但不限于这种方式，即使是由多个半导体集成电路构成的情况，例如由半导体集成电路相互之间贴合而构成且使用金属布线构成的类型的封装也可以实现本发明。
而且，虽然使用具有自我诊断功能的例子对实施方式1-13中的半导体集成电路A进行了说明，但即使是没有自我诊断功能的半导体集成电路也能实现本发明。
工业可利用性
在本发明的半导体集成电路中，通过使用电源和接地端子而能够减少功能测试所需要的端子数且容易进行测试，取得了不用使用昂贵的LSI测试装置就能进行测试这样的实用性很高的效果，因此非常有用，其工业上的可利用性很高。
另外，还能用于对用户使用的安装后的配置进行测试。

Claims (14)

1.一种半导体集成电路，内置有作为测试对象的被测试电路，其特征在于：
其具有用于生成用来与上述被测试电路的测试结果进行比较的测试期望值信号的测试期望值编程装置，其中，
上述测试期望值编程装置具有：
输入/输入输出接片，用于从连接在上述半导体集成电路上的接地端子或电源端子输入测试所需要的预定的输入信号；
切换开关，连接在上述输入/输入输出接片上，用于选择性地切换经由该输入/输入输出接片而输入的上述信号的输出状态；以及
期望值生成电路，用于根据从上述开关输出的输出信号来生成上述测试期望值信号。
2.根据权利要求1所述的半导体集成电路，其特征在于：
上述测试期望值编程装置还具有使上述输入信号反相后将其输出的输出反相装置。
3.根据权利要求2所述的半导体集成电路，其特征在于：
上述测试期望值编程装置还具有将从上述开关输出的一个输出信号分割为多个信号的信号分割装置。
4.根据权利要求2所述的半导体集成电路，其特征在于：
上述测试期望值编程装置分别具有多个上述输入/输入输出接片和与该输入/输入输出接片连接的上述开关，并且
具有同时控制上述多个开关的切换动作的开关控制电路。
5.根据权利要求2所述的半导体集成电路，其特征在于：
上述测试期望值编程装置分别具有多个上述输入/输入输出接片和与该输入/输入输出接片连接的上述开关，并且
具有对上述多个开关的切换动作分别单独地进行控制的开关控制电路。
6.一种半导体集成电路，内置有作为测试对象的被测试电路，其特征在于：
其具有用于生成用来对上述被测试电路进行测试的测试输入信号的测试输入值编程装置，其中，
上述测试输入值编程装置具有：
输入/输入输出接片，用于从连接在上述半导体集成电路上的接地端子或电源端子输入测试所需要的预定的输入信号；
切换开关，连接在上述输入/输入输出接片上，用于选择性地切换经由该输入/输入输出接片而输入的上述信号的输出状态；以及
输入值生成电路，用于根据从上述开关输出的输出信号来生成上述测试输入信号。
7.一种半导体集成电路，其特征在于，具有：
根据权利要求1至5中任一项所述的半导体集成电路中的测试期望值编程装置；和
用于生成用来对上述被测试电路进行测试的测试输入信号的测试输入值编程装置，其中，
上述测试输入值编程装置具有：
输入/输入输出接片，用于从连接在上述半导体集成电路上的接地端子或电源端子输入测试所需要的预定的输入信号；
切换开关，连接在上述输入/输入输出接片上，用于选择性地切换经由该输入/输入输出接片而输入的上述信号的输出状态；以及
输入值生成电路，用于根据从上述开关输出的输出信号来生成上述测试输入信号。
8.一种***LSI，包括具有自我诊断功能的第一半导体集成电路和不具有自我诊断功能的第二半导体集成电路，其特征在于：
上述第一半导体集成电路具有测试期望值编程装置和测试输入值编程装置中的至少一个，其中，
上述测试期望值编程装置是权利要求1至5中任一项所述的半导体集成电路中的测试期望值编程装置；
上述测试输入值编程装置具有：
输入/输入输出接片，用于从连接在上述半导体集成电路上的接地端子或电源端子输入测试所需要的预定的输入信号；
切换开关，连接在上述输入/输入输出接片上，用于选择性地切换经由该输入/输入输出接片而输入的上述信号的输出状态；以及
输入值生成电路，用于根据从上述开关输出的输出信号来生成用来对上述被测试电路进行测试的测试输入信号，
上述第一半导体集成电路还具有选择器，该选择器被分别输入从上述第一半导体集成电路的外部端子所输入的第一输入信号和从用于生成测试输入信号的输入值生成电路所输出的第二输入信号，
上述选择器被构成为：在自我诊断时间之外输出上述第一输入信号，而在自我诊断时输出上述第二输入信号并将该输出的信号输入到上述第二半导体集成电路，
上述第二半导体集成电路根据上述输出信号来进行测试，并将表示其测试结果的测试输出信号输出到内置在上述第一半导体集成电路中的期望值比较电路。
9.根据权利要求8所述的***LSI，其特征在于：
上述第一半导体集成电路被构成为：将从上述输入值生成电路输出的第二输入信号输入到上述第一半导体集成电路的内部电路，并将响应该输入而从该内部电路输出的输出信号输入到上述第一半导体集成电路的期望值比较装置来进行老化动作。
10.一种***LSI，包括具有自我诊断功能的第一半导体集成电路和不具有自我诊断功能的第二半导体集成电路至第N半导体集成电路，其中N为自然数，其特征在于：
上述第一半导体集成电路具有测试期望值编程装置和测试输入值编程装置中的至少一个，其中，
上述测试期望值编程装置是权利要求1至5中任一项所述的半导体集成电路中的测试期望值编程装置；
上述测试输入值编程装置具有：
输入/输入输出接片，用于从连接在上述半导体集成电路上的接地端子或电源端子输入测试所需要的预定的输入信号；
切换开关，连接在上述输入/输入输出接片上，用于选择性地切换经由该输入/输入输出接片而输入的上述信号的输出状态；以及
输入值生成电路，用于根据从上述开关输出的输出信号来生成用来对上述被测试电路进行测试的测试输入信号，
上述第一半导体集成电路还具有多个选择器，该选择器被分别输入从上述第一半导体集成电路的外部端子输入的第一输入信号和从用于生成测试输入信号的输入值生成电路所输出的第二输入信号，
上述多个选择器被构成为：在自我诊断时间之外输出上述第一输入信号，而在自我诊断时输出上述第二输入信号并将该输出的信号输入到分别对应的上述第二半导体集成电路至上述第N半导体集成电路，
上述第二半导体集成电路至上述第N半导体集成电路被构成为：根据上述输出信号来分别进行测试，并将表示其测试结果的多个测试输出信号分别输出到内置在上述第一半导体集成电路中的期望值比较电路。
11.根据权利要求10所述的***LSI，其特征在于：
上述第二半导体集成电路至上述第N半导体集成电路被构成为：使其相互之间电连接，且在自我诊断时能够在上述第二半导体集成电路至上述第N半导体集成电路之间进行测试所需要的信号的输入输出。
12.根据权利要求10所述的***LSI，其特征在于：
上述第一半导体集成电路被构成为：将从上述输入值生成电路输出的第二输入信号输入到上述第一半导体集成电路的内部电路，并将响应该输入而从该内部电路输出的输出信号输入到上述第一半导体集成电路的期望值比较装置来进行老化动作。
13.根据权利要求1所述的半导体集成电路，其特征在于：
作为上述电源端子或接地端子而分配的连接盘和上述输入/输入输出接片通过封装的至少一层电布线而电连接。
14.根据权利要求1所述的半导体集成电路，其特征在于：
作为上述电源端子或接地端子而分配的引线框的内部引线和上述输入/输入输出接片通过金属布线而电连接。
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20080123