CN101093857A - 场效应型晶体管及其制造方法 - Google Patents

Abstract

提供一种场效应型晶体管及其制造方法，可以降低源·漏的寄生电阻，抑制短沟道效应且降低泄露电流。该场效应型晶体管，包括：构成沟道区的第一半导体区；在上述第一半导体区上夹着栅绝缘膜形成的栅电极；对应于上述栅电极，在上述第一半导体区的两侧形成的源·漏电极；以及在上述第一半导体区和上述源·漏电极之间分别形成的、杂质浓度比上述第一半导体区高的第二半导体区，且上述第二半导体区的与上述沟道区相接的部分，在无电压施加的状态下在整个沟道长度方向上被耗尽化。沟道长度方向上的厚度小于等于10nm，且形成为比由杂质浓度决定的耗尽层宽度更薄。

Description

场效应型晶体管及其制造方法

(本申请是2004年9月36日提交的申请号为200410068632.8的分案申请。)

技术领域

本发明涉及半导体装置，尤其涉及对源·漏进行了改良的MIS型场效应型晶体管及其制造方法。

背景技术

在半导体集成电路的高性能化中，必须对作为其构成要素的场效应型晶体管进行高性能化。针对元件的高性能化的指导原则是小型化(scaling)，迄今为止已通过微细化提高了元件性能。但是，今后微细化的极限已被指出，尤其是形成浅的结时，现状是如果用国际半导体路线图则难以实现65nm时代的10～20nm结(漏延伸部)。

近年来，为了取代现有的pn结，提出了使源·漏成为肖特基结的MOSFET(参照例如非专利文献1)。在该文献1中，由于用金属形成源·漏部，不利用杂质的扩散，可形成极浅的结。而且，由于金属自身的电阻十分低，可实现降低寄生电阻，可省去离子注入工艺使工艺简化等种种优点，作为下一代的场效应型晶体管深受期待。

但是，在这种肖特基结的场效应型晶体管中，虽然有降低源·漏的寄生电阻和抑制短沟道效应的效果，但由于使用了肖特基结，存在泄露电流大的问题。

<非专利文献1>J.R.Tucker等人，Appl.Phys.Lett.，Vol.65，No.5，August 1994，第618-620页。

这样，虽然为了降低源·漏的寄生电阻和抑制短沟道效应，把源·漏作成肖特基结的场效应型晶体管是有效的，但这种场效应型晶体管存在泄露电流大的问题。

更具体地，在这种肖特基晶体管中，源·漏部的肖特基结决定其特性，为了实现良好的特性，必须使源·漏中使用的金属的肖特基势垒对于载流子足够小。但是，由于肖特基势垒是由金属的种类决定的，难以任意地控制。

为了避开这一问题，还提出了在肖特基晶体管中贴附杂质层源·漏的结构。但是，这实际上是把简单的pn结作为源·漏的晶体管，丧失了抑制短沟道效应等的肖特基晶体管的特征。

发明内容

本发明正是鉴于上述情形完成的，其目的在于提供一种在降低源·漏的寄生电阻和抑制短沟道效应的同时，还可以降低泄露电流的场效应型晶体管及其制造方法。

为了解决上述问题，本发明采用了以下构成。

即，本发明的一种方案是，一种场效应型晶体管，其特征在于包括：构成沟道区的第一半导体区；在上述第一半导体区上夹着栅绝缘膜形成的栅电极；对应于上述栅电极，在上述第一半导体区的两侧形成的源·漏电极；以及在上述第一半导体区和上述源·漏电极之间分别形成的、杂质浓度比上述第一半导体区高的第二半导体区，且上述第二半导体区的与上述沟道区相接的部分，在无电压施加的状态下在整个沟道长度方向上被耗尽化。

本发明的另一种方案是，一种场效应型晶体管，其特征在于包括：构成沟道区的第一半导体区；在上述第一半导体区上夹着栅绝缘膜形成的栅电极；从沟道长度方向夹着上述第一半导体区形成的源·漏电极；以及在上述第一半导体区和上述源·漏电极之间分别形成的、杂质浓度比上述第一半导体区高的第二半导体区，上述第二半导体区的杂质浓度大于等于4×10¹⁹cm^-3，上述第二半导体区的沟道长度方向上的厚度形成为小于等于5nm且形成为比由上述杂质浓度决定的耗尽层宽度薄。

本发明的又一种方案是，一种场效应型晶体管的制造方法，基特征在于包括：在第一半导体区的一部分上夹着栅绝缘膜形成栅电极的工序；以上述栅电极为掩模，向上述第一半导体区离子注入杂质的工序；实施用来使上述离子注入的杂质激活的热处理的工序；以及把上述第一半导体区的与上述离子注入的部分对应的区域硅化物化直至比离子注入的深度还深的区域，形成源·漏电极，同时，通过与该硅化物化工序伴随的上述杂质的偏析，在第一半导体区和源·漏电极的界面上以在无电压施加的状态中全体被耗尽化的厚度形成第二半导体区。

本发明的再一种方案是，一种场效应型晶体管，是CMOS结构的场效应型晶体管，其特征在于：nMOS部包括：构成沟道区的第一半导体区；在第一半导体区上夹着栅绝缘膜形成的栅电极；从沟道长度方向夹着第一半导体区形成的源·漏电极；以及在第一半导体区和源·漏电极之间分别形成的、杂质浓度比上述第一半导体区高的第二半导体区，pMOS部包括：构成沟道区的第三半导体区；在第三半导体区上夹着栅绝缘膜形成的栅电极；以及从沟道长度方向夹着第三半导体区形成的源·漏电极；nMOS部和pMOS部的源·漏电极由同一材料形成。

本发明的还有一种方案是，一种场效应型晶体管，其特征在于包括：构成沟道区的第一半导体区；在上述第一半导体区上夹着栅绝缘膜形成的栅电极；以及对应于上述栅电极，在上述第一半导体区的两侧形成的源·漏电极；上述金属源·漏电极具有比上述沟道区的杂质浓度高的杂质浓度，且在与上述沟道区的界面或界面附近处具有上述杂质浓度的峰。

根据本发明，通过使由第二半导体区构成的源·漏区的厚度极薄且高浓度，可以实现该区域完全耗尽了的MIS型场效应型晶体管。

另外，通过不形成第二半导体区，而是把源·漏电极的杂质浓度设定成比沟道区的杂质浓度高，且在源·漏电极的与沟道区的界面或界面附近具有杂质浓度的峰，可以在第一半导体区和源·漏电极界面上任意地控制肖特基势垒。

这意味着，可以同时具有电极电阻小、可高速地注入载流子、对短沟道效应的耐性高等的肖特基结的优点，以及接触电阻小、泄露电流小之类的pn结的优点。因此，如果与肖特基晶体管相比，则接触电阻和泄露电流极小，与现有元件相比则电极电阻减小，短沟道效应更强。

即，可以实现降低源·漏的寄生电阻和泄露电流极小且短沟道效应强的场效应型晶体管。

附图说明

图1是展示根据实施方式1的MIS型场效应型晶体管的元件结构的剖面图；

图2是展示根据实施方式1的MIS型场效应型晶体管的元件结构的剖面图；

图3是展示杂质浓度和势垒降低水平的关系的特性图；

图4是展示杂质浓度和耗尽层宽度的关系的特性图；

图5是展示离电极表面的距离和As浓度的关系的特性图；

图6是展示溅射厚度及杂质层厚度和As浓度的关系的特性图；

图7是用来说明偏析结形成法的原理的示意图；

图8是根据实施方式1的晶体管的Vg-Id特性与现有元件相比较的图；

图9是展示根据实施方式2的MIS型场效应型晶体管的制造工序的剖面图；

图10是展示根据实施方式2的MIS型场效应型晶体管的制造工序的剖面图；

图11是展示根据实施方式3的MIS型场效应型晶体管的元件结构的剖面图；

图12是展示根据实施方式4的MIS型场效应型晶体管的元件结构的剖面图；

图13是展示根据实施方式5的MIS型场效应型晶体管的元件结构的剖面图；

图14是展示根据实施方式6的MIS型场效应型晶体管的元件结构的剖面图；

图15是展示在源·漏中用NiSi的元件结构的剖面图；

图16是展示源·漏部的Ni和B的SIMS谱的实测值的图；

图17是展示在源·漏部的肖特基二极管中在逆偏压下实测到的电流电压特性；

图18是展示根据实施方式7的MIS型场效应型晶体管的制造工序的剖面图；

图19是展示根据实施方式7的MIS型场效应型晶体管的制造工序的剖面图；

图20是展示根据实施方式8的Fin结的MIS型场效应型晶体管的元件结构的斜视图和剖面图；

图21是展示根据实施方式8的Fin结的MIS型场效应型晶体管的元件结构的斜视图和剖面图；

图22是展示Fin结构的MIS型场效应型晶体管的制造工序的图；

图23是展示Fin结构的MIS型场效应型晶体管的制造工序的图；

图24是展示Fin结构的MIS型场效应型晶体管的制造工序的图；

图25是展示Fin结构的MIS型场效应型晶体管的制造工序的图；

图26是展示本发明的变形例的元件结构的剖面图；

图27是展示本发明的变形例的元件结构的剖面图；

图28是展示本发明的变形例的元件结构的剖面图；

图29是展示本发明的变形例的元件结构的剖面图。

具体实施方式

下面，用图示的实施方式详细说明本发明。

在硅衬底10上形成由氧化硅膜等构成的埋入绝缘膜11，在该埋入绝缘膜11上形成第一和第二半导体区12、13(13a、13b)和金属源·漏电极14(14a、14b)，然后在半导体区12、13上夹着栅绝缘膜15形成栅电极16。

第一半导体区12是掺杂了例如B(硼)的p型层，形成沟道区。第二半导体区13是以高浓度掺杂了例如As的n+型层，从沟道长度方向夹着第一半导体区12极薄地形成。源·漏电极16由金属或硅化物构成，从沟道长度方向夹着第一和第二半导体区12、13形成，与第二半导体区13形成肖特基结。

在本实施方式中，特征在于通过使作为源·漏的第二半导体区13的杂质浓度极高且减薄其厚度，使第二半导体区13基本上完全耗尽化。即，第二半导体区13形成为在无电压施加的状态下在整个沟道长度方向上被耗尽化的厚度。更严密地说，第二半导体区13形成为其厚度小于等于，在与源电极的平衡状态下在整个沟道长度方向上被耗尽化的厚度。另外，第二半导体区13也可以具有杂质浓度不同的多个杂质层。而且，在第二半导体区13和第一半导体区12之间具有杂质浓度低的延伸区。

用来满足这样的条件的第二半导体区13的浓度和厚度要满足的条件如下所述。即，为了使第二半导体区13基本上完全耗尽化，其厚度最好与分别在第一和第二半导体区12、13的接合面、以及第二半导体区13与源电极14的接合面附近分别形成的耗尽层的厚度相等或比它们更小。耗尽层的厚度(W)可以用第二半导体区13的峰浓度(N)用下式算出。

首先，可知在第二半导体区13和源电极14的接合面附近形成的耗尽层的厚度W1近似为：

W1＝{(2·_s·b)/(q·N)}^1/2                       (1)

其中，ε_s是半导体的介电常数，b是半导体界面的肖特基势垒高度，q是电子电荷。在此，由于已知b是0～Eg的值，如果取平均把b＝Eg/2代入，则

W1＝{(ε_s·Eg)/(q·N)}^1/2                         (2)

另一方面，可知在第一和第二半导体区12、13的接合面附近形成的耗尽层的厚度W2近似为：

W2＝{(2·ε s·V_b1/q)·(N₁₂+N₁₃)/(N₁₂·N₁₃)}^1/2    (3)

其中，ε_s是半导体的介电常数，N₁₂是半导体区12的杂质浓度，N₁₃是半导体区13的杂质浓度，V_b1是半导体区12、13的界面上的固有电势，q是电子电荷。在此，已知在半导体区12、13的杂质浓度多时V_b1与Eg相当，而且，如果N₁₂和N₁₃用N表示，则

W2＝2·{(ε_s·Eg)·(q·N)}^1/2                       (4)

在此，由于现在求出的W2是半导体区12、13这两者上存在的耗尽层的和，所以，仅在半导体区12上存在的耗尽层厚度W3取其平均值，则

W3＝{(ε_s·Eg)·(q·N)}^1/2                        (5)

由上可知，由于W＝W1+W3，

W＝2·{(ε_s·Eg)·(q·N)}^1/2                       (6)

另外，杂质浓度N是激活的杂质浓度。因此，第二半导体区13的厚度的取值范围由下式表示：

L≤2·{(ε_s·Eg)/(q·N)}^1/2                         (7)

另外，可以用从源电极14到栅电极16端部正下方的距离L把上式写成另一种形式，即，在作为LSI的基本元件使用的晶体管的情况下，要考虑到在沟道区中来自栅电极的电场极强。因此，从栅向下进入的半导体区13，在栅附近由于栅电场而耗尽化。因此，此时，可以说，只要从源电极14到栅电极16端部正下方的距离L小于等于上式的W，就能满足本发明的条件，即，只要

L≤2·{(ε_s·Eg)/(q·N)}^1/2                              (8)即可。图2展示了该关系。

而且，在实用中，优选地，第二半导体区13的厚度为≤10nm，而浓度≥3×10¹⁹cm^-3。其理由是，本发明是为了调整源电极的肖特基势垒。下面用图说明。本发明中调整肖特基势垒的机制如图3所示。即，通过向界面附近掺入杂质，增强了镜像电荷导致的肖特基势垒的降低效果。该降低效果显著地依赖于杂质浓度，为了实现考虑充分降低势垒的热激励能(如果是晶体管工作状态的Si则为约0.8V左右)成倍地降低，则大于等于约3×10¹⁹cm^-3的杂质浓度是必需的。在作为衬底用Si，假定使用温度为300K时，上式的关系示于图4。图中用斜线表示的区域表示应满足本实施方式的晶体管中的第二半导体区的杂质浓度和厚度的关系，即，优选地，第二半导体区13的厚度小于等于10nm，而浓度大于等于3×10¹⁹cm^-3。

从上述条件出发，在本实施方式中，通过设定第二半导体区13的厚度为4nm，设定杂质浓度为1×10²⁰cm^-3，进行第二半导体区13的完全耗尽化。另外，该条件虽然是在图4所示的实现本发明的效果的范围中的比较靠边界的条件，但确认可显示出预想那样的优良特性。这验证了上式的正确性。

另外，通过例如接合电容的测定和利用EDX的浓度测定等可以确认第二半导体区13的完全耗尽化。

在此，具体地展示用来通过SIMS测定判断是不是能实现本发明的效果的结构的步骤。图5是根据本发明的实施方式1的源·漏电极部的As和Co的SIMS谱。硅化物化以前的Co溅射膜厚为12nm。在SIMS谱中，由于把界面上的微观凹凸画成谱线来看，所以即使看到峰浓度也难以求出杂质层的正确的厚度。此时，通过以下的努力可以估计它。首先，考虑该凹凸与CoSi₂电极的凹凸对应，使界面附近的As及Co的浓度的减少率一致。具体地，用单对数曲线表示时两谱线平行。此时，两线的差值是结的厚度。另外，虽然用制造工艺有时也可以使电极表面侧比金属源界面高，但在本发明中，由于金属界面附近的杂质浓度是重要的，所以界面附近的峰浓度成为问题。

作为杂质用As及B，作为金属电极用Co硅化物时的金属溅射量和杂质浓度及杂质层厚的关系，如例如图6所示。

即使用上述方法，如后面的图10所示的在底面和水平方向上杂质的谱线不同的实施方式的场合等中，本来用SIMS测定求得水平方向的谱线就是困难的。但是，在本发明中，由于金属界面附近的杂质浓度中的峰浓度成为问题，即使采用可用SIMS测定的底面的峰浓度也没有问题。

而且，如果用式(8)，通过用通过SIMS求得的底面的峰杂质浓度和通过断面TEM(电子透射显微镜)等求得的从源电极到栅电极正下方的距离，可以容易地判断是不是可实现本发明的效果的结构。

但是必须注意，通过SIMS测定来测定浓度时，通过SIMS求得的杂质浓度未必不表示激活后的杂质浓度。即，在作为本发明的问题的杂质浓度比较高的场合，必须把激活的杂质的比例折算成用SIMS求得的杂质浓度。

如上所述，如果向薄的区域导入极高浓度的杂质，浓度和深度的控制变得极为困难。但是，如果用例如在此所述的偏析结形成法，可以极其容易地实现它。

图7是用来说明偏析结形成法的原理的图。把含杂质的半导体衬底硅化物化时，如果比离子注入深度深的区域被硅化物化，可以利用偏析现象把极高浓度的杂质导入到薄的区域内。即，如图7(a)所示，在表面附近浅浅地离子注入杂质后，进行硅化物化直到比注入深度(杂质浓度具有峰的深度)深的位置，则如图7(b)所示，可以从硅化物的端部在极窄的范围内形成高浓度的杂质区域。这是因为，在进行硅化物化的温度下不引起杂质的扩散，利用与硅化物化相伴随的偏析现象可以控制结的深度和杂质浓度，于是，即使由于最初的离子注入杂质浓度的深度有偏差，也可以把其影响抑制到最小限度。

这样，可以发现，通过使由第二半导体区13构成的源·漏区的厚度极薄且高浓度，可以使本实施方式的MIS型场效应型晶体管的结构成为该源·漏区完全耗尽化了的晶体管。这意味着可以同时具有，可以高速地注入载流子、对短沟道效应的耐性高等的肖特基结的优点，和泄露电流低之类的pn结的优点。因此，本实施方式的晶体管的Vg-Id特性，如图8所示，与肖特基晶体管相比泄露电流极小，与现有元件相比短沟道效应很强。

另外，作为本实施方式中特别优选的结构，可列举如下：

(1)第一半导体区12是p型层，第二半导体区13是n+型层。

(2)在第二半导体区13的杂质浓度为N，介电常数为ε_s，带隙为Eg，电子电荷为q时，由杂质浓度决定的耗尽层宽度W用下式定义：

                 W＝(ε_s·Eg/q·N)^1/2。

(3)第二半导体区13的杂质浓度N为大于等于10¹⁹cm^-3。

(4)第一、第二半导体区12、13和源·漏电极14在绝缘层11上形成。

(5)第一、第二半导体区12、13是Si，源·漏电极14是金属或金属硅化物。

(6)从源电极14到栅电极16的端部的正下方的距离小于等于耗尽层宽度。

(实施方式2)

图9和10是展示根据本发明的实施方式2的MIS型场效应型晶体管的制造工序的剖面图。本实施方式是，不在SOI上，而是在Si衬底上形成的例子。

首先，如图9(a)所示，准备晶面方位为(100)，电阻率为2～6Ω·cm的硅衬底20(以下简称为衬底)，用公知的方法形成元件分离区(未图示)，而且用离子注入等形成应成为沟道区的p型杂质区(第一半导体区)22。

然后，如图9(b)所示，用后述的氧化膜生成法(以下称为氧化膜生成法)在第一半导体区22的表面上形成膜厚1～10nm的氧化硅膜。它作为栅绝缘膜25。在此，如果再用后述的氧化膜氮化法(以下称为氧化膜氧化法)把氧化硅膜改性成氮氧化硅膜，可以防止杂质从以后制作的栅电极脱出。

然后，如图9(c)所示，用减压化学汽相淀积(LP-CVD)法等堆积多晶硅膜，用公知的光刻及构图技术制作栅电极26和栅侧壁绝缘膜27。

然后，如图10(a)所示，例如以加速电压30keV、剂量2×10¹⁵cm^-2进行例如As的离子注入，在第一半导体区22内制作高浓度杂质层29。

然后，如图10(b)所示，用公知的RIE法蚀刻栅侧壁绝缘膜27而减薄后，例如以加速电压40keV、剂量5×10¹⁴cm^-2的条件离子注入例如In，在沟道区和高浓度杂质层29之间制作HALO区28。而且，在例如加速电压1keV、剂量1×10¹⁵cm^-2的条件下进行例如As的离子注入，在沟道区和高浓度杂质层29之间且在HALO区28上制作高浓度杂质区23(第二半导体区)。然后，用RTA或FLA法等公知的技术进行杂质的激活。此时，用上述的偏析结形成法时，使在此形成的高浓度杂质区23的厚度比通过下面的硅化物化形成的金属电极的厚度薄。

然后，如图10(c)所示，通过溅射例如镍(Ni)等的金属等形成厚10nm左右的膜，进行例如300～500℃下的30～200秒左右的退火，硅化物化后，通过除去未反应的Ni形成金属电极24。伴随着该金属电极24的形成，第二半导体区23向第一半导体区22侧挤出，由此在金属电极24和沟道区之间形成极薄的高浓度的第二半导体区23。

另外，在本实施方式中，虽然在栅电极26上还形成硅化物24，但也可以在栅电极26上形成Ni膜而成。如果在形成Ni膜时在栅电极26上掩蔽，则可以与实施方式1同样地仅在源·漏上形成硅化物。另外，在溅射Ni和Co后进行硅合物化时，与金属单体的膜厚相比，Ni硅化物时为3倍左右，Co硅化物时为2倍左右。

在这样制造的场效应型晶体管中，与实施方式1同样地，通过使由第二半导体区23构成的源·漏区的厚度极薄且高浓度，可以成为该源·漏区完全耗尽化的晶化管。因此，与实施方式1同样地，可以降低源·漏的寄生电阻、抑制短沟道效应且减小泄露电流。

下面，详细描述氧化膜生成法、氮化膜·氧化膜生成法、和氧化膜氮化法。

<氧化膜生成法的例子>

作为氧化膜生成法，可以用例如在含氧气的气氛中，加热到例如900℃左右的直接氧化法。或者，也可以用在氧基(radical)气氛中加热到例如室温～800℃左右的基氧化法。或者，也可用使加卤素的氢化硅SiH_xD_yCl_zF_4-x-y-z(其中x，y，z是使4-x-y-z不为负的0～4中的任意正整数)或加卤素的氢化硅Si₂H_xD_yCl_zF_6-x-y-z(其中x，y，z是使6-x-y-z不为负的0～6中的任意正整数)、和氧气(O₂)、臭氧(O₃)、氧化氮(NO)、次氧化氮(N₂O)或氧基反应而成的CVD法等。

<氧化膜氮化法的例子>

作为氧化膜氮化法的例子，可以用在NH_xD_yF_1-x-y气氛中，加热到例如900℃左右的直接氮化法。或者，也可以用在氮基气氛中加热到例如室温～800℃左右的基氮化法。或者，也可用通过氨气(NH₃)、NO、NO₂等进行氮化的后氮化法。或者，也可以使用使SiH_xD_yCl_zF_4-X-Y-Z或Si₂H_xD_yCl_zF_6-X-Y-Z、和NH_xD_yF_1-x-y或氮基反应而生成的CVD法等。

<氮化膜·氮氧化膜生成法>

本实施方式中，通过并用直接氧化法和基氮化法等形成氮氧化膜，但即使用例如激光烧蚀法、溅射法、反应性溅射法、CVD法、单原子层逐次堆积法等的膜形成法形成，也可以完全同样地适用。

另外，作为绝缘膜，示出了使用硅的氧化膜、氮化膜、氮氧化膜的例子，但作绝缘膜同样也可以使用例如铪(Hf)、锆(Zr)、镧(La)、硒(Se)等的氧化膜、氮化膜、氮氧化膜，甚至氧化铝(Al₂O₃)、氮化铝(ALN)、氮氧化铝(AlON)等。

(实施方式3)

图11是展示根据本发明的实施方式3的MIS型场效应型晶体管的结构的剖面图。

本实施方式是在实施方式2中，与实施方式1同样地用SOI衬底作为衬底，即，在硅衬底30上形成氧化硅膜等的埋入绝缘膜31，在其上形成第一半导体区32、第二半导体区33、源·漏电极34、栅绝缘膜35、栅电极36、侧壁绝缘膜37、HALO区38、高浓度杂质层39。

这样，除了使用SOI衬底以外，本实施方式与实施方式2的结构基本相同，制造方法也基本相同。因此，获得了与实施方式2同样的效果。

(实施方式4)

图12是展示根据本发明的实施方式4的场效应型晶体管的元件结构的剖面图。本实施方式展示了在CMOS结构中使用本发明时的例子。在此，也可以在pMOS和nMOS这两者中使用本发明，但在此为了说明通过使用本发明得到的其它效果，展示了与肖特基晶体管相组合的例子。

本实施方式的CMOS结构的例子由：在SOI衬底40上形成的p型杂质区52和n型杂质区62、n型高浓度杂质区53、由Pt硅化物构成的金属源·漏电极54和64、栅绝缘膜55和65、栅电极56和66、以及元件分离区43构成。

具体地，在硅衬底40上形成由氧化硅膜等构成的埋入绝缘膜41，在其上形成Si等的半导体层。用元件分离绝缘膜43把半导体层进行元件分离，在pMOS形成区上掺杂n型杂质，在nMOS形成区上掺杂p型杂质。在nMOS形成区的掺杂了p型杂质的半导体层即第一半导体区52的侧面，与实施方式1同样地，形成以高浓度掺杂了n型杂质的第二半导体区53和由Pt硅化物构成的源·漏电极54，在半导体区52、53上夹着栅绝缘膜55形成栅电极56。由此，与实施方式1同样地形成nMOS晶体管。

另一方面，在pMOS形成区的掺杂了n型杂质的第三半导体区62的侧面上形成由Pt硅化物构成的作为肖特基电极的源·漏电极64，在半导体区62上夹着栅绝缘膜65形成栅电极66。由此，构成pMOS的肖特基晶体管。

如前所述，肖特基晶体管具有很好的优点但具有泄露电流大、工作电流小的缺点。但是，通过改变源·漏的金属材料可改善该缺点，例如，已知用Pt硅化物作电极的pMOS具有与现有元件相比毫不逊色的优良特性。但是，该改善效果对于载流子是相反的，所以对于nMOS的源·漏不能用Pt硅化物。由于这样的问题，为了实现使用肖特基晶体管的CMOS，pMOS和nMOS必须用不同的材料，但这对于元件的制作是很困难的。

于是，象本实施方式这样，如图12所示，如果采用pMOS是Pt硅化物的肖特基晶体管，nMOS是根据本发明的晶体管这样的结构，即使对nMOS也使用Pt硅化物，由于本发明的效果，也能表示出良如的特性，可以实现在电极金属材料中只用Pt硅化物的CMOS结构。

同样，作为使用在用于nMOS时表现出良好特性的金属材料(Er硅化物和Yb硅化物等)的肖特基晶体管，可以实现对pMOS也适用本发明的CMOS结构。

另外，作为本实施方式中特别优选的结构，可列举如下：

(1)第二半导体区53的沟道长度方向上的厚度形成为小于等于10nm，且形成为比由杂质浓度决定的耗尽层宽度更薄。

(2)在第二半导体区53的杂质浓度为N，介电常数ε_s，带隙为Eg，电子电荷为q时，由杂质浓度决定的耗尽层宽度W用下式定义：

W＝2·{(ε_s·Eg)/(q·N)}^1/2。

(3)第一半导体区52是p型层，第二半导体区53是n+型层，第三半导体区是n型层。

(4)第二半导体区53的杂质浓度N为大于等于3×10¹⁹cm^-3。

(5)第一、第二、第三半导体区52、53、62和源·漏电极54、64在绝缘层上形成。

(6)第一、第二、第三半导体区52、53、63是Si，源·漏电极54、64是金属或金属硅化物。

(7)从源电极54到栅电极56的端部的正下方的距离小于等于耗尽层宽度。

(实施方式5)

图13是展示根据本发明的实施方式5的MIS型场效应型晶体管的元件结构的剖面图。

在硅衬底110上形成由氧化硅膜等构成的埋入绝缘膜111和沟道区112，在该沟道区112形成栅绝缘膜113、栅电极114和栅侧壁绝缘膜115。然后，夹着沟道区112形成源·漏电极116。在此，本实施方式的特征在于，在源·漏电极116的与沟道区112的界面117上以高浓度含有调整肖特基势垒的杂质。

本实施方式的本质在于，通过界面117调整源·漏电极116的肖特基势垒高度。即，本来认为，源·漏电极116的肖特基势垒高度基本上由其材料决定，所以很难把它控制到所期望的值。但是，实际上肖特基势垒基本上是由界面的性质决定的，通过向其导入杂质，可以调整肖特基势垒。

这样，根据本实施方式，通过在界面117中包含的杂质可以任意地控制源·漏的肖特基势垒。因此，可以与源·漏的金属材料无关地设定最合适的肖特基势垒高度，可以提高晶体管特性。

另外，在本实施方式中，通过成为杂质不向半导体而浸出的结构，还具有可以进一步提高对短沟道效应的耐性，即使杂质的位置和数量对每个元件有一定程度的偏差，也可以把其影响抑制到最小限度的优点。

(实施方式6)

图14是展示根据本发明的实施方式6的MIS型场效应型晶体管的元件结构的剖面图。

在硅衬底210上形成由氧化硅膜等构成的埋入绝缘膜211和沟道区212，在该沟道区212形成栅绝缘膜213、栅电极214和栅侧壁绝缘膜215。然后，夹着沟道区212形成源·漏电极216。在此，本实施方式的特征在于，在源·漏电极216的与沟道区212的界面117上以比沟道区212高的高浓度含有调整肖特基势垒的杂质。

在本实施方式中，在界面附近区域217中包含的调整肖特基势垒的杂质调整源·漏电极216的肖特基势垒。另一方面，虽然在金属的内部也存在杂质，这并不损害实施方式5中的效果。因此，可以看作本实施方式与实施方式5具有实质上相同的结构。

作为实施方式6的一例，展示了源·漏电极采用NiSi，调整肖特基势垒的杂质采用B(硼)时的结构和特性。图15展示是此时的元件结构的剖面图。图16是源·漏部的Ni和B的SIMS谱的实测值，图15中的箭头方向是深度方向。

如图16所示，Ni的浓度谱在界面附近急剧减少。而B的浓度在源·漏部比沟道高，而且在源·漏部的与沟道的界面附近有峰。本来应该是突变的金属和半导体的界面看起来具有一定的宽度，这是由于界面的粗糙度的影响和SIMS测定的分辨率极限造成的。通过与Ni的谱线比较，从NiSi的界面到内部都存在B，可以很好地形成图15所示的结构。另外，在该例子中在Si侧几乎不存在B。这样，通过用图16所示的SIMS分折和EDX分析来测定界面附近的杂质谱可以确认是不是成为根据本实施方式的结构。

图17是在在p型硅上形成了与源·漏部同样的的结构(用CoSi₂掺杂了B的结)的肖特基二极管中，在逆偏压下实测的电流电压特性。为了比较，还同时画出了不含B时的特性(肖特基)。图17意味着空穴越过肖特基势垒流动时的流动容易，可以看出通过适用本实施方式与通常的肖特基二极管相比，很显然空穴的流动变得容易。这表明，如上所述，通过适用本发明，针对空穴的肖特基势垒显著降低。

在后述的实施方式中的器件制造方法中，在源·漏电极的制作中使用偏析结形成法。由于本实施方式的本质是该结构，对源·漏电极的形成方法没有特别限定，但是由于现在偏析结形成法是最合适的源·漏电极形成方法，在此对该工艺进行详述。

偏析结形成法至少由向半导体导入杂质的工序、使导入的掺杂激活的工序、在半导体上导入金属的工序、通过加热处理使金属和半导体反应使杂质偏析的工序构成。在此，重要的是，在导入金属的工序的紧前面，必须调整各种条件，使含有杂质的半导体区最终可以以与金属层的厚度相同地或比它更薄地形成。通过这样可以良好地形成上述源·漏电极。另外，使杂质激活的工序是必要的，通过进行该工序提高了底注时的杂质的活性，且改变谱线。

<电极的材质及调整肖特基势垒的杂质的具体例>

在本实施方式中，虽然源·漏电极的材质及调整肖特基势垒的杂质的种类可以选择任意的材料，但考虑到与现有工艺的匹配性，电极材料优选为Co硅化物、Ni硅化物、Pa硅化物等。此时，如果作为调整肖特基势垒的材料，对nMOS采用As(砷)、P(磷)和Sb(锑)，对pMOS采用B(硼)、In(铟)、Ga(镓)，不改变电极材料，只改变注入的离子种类就可以制作CMOS结构。

作为调整肖特基势垒的杂质，可以用上述中的金属材料。即，如果对nMOS注入例如Er和Yb，对pMOS注入例如Pt，然后溅射Ni，进行硅合物化，与其它杂质同样地，可以调整在Ni硅化物和Si界面附近形成Er硅化物或Pt硅化物的肖特基势垒。

而且，由于氧(O)和氮(N)等也可以通过硅化物化偏析，所以可适用本发明。例如，可知，在半导体是Si时，SiO₂和SiN等的绝缘材料可以缓和费米能级固定(ピニング)现象(通过使费米能级被固定，肖特基势垒的控制变得困难的现象)，这时也可以注入O和N。出于同样的目的，也可以使用氦(He)和氟(F)之类的元素。

在根据晶体管的类型改变电极材料时，当然也可以利用Er硅化物、Pt硅化物之类的材料。此时，优选地，在nMOS中采用Er硅化物，在p-MOS中采用Pt硅化物，作为此时的杂质的种类，在Er硅化物和Yb硅化物中可以用P、As、锑，而在Pt硅化物中可以用B、铟。

在用上述的偏析结形成法时，根据使用的离子种类谱线变化很大。尤其是，象在本发明中需要的那样，为了实现在金属内部有很多杂质那样的谱线，B(硼)和P(磷)之类的轻的元素是合适的。相反，基于即使谱线向半导体侧伸出也可以，如果用As(砷)和In(铟)，可以提高通过偏析产生的界面的浓度。

当然，在CMOS结构也可以适用本发明。此时，pMOS、nMOS这两者中都适用本发明当然也可以，但是对于在pMOS中用Pt硅化物的肖特基晶体管而在nMOS中用采用了Pt硅化物电极的根据本发明的n型晶体管这样的组合，和在pMOS中用Pt硅化物的肖特基晶体管而在nMOS中用采用了Pt硅化物电极的根据本发明的n型晶体管这样的组合，也是有用的，这时用一种硅化物材料就可以实现高性能的CMOS。另外，即使把在此示出的例子与通常的MOS晶体管相组合当然也没有问题。

(实施方式7)

图18和19是展示根据本发明的实施方式7的MIS型场效应型晶体管的制造工序的剖面图。

首先，如图18(a)所示，在硅衬底510上夹着BOX氧化膜511形成了硅层512的502衬底上，用公知的技术形成元件分离区(未图示)后，形成栅氧化膜513和栅电极514。如果需要，在此进行后氧化(未图示)。

然后，如图18(b)所示，用减压化学汽相淀积(LP-CVD)法等堆积氮化硅膜后，用RIE法等背蚀刻，制作栅侧壁绝缘膜515。

然后，如图18(c)所示，通过选择生长Si，在硅层512上增高，外延生长Si层。此时，该层的材质也可以是SiGe层。

然后，如图19(d)所示，通过离子注入杂质并激活，形成杂质区518。接着通过溅射法等形成Ni膜519。

然后，通过实施加热处理，引起硅化物化反应，如图19(e)所示，形成由NiSi构成的源·漏电极516和由NiSi构成的栅电极514’。在此，源·漏电极516形成为从表面直到氧化膜511的深度。同样地，栅电极514形成为从表面直到栅绝缘膜513的深度。而且此时，杂质区518中的杂质在界面处发生偏析。在源·漏电极516的和沟道区512的界面附近形成杂质区517。然后，通过除去未反应的Ni，得到上述图14所示的结构。

另外，在实施方式中栅电极也被金属栅化。虽然在溅射Ni时如果掩蔽栅上部可以防止金属栅化，但如果成为如上述图19(e)所示的结构，由于栅的功函数也被杂质调整，通过使用本发明不仅可调整肖特基势垒高度还可以同时调整阈值。

(实施方式8)

图20和21是用来说明根据本发明的实施方式8的具有Fin型结构的MIS型场效应型晶体管的图，分别为(a)是斜视图，(b)是水平剖面图，(c)是垂直剖面图。

在图20和21中，1010是硅衬底，1011是埋入绝缘膜，1012是形成沟道的半导体层，1013是栅绝缘膜，1014是栅电极，1016是源·漏电极，1017是源·漏电极1016的与沟道的界面附近区域。

这样，对Fin型结构适用本发明时，从图20(b)和21(b)的水平剖面图可看出，由于可以实现不存在源·漏电极的底面的形状，可以激减底面的泄露。因此，如果是栅周围型，也可以完全没有底面的泄露。而且，除了图14所示的SOI上的元件以外，在通常的衬底上形成元件时也可以提高元件性能。

图22～25是展示具有Fin型FET结构的MIS型场效应型晶体管的制造工序的图。(a)是平面图，(b)是(a)的剖面图，(c)是(a)的剖面图，(d)是斜视图。在上述实施方式中，为了简化，Fin的条数是1条，但在实际中使用时，也可以作成具有在此示出的多个Fin的晶体管。

首先，如图22所示，在SOI衬底1000上用公知的技术形成元件分离区域(未图示)、作为沟道区(Fin)的硅层1012、栅氧化膜(未图示)。

然后，如图23所示，堆积多晶硅膜后，进行构图形成栅电极1014。如果需要，在此还进行后氧化。然后，通过减压化学汽相淀积(LP-CVD)法等堆积氮化硅膜等，用RIE法等制作栅侧壁氮化硅膜，容易防止栅和源·漏的桥接(未图示)。

然后，如图24所示，通过离子注入杂质并激活形成杂质区1018。然后，如图25所示，通过用溅射法溅射Ni膜后，进行加热处理，引起硅化物化反应，形成由NiSi构成的源·漏电极1016和由NiSi构成的栅电极1014’。而且，此时，杂质区中的杂质在界面处引起偏析，在源·漏电极1016中形成如上述图14所示的杂质区域。最后除去未反应的Ni，完成Fin FET结构。

(变形例)

本发明并不限于上述的各实施方式，在不脱离其要旨的范围内也可以进行种种变形。

在实施方式中作为半导体衬底材料用了Si，但不必非要限于Si，可以用碳(C)、硅化锗(SiGe)、锗(Ge)、碳化硅(SiC)、砷化镓(GaAs)、氮化铝(AlN)。而且，第一半导体区和第二半导体区不必非要是相反的导电类型，也可以是杂质浓度不同的同一导电类型。

而且，衬底材料的晶面方位也不必非是(100)面，可以适当选择(110)面或(111)面等。另外，本发明也可以对包含Fin型结构和双栅结构等的三维型的所谓MIS型场效应型晶体管适用。

另外，本发明的本质是用杂质调整源·漏电极的肖特基势垒高度。因此，栅电极和源·漏电极的重叠或抵销、电极与沟道长度方向形成的角度、位置等也可以自由地设计。

另外，在实施方式中源·漏电极和埋入氧化膜相接地形成，但不一定非要这样，也可以象图26～28所示那样分离地形成。另外，图26中的610～617，图27中的710～717，图28中的810～817分别与图14中的210～217相当。通过这样，如果栅电场的强度足够，可以比上述图14的结构减小接触电阻。相反，抬高了的源·漏形状也不是必须的，此时可以省略抬高工序。

另外，在实施方式中使用了SOI衬底，但即使在大块衬底上制作元件也没有问题。此时，来自电极底面的泄露成为问题时，如图29所示那样，也可以形成与载流子相同类型的杂质层917。另外，图29中的910～917分别与图14中的210～217相当。而且，通过使用在衬底上可期待Si等的肖特基势垒调整的材料，可以增强本发明的效果。

Claims (8)

1.一种场效应型晶体管，其特征在于包括：

构成沟道区的第一半导体区；

在上述第一半导体区上夹着栅绝缘膜形成的栅电极；以及

对应于上述栅电极，在上述第一半导体区的两侧形成的金属源·漏电极，

其中，上述金属源·漏电极具有比上述沟道区的杂质浓度高的杂质浓度，且上述金属源·漏电极在与上述沟道区的界面或界面附近处具有杂质浓度的峰值。

2.如权利要求1所述的场效应型晶体管，其特征在于：上述金属源·漏电极从沟道长度方向夹着上述第一半导体区形成。

3.如权利要求1所述的场效应型晶体管，其特征在于：上述金属源·漏电极的杂质是调整上述第一半导体区和金属源·漏电极的界面处的肖特基势垒的杂质。

4.如权利要求1所述的场效应型晶体管，其特征在于：上述金属源·漏电极是含硅的金属，即金属硅化物。

5.如权利要求3所述的场效应型晶体管，其特征在于：上述调整肖特基势垒的杂质是B、P、As、O、N、In、Ga、Sb中的任一个或多个。

6.如权利要求5所述的场效应型晶体管，其特征在于：上述场效应型晶体管是n型的场效应型晶体管，其中的上述沟道是n型，上述金属源·漏电极是Y硅化物、Gd硅化物、Tb硅化物、Dy硅化物、Ho硅化物、Er硅化物、Tm硅化物、Yb硅化物、Lu硅化物中的任一个或多个。

7.如权利要求5所述的场效应型晶体管，其特征在于：上述场效应型晶体管是p型的场效应型晶体管，其中的上述沟道是p型，上述金属源·漏电极是Ni硅化物、Pd硅化物、Pt硅化物、Os硅化物、Ir硅化物、Re硅化物中的任一个或多个。

8.一种场效应型晶体管的制造方法，其特征在于包括：

在第一半导体区的一部分上夹着栅绝缘膜形成栅电极的工序；

以上述栅电极为掩模，向上述第一半导体区离子注入杂质的工序；

实施用来使上述离子注入的杂质激活的热处理的工序；以及

把上述第一半导体区的与上述离子注入的部分对应的区域硅化物化直至比离子注入的深度还深的区域，形成金属源·漏电极；并且，通过与该硅化物化工序伴随的上述杂质的偏析，在第一半导体区和金属源·漏电极的界面上，使上述金属源·漏电极具有比上述第一半导体区的杂质浓度高的杂质浓度，且使上述金属源·漏电极在与上述第一半导体区的的界面附近具有杂质浓度的峰值。

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