CN101093403B - 减小时钟电路和时钟管理电路中的电磁干扰的方法 - Google Patents

Abstract

在减小定时电路中的电磁干扰的方法中，时钟电路至少包括第一时钟信号和第二时钟信号。该方法检测第一时钟信号的第一跃变与第二时钟信号的相应第二跃变基本一致的时间。当第一跃变与第二跃变基本一致时，将第二时钟信号延迟预定时间量。

Description

减小时钟电路和时钟管理电路中的电磁干扰的方法

技术领域

本发明涉及数字电路，尤其涉及控制多个时钟信号以减小电磁干扰的电路。

背景技术

***部件互连(PCI)标准规定了将***设备附在计算机母板上的计算机总线。这些设备可以采取与母板本身匹配的集成电路(在PCI规范中也称为平面设备)或***插口中的扩展卡的形式。PCI总线常见在现代PC(个人计算机)中，但它也出现在许多其它计算机类型中。PCI规范涵盖总线的尺寸(包括线距)、电特性、总线定时、和协议。

大多数数字电路应用某种类型的时钟电路生成激活遍布电路的锁存器的一系列时钟脉冲。当断言时钟脉冲时，允许锁存器从逻辑单元中获取和存储数据值。通过周期性地断言时钟脉冲，数据值能够有序地传过电路，从而保证了任何给定数据单元在开始逻辑操作时与相应数据单元正确配对。

更复杂的数字电路常常应用有时以不同频率工作的几个不同时钟。此外，在一些电路中，许多锁存器可能需要同时激活，但单个时钟电路可能缺乏足够的功率来驱动所有锁存器。因此，通过使用“时钟树”再生时钟信号是常见的。基本上，时钟树包括接收时钟信号和利用恢复到原来电平的功率将它复制到几条不同时钟信号线的多个驱动器。

一些时钟信号由应用锁相环(PLL)的电路接收，PLL感测给定时钟脉冲与时钟信号中的顺序脉冲稍微不同相的时间，和当检测到这样的不同相关系时校正脉冲。因此，接收时钟脉冲中的微小延迟不会干扰同步电路中的正常操作定时。

每个时钟信号在被断言时产生一些电磁辐射。通常，这种电磁辐射在简单电路中是微不足道的，但是，在更复杂的电路中，它被当作电磁干扰(EMI)。当相干地断言几个不同时钟信号时，来自这些时钟信号的结合EMI可能足以干扰电路的正常操作。这个问题在高密电路，譬如，用在PCI应用中的那些中尤其关键。

在如图1所示的现有技术***的代表性时序图10中(只示出了相关量和与任何实际测量单元不对应)，第一时钟信号12、第二时钟信号14和第三时钟信号16的每一个都包括多个周期性跃变(transition)，譬如，上升沿和下降沿。EMI电平20的指示表明，当两个时钟信号的跃变基本一致时，EMI电平20升高，和当所有三个时钟信号的跃变一致时，EMI电平20处在最大值。

复杂电路中的多个时钟信号可以生成可以对电路的各种部分产生严重破坏性影响的EMI尖峰。由于EMI影响瞬时出现(只有当几个信号一致时)，EMI尖峰的影响特别难以排除。

EMI不仅关系到互操作性，而且受管理机构限制。例如，FCC条例对机器可能发出的EMI的量作了限制。此外，CISPR国家要求也对EMI作了限制，以便将机器装运到成员国。虽然机器可完全正常工作，但如果它的EMI水平超过规定极限，就不能销售。

因此，需要的是减小电路中由来自不同时钟信号的相干时钟脉冲引起的电磁干扰的***。

发明内容

现有技术的缺点可以通过本发明克服，在一个方面中，本发明是减小至少包括第一时钟信号和第二时钟信号的定时电路中的电磁干扰的方法。该方法检测第一时钟信号的第一跃变是否与第二时钟信号的相应第二跃变基本一致。当第一跃变与第二跃变基本一致时，将第二时钟信号延迟预定时间量。

在另一个方面中，本发明是减小电路中第一时钟信号与第二时钟信号之间的电磁干扰的方法，其中，当第一时钟信号呈现与第二时钟信号呈现的第二跃变基本一致的第一跃变时，延迟第一时钟信号和第二时钟信号的所选那一个。当第一跃变与第二跃变不基本一致时，允许第一时钟信号和第二时钟信号的所选那一个正常传送。

在又一个方面中，本发明是至少管理第一时钟信号和第二时钟信号的时钟管理电路。第一检测器检测第一时钟信号的第一跃变。第二检测器检测第二时钟信号的第二跃变。当第一跃变与第二跃变基本一致时，第一比较电路将第一跃变与第二跃变相比较和断言延迟第二信号。当断言第一延迟信号时，第一延迟电路延迟第二时钟信号。

通过结合附图对本发明的优选实施例进行如下描述，本发明的这些和其它方面将更加清楚。对于本领域的普通技术人员来说，显而易见，可以对本发明作出许多改变和修改而不脱离本公开新概念的精神和范围。

附图说明

图1是与现有技术***相对应的时序图；

图2是与本发明的一个例示性实施例相对应的时序图；

图3是可以用于评估时钟信号斜率和对其作出响应修改时钟信号定时的设备的方块图；

图4是示出应用本发明代表性实施例的电路引起的EMI与未应用本发明的电路引起的EMI的频谱比较的频率图；

图5是本发明可采用的延迟级的第一实施例；和

图6是本发明可采用的延迟级的第二实施例。

具体实施方式

现在详细描述本发明的优选实施例。参照附图，相同的标号自始至终表示相同的部分。正如用在本文的描述和整个权利要求书中那样，除非上下文明确地另有所指，如下的术语具有明显与本文有关的含义：“一个”(“a”，“an”)和“该”(“the”)的含义包括几个参考，和“在......中”的含义包括“在......中”和“在......上”。

如果时钟脉冲的上升沿不是同相出现，可以降低来自相干驱动时钟的辐射。本发明的一个实施例检测多个时钟信号之间的同时跃变。当发生同时跃变时，延迟时钟信号之一，从而禁止同时跃变。例如，如图2的图形100所示，在代表性三时钟信号***中，当操纵第一时钟信号112、第二时钟信号114和第三时钟信号116防止同时跃变时，时钟输出的最大EMI电平120降低了。

在一个实施例中，EMI防止***检测是否第一时钟信号的第一跃变与第二时钟信号的相应第二跃变基本一致(align)(这可以通过将第一跃变的斜率和方向与第二跃变的斜率和方向相比较来完成)。如果第一跃变与第二跃变基于一致，那么，该***将第二时钟信号延迟预定时间量。

在一个物理实施例中，如图3所示，检测和延迟可以在时钟***上完成，该时钟***通过生成第一输出160的第一直接数字合成器(DDS)132、生成第二输出162的第二DDS134、和生成第三输出164的第三DDS136从基本时钟电路130中再生时钟信号。利用第一斜率和方向检测和比较(SDDC)电路140将第一DDS132的输出与第二DDS134的输出相比较。SDDC可以包括，例如，相位检测器。如果第一SDDC电路140指示两个信号未同时跃变，第一选择性延迟电路150允许第二DDS134的输出直接传送到第二输出端162。否则，在传送到第二输出端162之前，第一选择性延迟电路150将输出延迟预定时间量。类似地，利用第二SDDC142将第一DDS132的输出与第三DDS136的输出相比较，如果第二SDDC电路142检测到同时跃变，第二选择性延迟电路152延迟第三DDS136的输出。否则，允许输出没有延迟地传过第二选择性延迟电路152。一旦经过第二选择性延迟电路152，就利用第三SDDC144将第三DDS136的输出与第二DDS134的输出(在其经过第一选择性延迟电路150)相比较。如果在这一级不存在同时跃变，第三选择性延迟电路154允许信号直接传递到第三输出端164，否则，将它延迟预定时间量，然后才允许传送。在这个实施例中，来自第三DDS136的信号具有比来自第一DDS132和第二DDS134的信号更低的频率。类似地，来自第二DDS134的信号具有比来自第一DDS132的信号更低的频率。

如果这些时钟信号用在异步***中，那么，微小的附加延迟将是无足轻重的或无关紧要的。但是，在同步***中，一旦时钟信号的各自输出端接收到它们，可以使它们重新同步(例如，通过使用锁相环)。

在一种代表性原型中，根据本发明的***包括用于相干地得到几个子时钟的主时钟芯片。在输出时钟脉冲之前，该***保证时钟的相位(即，上升时间对上升时间)不是同时出现。在一个例子中，如应用于***部件互连(PCI)时钟那样，由于驱动器不处理所有时隙所需的散开，所以将133MHz时钟运行和重新驱动成三组时隙。输出频率相互接近(相隔大约120kHz)，在保证时钟相位不会同时出现的同时，仍然在规定范围之内。这可以通过延迟***内时钟脉冲来完成。当被驱动到锁相环时，被驱动PCI卡使它们自己达到与主时钟同步和处理脉冲串中的任何单个延迟。

虽然重新驱动很重要，但时钟重新驱动芯片可以包括相乘和相除。在许多这样的应用中，这些重新驱动时钟不需要同相驱动，因此，通过使时钟相互延迟可以减小EMI。

该***使用典型DDS(直接数字合成器)块，但确定信号上升和下降的精确斜率和方向。如果一个信号的上升(或下降)被设置成与另一个信号的上升(或下降)同时发生，延迟两个时钟的较慢那个时钟。由于较慢时钟代表较慢时钟的整个周期的较小变化百分率，因此，引入较小的误差，所以通常应该延迟较慢的时钟。

整个***处理出现在时域中的延迟来减小频域中的EMI。通过防止时钟信号同时跃变，***的EMI可能存在更多的频率分量尖峰，但这些尖峰的强度降低了。如图4所示，来自应用本发明的电路的EMI的频率分量图182含有比现有技术电路的可比较图180小的频率分量峰。虽然频率分量图182的确呈现出更多的低电平频率分量尖峰(例如，项184)，但由于它们的低强度，这些低电平峰不可能干扰其它电路。但是，最大峰(例如，项186)强度的降低会导致对其它电路的有害EMI影响小。

选择性延迟电路210的第一实施例显示在图5中。在这个实施例中，第一DDS132和第二DDS134的输出两者都馈送到控制开关212的SDDC140。开关212可以有选择地将第二DDS134的输出直接连接到输出端162或迫使它经过延迟线214。在如图6所示的选择性延迟电路220的第二实施例中，延迟门224(譬如，驱动器或其它固态电路)可以用作延迟元件。

虽然为了简单起见，上面的实施例只示出了三个时钟信号，但该过程可以推广到众多驱动时钟信号。将每个DDS模块的输出与随后(较慢)的模块比较，以检验斜率和方向。如果它们相同，那么，延迟较慢的时钟。然后，将那个信号传递给下一个比较块，以此类推。如果斜率和方向都不相同，那么，不延迟信号，而是将信号直接传递给下一个块或输出端。一个可替代实施例使斜率/方向检测和比较信号返回到DDS模块，和在效果上，将一个数字加入内部相位累加器中，其将改变时钟信号的相位开始点。

虽然包括在提交时本发明人已知的本发明优选实施例和最佳方式，但上述实施例只是作为例示性例子给出的。应当理解，可以对公开在本说明书中特定实施例作出许多修改而不脱离本发明的精神和范围。于是，本发明的范围由所附权利要求书决定，而不受上面具体描述的实施例限制。

Claims (16)

1.一种减小至少包括第一时钟信号和第二时钟信号的定时电路中的电磁干扰的方法，包含如下步骤：

a.检测第一时钟信号的第一跃变是否与第二时钟信号的相应第二跃变基本一致；和

b.当第一跃变与第二跃变基本一致时，将第二时钟信号延迟预定时间量。

2.根据权利要求1所述的方法，其中，检测步骤包含将第一跃变的斜率与第二跃变的斜率相比较。

3.根据权利要求1所述的方法，其中，检测步骤包含将第一跃变的跃变方向与第二跃变的跃变方向相比较。

4.根据权利要求1所述的方法，其中，检测步骤包含将第一跃变的斜率与第二跃变的斜率相比较，和将第一跃变的跃变方向与第二跃变的跃变方向相比较。

5.根据权利要求1所述的方法，其中，第二时钟信号具有比第一时钟信号低的频率。

6.一种减小电路中第一时钟信号与第二时钟信号之间的电磁干扰的方法，包含如下步骤：

a.当第一时钟信号呈现与第二时钟信号呈现的第二跃变基本一致的第一跃变时，延迟第一时钟信号和第二时钟信号的所选的一个；和

b.当第一跃变不与第二跃变基本一致时，允许第一时钟信号和第二时钟信号的所述所选的一个正常传送。

7.根据权利要求6所述的方法，其中，延迟步骤包含将第一时钟信号和第二时钟信号的所述所选的一个传送到延迟线的步骤。

8.根据权利要求6所述的方法，其中，延迟步骤包含将第一时钟信号和第二时钟信号的所述所选的一个传送到延迟门的步骤。

9.一种至少管理第一时钟信号和第二时钟信号的时钟管理电路，包含：

a.第一检测器，用于检测第一时钟信号的第一跃变；

b.第二检测器，用于检测第二时钟信号的第二跃变；

c.第一比较电路，用于将第一跃变与第二跃变相比较和当第一跃变与第二跃变基本一致时，断言第一延迟第二信号；和

d.第一延迟电路，用于当第一延迟第二信号被断言时，延迟第二时钟信号。

10.根据权利要求9所述的时钟管理电路，其中，第一检测器包含相位检测器。

11.根据权利要求9所述的时钟管理电路，其中，第一延迟电路包含第二时钟信号传送过的延迟线。

12.根据权利要求9所述的时钟管理电路，其中，第一延迟电路包含第二时钟信号传送过的延迟门。

13.根据权利要求9所述的时钟管理电路，还适用于管理第三时钟信号和进一步包含：

a.第三检测器，用于检测第三时钟信号的第三跃变；

b.第二比较电路，用于将第一跃变与第三跃变相比较和当第一跃变与第三跃变基本一致时，断言第一延迟第三信号；

c.第二延迟电路，用于当第一延迟第三信号被断言时，延迟第三时钟信号；

d.第三比较电路，用于将第二跃变与第三跃变相比较和当第二跃变与第三跃变基本一致时，断言第二延迟第三信号；和

e.第三延迟电路，用于当第二延迟第三信号被断言时，延迟第三时钟信号。

14.根据权利要求13所述的时钟管理电路，其中，第二检测器和第三检测器包含相位检测器。

15.根据权利要求13所述的时钟管理电路，其中，第二延迟电路和第三延迟电路包含第三时钟信号传送过的延迟线。

16.根据权利要求13所述的时钟管理电路，其中，第二延迟电路和第三延迟电路包含第三时钟信号传送过的延迟门。

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