CN101067806A - 用于串扰补偿的方法和电路 - Google Patents

用于串扰补偿的方法和电路 Download PDF

Info

Publication number
CN101067806A
CN101067806A CNA2007101077655A CN200710107765A CN101067806A CN 101067806 A CN101067806 A CN 101067806A CN A2007101077655 A CNA2007101077655 A CN A2007101077655A CN 200710107765 A CN200710107765 A CN 200710107765A CN 101067806 A CN101067806 A CN 101067806A
Authority
CN
China
Prior art keywords
crosstalk compensation
overall
compensation elements
skew
electric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007101077655A
Other languages
English (en)
Inventor
Y·H·克沃克
C·舒斯特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN101067806A publication Critical patent/CN101067806A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04—Assemblies of printed circuits
    • H05K2201/044—Details of backplane or midplane for mounting orthogonal PCBs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10196—Variable component, e.g. variable resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/17—Post-manufacturing processes
    • H05K2203/171—Tuning, e.g. by trimming of printed components or high frequency circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

用于串扰补偿的方法和装置，包括针对两个电通路的长度估计偏移。集成电路耦合至这两个电通路，并且该集成电路包括与其集成的全局串扰补偿元件，该全局串扰补偿元件针对这两个电通路部分的全部长度上的串扰进行全局补偿。

Description

用于串扰补偿的方法和电路
技术领域
本发明涉及高速电数据通信链接，并且更具体地，涉及其中多个数据通信链接在并行布置中走线(例如，总线)的个人计算机、服务器、交换机以及路由器中的应用。
背景技术
在例如服务器中使用的典型数据通信链接包括一个或多个电数据总线，该电数据总线可将发送芯片与接收芯片连接。电总线可能通过焊球走线、穿过孔(通孔(via))和导线(通常配置为诸如微带或带状线的传输线)电镀，所有这些都影响通信链接的电性能。
性能的一个关键度量标准是串扰的量，即，从一个互连到另一个互连的信号能量的不理想的耦合。此耦合的发生是由于焊球、通孔和导线的物理接近性。尤其是，在总线中的一个线路上的发送器与总线中的另一个线路上的下行接收器之间的串扰(所谓的远端串扰)对于所接收信号的质量是有害的。通常，该串扰随频率增加，且由此限制总线上可获得的最大数据率。这对于使用单端信号发送的互连尤其正确。
减小串扰的一般措施包括：差分信号发送(使用两个邻近的互连来发送一个信号)、接地屏蔽、增加邻近导体之间的物理间隔、无源和有源串扰补偿。串扰补偿通常表示在相反极性的互连之间引进能量耦合以部分地消除不期望的串扰的任何结构、装置、或者(复杂)电路。串扰补偿通常在接近发生串扰的邻近空间中执行，例如，在连接器中或在片上，并且可在沿着通信链接的多个位置重复。
发明内容
一种用于串扰补偿的方法和装置，包括针对两个电通路的长度估计偏移(skew)。集成电路耦合至两个电通路，且该集成电路包括与其集成的全局串扰补偿元件，该全局串扰补偿元件针对在两个电通路的所有部分上感应的串扰进行全局补偿。
用于串扰补偿的另一种方法包括：估计偏移以将两个电通路之间的偏移维持在一个阈值以下，提供耦合至两个电通路的芯片，该芯片包括与其集成的全局串扰补偿元件，使用全局串扰补偿元件针对在两个电通路的电气长度的所有部分之上的串扰进行补偿，并且根据两个电通路调节全局串扰补偿元件。
根据本发明原理的电路包括：至少两个电通路以及连接至所述至少两个电通路的集成电路。可调节的全局串扰补偿元件与集成电路集成并且连接至两个电通路。无论电气长度是在集成电路之上还是之外，将全局串扰补偿元件配置为针对两个电通路的电气长度的所有部分上的串扰进行全局补偿。
其中结合附图阅读，从以下示范性实施方式的详细描述中，这些和其它目的、特征和优点将变得显而易见。
附图说明
参考以下附图，本公开将在下文对优选实施方式的描述中提供细节，其中：
图1是示出了具有包括根据示范性实施方式的全局补偿元件的至少一个芯片的印刷电路板布置的示图；
图2是示出了在两个通信链接之间的互感串扰的例子的示意图；
图3是示出了在包括局部补偿的两个通信链接之间的互感串扰的例子的示意图；
图4是针对图2的原始总线以及针对图3中的具有局部补偿的远端串扰(FEXT)减小的总线，示出了远端串扰量值(dB)相对于频率的曲线图；
图5是针对图2的原始总线以及针对图3中的具有局部补偿的FEXT减小的总线，示出了传输量值(dB)相对于频率的曲线图；
图6是示出了图3的例子的示意图，其中附加传输线链接设置在产生串扰的互感元件和在两个通信链接之间的全局补偿电容器之间；
图7是针对不具有用于串扰的全局补偿的原始总线以及针对图6中具有全局补偿的FEXT减小的总线，示出了远端串扰(FEXT)量值(dB)相对于频率的曲线图；
图8是针对不具有用于串扰的全局补偿的原始总线以及针对图6中具有全局补偿的FEXT减小的总线，示出了传输量值(dB)相对于频率的曲线图；
图9是针对不具有用于串扰的全局补偿的原始总线以及针对图6中具有全局补偿的FEXT减小的总线，示出了远端串扰(FEXT)量值(伏特)相对于时间(ns)的曲线图；
图10是示出了根据本发明的散布参数块的例子的示意图，该散布参数块包括针对不同通信链接的测量数据，从而模拟在两个通信链接之间使用全局补偿元件的传输线链接之间的串扰；
图11是针对不具有串扰补偿的原始总线以及针对具有根据本发明的如图10中所模拟的全局补偿的FEXT减小的总线，示出总线I配置的远端串扰(FEXT)量值(dB)相对于频率的曲线图；
图12是针对不具有串扰补偿的原始总线以及针对具有根据本发明的如图10中所模拟的全局补偿的FEXT减小的总线，示出总线II配置的远端串扰(FEXT)量值(dB)相对于频率的曲线图；
图13是针对不具有串扰补偿的原始总线以及针对具有根据本发明的如图10中所模拟的全局补偿的FEXT减小的总线，示出总线III配置的远端串扰(FEXT)量值(dB)相对于频率的曲线图；
图14是针对不具有串扰补偿的原始总线以及针对具有根据本发明的如图10中所模拟的全局补偿的FEXT减小的总线，示出总线IV配置的远端串扰(FEXT)量值(dB)相对于频率的曲线图；
图15是示意性示出根据一种实施方式的用于全局串扰补偿的变容二极管的示意图；
图16是示出根据另一种实施方式的具有用于全局串扰补偿的激光可微调电感器的示意图；
图17是针对不具有串扰补偿的原始总线以及针对具有根据本发明的如图10中由模拟器所模拟的全局补偿的FEXT减小的总线对于多个偏移(-20ps、没有偏移以及+20ps)的情况，示出了远端串扰(FEXT)量值(dB)相对于频率的曲线图；以及
图18是示出了根据本发明的用于提供全局串扰补偿的示范性方法的流程图。
具体实施方式
在此描述的实施方式提供基于使用简单片上元件(或者在发送侧，或者在接收侧)的串扰补偿的方法。有利地，这些实施方式既不需要位于接近串扰位置的邻近空间中的补偿(“局部补偿”)，也不需要使用复杂的片上电路。当仅仅使用简单片上元件的时候，该补偿能够对发送芯片和接收芯片之间产生的大部分远端串扰(FEXT)起作用(“全局补偿”)。可设计和调节片上元件，使得可以通过例如对芯片进行编程来解决不同水平的串扰。优选地是在电总线之中的严格偏移控制。
本发明的实施方式可采用硬件实施方式、或包括硬件和软件元件两者的实施方式的形式。在优选实施方式中，本发明在集成电路中实现，诸如在半导体芯片或印刷电路板上实现。然而，实施方式可以包括易于产生串扰的任意电路。
在此描述的电路可以是用于集成电路芯片、芯片组或印刷线路板和芯片***的设计的一部分。芯片和/或板设计可以以图形计算机编程语言创建，并且存储在计算机存储介质(诸如，盘、磁带、物理硬驱动、或诸如存储访问网络中的虚拟硬驱动)中。如果设计者不制造用于制造芯片和板的芯片、板或光刻掩模，则设计者通过物理方式(例如，通过提供存储设计的存储介质的副本)或电子地(例如通过因特网)直接或间接地向这样的实体发送最后得到的设计。然后，存储的设计转换成为用于制造光刻掩模的适当格式(例如，GDSII)，典型地，这包括将在晶片上形成的所述芯片设计的多个副本。使用光刻掩模以限定将被蚀刻或以其它方式处理的晶片(和/或其上的层)区域。
得到的集成电路芯片或板可由制造者以原始晶片形式(即，如具有多个未封装芯片的单晶片)，如裸露的管芯，或以封装的形式分发。在后一情形中，芯片装配在单芯片包装中(诸如塑料载体，具有固定至母板或者其它较高级载体的导线)、或者装配在多芯片包装中(诸如陶瓷载体，其具有表面互连或者内埋互连中的任一或两者)。然后，在任何情形中，芯片与以下进行集成：其它芯片、分立电路元件、和/或作为(a)中间产品(诸如母板)或者(b)终端产品中任一的一部分的其它信号处理装置。终端产品可以是包括集成电路芯片的任何产品，范围从玩具以及其它低端应用到具有显示器、键盘或者其它输入装置以及中央处理器的高级计算机产品。
在接收器芯片处的远端串扰是沿总线所有耦合事件的总和。在许多应用中，串扰总共达到一个具有信号上升/下降时间的持续时间的主脉冲(dominant pulse)。可以防止产生主脉冲的条件包括，例如，多次强反射。这样的一个主导脉冲可通过在一个特定位置处的简单片上无源元件而在很大程度上获得补偿。建议的位置是片上，或者在发送器侧或者在接收器侧。这与尝试抵消沿总线的每个耦合事件并由此实现起来变得更加昂贵且更为复杂的方法形成对比。而且，片上补偿是可调节的且由此可适用于近距离的特定通信链接。
现在参考附图，其中相同的附图标记表示相同或类似的元件，并且从图1开始描述在例如服务器中的数据通信链接的示范性元件。电子数据总线6通过背板14将子卡11上的发送芯片8与子卡12上的接收芯片9连接。芯片8和9利用焊球18装配在芯片载体16上，接着芯片载体16利用焊球19a装配在印刷电路板(PCB)20(例如，子卡11和12)上。两个连接器24使用焊球19b将背板14与子卡11和12结合。电总线6的走线通过焊球18、封装通孔26a、焊球19a，穿过PCB通孔26b和导线(带状线或者其它传输线)28，这些都影响通信链接的电性能。
发送芯片8、接收芯片9、背板14、或者PCB 20可以包括将在下文描述的全局补偿元件。尽管全局补偿元件可以安置在一个或者多个其它位置(例如，发送芯片、PCB等)，但是此元件优选地包括在接收芯片9中。全局补偿元件优选地是集成到芯片或者板内的单个无源元件，以针对装置/电路的所有部分降低串扰。一个优点包括，如果估计的偏移保持在阈值以下，可以使用无源补偿元件以针对通路中的所有组件降低串扰。另一个优点包括，可以预先安置无源元件，而无需了解***中的所有组件。单个无源元件消除了对具有有源元件的复杂电路的需求，并且降低了在芯片或者板上实现串扰补偿所需的基板面(real estate)的量。为了示范的目的，在附图中描述的创造性特征将由接收电路(Rx)来呈现；然而，还可以使用其它任意电路。
参考图2，示范性地示出了针对通信链接的一个串扰干扰源-被干扰对象对的例子。在附图中将使用以下缩写：“Term”将用于终端，“TL”用于传输线，“L”用于电感器，而“C”用于电容器。“Z”是阻抗，“E”是以度表示的电气长度，而“F”是频率。在附图中描述的用于电子元件的量值和布置仅仅是用于示范性目的，并且可以由本领域技术人员按需要改变和调整。
终端Term 1和Term 2属于被干扰对象互连25。第一发送器“In”经由传输线TL1和TL5链接至接收器“Out”。终端Term 3和Term 4属于干扰源互连27。第二发送器-接收器对“Aggr：In”和“Aggr：Out”的走线通过传输线TL3和TL6，且经由在L1和L2之间的互感(M)耦合至第一发送器-接收器对。耦合导致远端串扰，即，“In”信号的一部分将由“Aggr：Out”所接收(且“Aggr：In”信号的一部分将由“Out”所接收)。此远端串扰对于信号传输是有害的。在此情形中(类似于实践中的大多数情形)，远端串扰是感应的(M)。
参考图3，示范性地示出了针对远端串扰(FEXT)的局部电容性串扰补偿。在两个产生电容性串扰/耦合的互连之间引入电容C1，其补偿如上所述的感应耦合。选择C1的值，以便在感兴趣的频率范围之上获得最大的减小。
参考图4，曲线图示出在频域中的FEXT减小。FEXT的减小伴随着增加的传输，如在图5中可见。
如上所述的串扰补偿在现有技术中是公知的。现有技术中不曾描述的是简单的补偿元件不必位于接近串扰位置的邻近处，并且补偿元件也不必位于串扰位置之后(其源自互惠考虑)以获得类似的性能。
图6示出了图2的例子，在串扰(M)和串扰补偿(C1)的位置之间具有附加的传输线TL2和TL4。这些传输线TL2和TL4引入对应于实际空间间隔的时间延迟。图7示出了图6中电路的FEXT，并且图8示出了图6中电路的传输。如在图7和8中所见，基本上存在串扰降低，同时维持了高传输水平。传输中的振荡(图8)是由于在感应性串扰位置(M)和电容性补偿(C1)位置之间的反射引起的。这些振荡在当电容(C1)恰好位于邻接电感M的时候(“局部补偿”)不会出现。
图9示出了在时域中FEXT的电压幅度减小。
根据本发明的方面的补偿方法提供了串扰补偿，该串扰补偿相对于局部补偿(参见，例如图3)从本质上来讲是全局的。由于电子互连总是具有损耗，如图8中示例的振荡通常不是问题，并且在必要时可以控制。
为了示出本发明的方法的有效性，已经在频域内测量了包括一个干扰源互连和一个被干扰对象互连的多个单端数据通信链接。如以下描述中所述，下文将引用这些互连：
总线I：在印刷电路板(PCB)上有29英寸布线，2个连接器，在PCB中有6个通孔；
总线II：在PCB上有4英寸布线，在PCB中有2个通孔；
总线III：在PCB上有13英寸布线，在芯片载体上有2英寸布线，2个连接器，在PCB中有6个通孔；以及
总线IV：在芯片载体上有4英寸布线。
参考图10，根据本发明的实施方式，使用商用电路模拟器协同存储在块122中的测量的散布参数(S-参数)来模拟全局补偿。使用模拟器以模拟来自多个不同通信链接(即，总线I、II、III和IV)的测量数据。在图11、12、13和14中分别示出了模拟的结果。模拟结果证实了根据本发明的方面的全局串扰补偿的有效性。在所有的情形中，使用全局补偿时的FEXT低于不使用补偿的原始总线中的FEXT。
应注意，在图10中电容性补偿Cc具有的值是1pF或低于1pF，该值正好在片上可实现的范围之中。
优选地，补偿电容Cc在片上实现，或者在发送侧、或者在接收器侧。然而，Cc还可以在片外(off-chip)实现，因为在封装中或者在PCB上进行调节是困难且昂贵的，所以片上实现提供以下优点：能够通过使用例如变容二极管或者其它调整元件来调节电容值。
电容性补偿Cc可以在片上实现，并且使用变容二极管或者其它调整元件以提供调节电容(或者电感)的能力。电容对电压的非线性相关也可能必须作为设计之中的要素。
参考图15，示出了变容二极管130的示范性布置。可以以多种方式实现变容二极管130的偏压。最简单地，该偏压可通过电阻器132进行，其中与对应于变容二极管130的接收器输入134处(“Rx”代表接收器电路)所观察到的终端阻抗相比，偏压电阻器132的值较高。
在主要为电容性封装串扰的罕见情形中，互感元件可以作为补偿元件***。
图16示出了形成互感(由黑点所示)的两个片上螺旋型电感器153和155的布置。第一电感器153是串扰被干扰对象信号通路(V)的一部分，而另一个电感器155是串扰干扰源通路(A)的一部分。可使得两个电感器以及因此它们的互感是可调节的。该调节可通过使用激光来实现，以微调(trim)到抽头154的连接，其中尽管在图16中只示出了一个抽头，但是可以存在多个抽头以从中选择。可替换地，如图16中所示，通过施加控制电压可使得传导或非传导的诸如FET(场效应晶体管)157的开关元件可用于电地编程抽头点。如果电感补偿值超过例如1nH，则需要更多的基板面。一个替换是使用有源装置来合成感应组件。这可以在小很多的区域中仿效电感，并且还允许可调整性，虽然以某些功率损耗为代价。
在此描述的实施方式中的一个重要考虑是互连之间的偏移控制。偏移控制可以包括，例如，对互连的电气长度的严格控制。这可以包括管理偏移(例如，通过在电通路的部分中增加或者缩短传输线长度(例如，在PCB或芯片上、或者在PCB或芯片之间使用的总线之中))。已经执行了数个使用商用电路模拟器对电互连的研究以调查偏移的效果，并且在图17中示范性地示出了结果。
参考图17，如图所示，不具有偏移的FEXT减小是最好的，而在干扰源和被干扰对象之间的正的或者负的偏移根据频率使减小降级。在一种实施方式中，优选地是将偏移控制在阈值以下。例如，阈值可以设置在大约信号的沿变化率(edge rate)20％-80％的一半处，使得小于或等于信号沿变化率20％-80％的一半是可接受的。对于具有200ps比特持续时间的5Gbps通信链接，这将意味着使用当前互连技术可以实现在自由空间中小于33ps的偏移或者大约1cm的传播。
应注意，传输、反射以及近端串扰在全局补偿元件的引入之后倾向于恶化。然而，在研究的应用中，在接收器输入处的信噪比的增益永远是正的，并且由此串扰补偿是有益的。通常，可以进行折衷。可通过调整电容或电感值、以及所需的阻尼水平来选择平衡，以避免在感兴趣频率带中的伪振荡。
通过选择适当的补偿拓扑和通过针对此补偿拓扑的耦合因素进行仔细调整，根据本发明的各方面提供的串扰补偿的类型可扩展至任意电总线中任意数目的互连、或者扩展至不同的差分信号发送。这还包括通过感应元件对主要为电容性的串扰的补偿情形。
作为对片上补偿的一个替换，串扰补偿组件在某些级别还可以被并入进封装(或者在印刷电路板级别、或者在芯片的载体中)。实际上，优选地需要高介电常数平面层，以适合于用于补偿电容器。电感器可印刷在布线(例如，铜)中以获得较大的值，或者在通孔中的内部电感可通过调节印刷电路板中的反焊盘(anti-pad)的设计以及使用较窄的钻孔直径来增强。在此情形中，可调节性由于微调技术而成为可能，但是将导致成本代价以及封装布局上的限制。
参考图18，示意性地示出了用于串扰补偿地方法。在块202中，估计偏移以确保在电通路之间的偏移基本上等于并且维持在可接受的水平之内。偏移可以取决于电通路自身；然而，偏移可以保持在小于或等于信号沿变化率20％-80％的一半。当基于偏移已知电通路将被匹配的时候，此步骤可以省略。例如，偏移的估计可以简单地包括，确认偏移在干扰源/被干扰对象对之间被平衡。这在可以包括测量偏移或者使用其中已知偏移将被均衡的元件。
块202可以包括通过使用具有基本上等于块203中的电气长度的电通路来控制偏移。这可以包括对通路的电气长度或可能导致信号传播延迟的元件等保持严格地控制。
在块204中，可以估计电通路之间的串扰以确定可能需要的全局补偿元件的特性。由于全局串扰补偿元件可以放置在电通路的任何位置，有利地，将此元件放置在被干扰对象和干扰源电通路中的芯片上。在块206中，提供了集成在芯片上的全局串扰补偿元件。串扰元件针对在电通路的电气长度的所有部分上的串扰进行全局补偿。全局串扰补偿元件优选地由简单的无源元件制造，诸如电容器或者电感器。
优选地，根据电通路，补偿元件是可调整/可调节的，并且在块208中根据将要补偿的串扰来调节。在图16中，对补偿元件进行调节可以包括：通过例如调节变容二极管的偏置电压来调节变容二极管，通过例如激光微调抽头连接来调节电感器，或者编程适当的控制电压用于连接场效应晶体管(FET)或者其它开关。应该理解，本发明的许多优点之一包括，当偏移被合理地匹配的时候，针对元件的任何集合能够预先设置简单无源元件的全局补偿元件值，并且串扰将被显著减小。在块210中，在被干扰对象和干扰源的电通路上的串扰(特别是FEXT)被全局地减小。
已经描述了***和方法(该***和方法旨在于是示范性的而不是限制性的)的优选实施方式，注意，本领域技术人员在以上教导的启示下，可以做出修改和变形。因而应该理解，在公开的由所附权利要求概括的本发明的范围和精神以内的特定实施方式中可以做出变化。由此，已经描述了细节和专利法特别需要的本发明的方面，在所附权利要求中阐明了权利要求和期望由专利证保护的内容。

Claims (20)

1.一种用于串扰补偿的方法，包括：
估计针对至少两个电通路的长度的偏移；
提供耦合至所述至少两个电通路的集成电路，所述集成电路包括与其集成的全局串扰补偿元件，该全局串扰补偿元件用于对所述两个电通路的部分的全部长度上的串扰进行全局补偿。
2.根据权利要求1所述的方法，进一步包括估计所述至少两个电通路之间的串扰，以确定所述全局串扰补偿元件的特性。
3.根据权利要求1所述的方法，其中所述全局串扰补偿元件是可调整的，并且进一步包括调整所述全局串扰补偿元件。
4.根据权利要求1所述的方法，其中所述全局串扰补偿元件包括变容二极管，并且进一步包括调整所述变容二极管以调节所述全局串扰补偿元件。
5.根据权利要求4所述的方法，其中调整所述变容二极管包括针对所述变容二极管调整偏置电压。
6.根据权利要求1所述的方法，其中所述全局串扰补偿元件包括互感，并且进一步包括调整所述互感以调节所述全局串扰补偿元件。
7.根据权利要求6所述的方法，其中所述互感由激光微调抽头连接所调整。
8.根据权利要求6所述的方法，其中所述互感由电激活抽头连接所调整。
9.根据权利要求1所述的方法，其中估计偏移包括通过使用具有基本上相等的电气长度的电通路来控制偏移。
10.一种用于串扰补偿的方法，包括：
估计偏移以将两个电通路之间的偏移保持在阈值以下；
提供耦合至所述两个电通路的芯片，所述芯片包括与其集成的全局串扰补偿元件；
使用所述全局串扰补偿元件对所述两个电通路的电气长度的所有部分上的串扰进行全局补偿；以及
根据所述两个电通路来调节所述全局串扰补偿元件。
11.根据权利要求10所述的方法，进一步包括估计所述两个电通路之间的串扰，以调节所述全局串扰补偿元件的特性。
12.根据权利要求10所述的方法，其中所述全局串扰补偿元件包括变容二极管，并且调节包括调整所述变容二极管。
13.根据权利要求12所述的方法，其中调整所述变容二极管包括针对所述变容二极管调整偏置电压。
14.根据权利要求10所述的方法，其中所述全局串扰补偿元件包括互感，并且调节包括调整所述互感。
15.根据权利要求14所述的方法，其中所述互感由激光微调抽头连接所调整。
16.根据权利要求14所述的方法，其中所述互感由电激活抽头连接所调整。
17.根据权利要求10所述的方法，其中估计偏移包括通过使用具有基本上相等的电气长度的电通路来控制偏移。
18.一种电路，包括：
至少两个电通路；
连接至所述至少两个电通路的集成电路；以及
可调节全局串扰补偿元件，其与所述集成电路集成，并且连接至所述两个电通路，所述全局串扰补偿元件配置为针对所述两个电通路的电气长度的所有部分上的串扰进行全局补偿而不论所述电气长度是在所述集成电路之上还是之外。
19.根据权利要求18所述的方法，其中所述至少两个电通路包括阈值之内的偏移。
20.根据权利要求18所述的方法，其中所述可调节全局串扰补偿元件由单个无源元件构成。
CNA2007101077655A 2006-05-04 2007-04-29 用于串扰补偿的方法和电路 Pending CN101067806A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/418,346 US20070275607A1 (en) 2006-05-04 2006-05-04 Compensation for far end crosstalk in data buses
US11/418,346 2006-05-04

Publications (1)

Publication Number Publication Date
CN101067806A true CN101067806A (zh) 2007-11-07

Family

ID=38750088

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007101077655A Pending CN101067806A (zh) 2006-05-04 2007-04-29 用于串扰补偿的方法和电路

Country Status (2)

Country Link
US (1) US20070275607A1 (zh)
CN (1) CN101067806A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011000273A1 (zh) * 2009-07-02 2011-01-06 中兴通讯股份有限公司 芯片预加重和均衡参数的动态调整方法及装置
CN103379733A (zh) * 2012-04-23 2013-10-30 佳能株式会社 印刷布线板、半导体封装件和印刷电路板
CN104052445B (zh) * 2013-03-15 2017-04-19 Nxp股份有限公司 减少串扰的装置
TWI587754B (zh) * 2012-12-21 2017-06-11 英特爾公司 用於差動遠端串擾減少之裝置
CN108337016A (zh) * 2018-02-08 2018-07-27 南京航空航天大学 一种产生附加串扰的远端串扰消除方法
CN111695319A (zh) * 2020-06-05 2020-09-22 苏州浪潮智能科技有限公司 一种实时补偿连接器串联回路电感的方法和设备

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8357013B2 (en) * 2009-01-22 2013-01-22 Hirose Electric Co., Ltd. Reducing far-end crosstalk in electrical connectors
US8650010B2 (en) * 2010-11-02 2014-02-11 Tektronix, Inc. Apparatus and method for generating a test signal with emulated crosstalk
US8841560B1 (en) 2010-11-17 2014-09-23 Dawn VME Products Backplane slot interconnection system, method and apparatus
US20140174812A1 (en) * 2012-12-21 2014-06-26 Raul Enriquez Shibayama Method and Apparatus for Far End Crosstalk Reduction in Single Ended Signaling
US10331827B1 (en) * 2013-06-27 2019-06-25 Altera Corporation Method and apparatus for processing data and performing crosstalk simulation
CN108228501B (zh) * 2016-12-14 2020-07-24 澜起科技股份有限公司 信号发送电路

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1861524A (en) * 1931-01-06 1932-06-07 American Telephone & Telegraph System for neutralizing crosstalk between signaling circuits
US1928735A (en) * 1932-03-19 1933-10-03 American Telephone & Telegraph Multiconductor system for signaling circuits
US4956568A (en) * 1988-12-08 1990-09-11 Hewlett-Packard Company Monolithic sampler
US5461353A (en) * 1994-08-30 1995-10-24 Motorola, Inc. Printed circuit board inductor
USRE38519E1 (en) * 1998-08-24 2004-05-18 Panduit Corp. Low crosstalk modular communication connector
US6356162B1 (en) * 1999-04-02 2002-03-12 Nordx/Cdt, Inc. Impedance compensation for a cable and connector
US6409547B1 (en) * 1998-12-02 2002-06-25 Nordx/Cdt, Inc. Modular connectors with compensation structures
US6139343A (en) * 1999-01-25 2000-10-31 Lucent Technologies Inc. Selectable compatibility electrical connector plug
US6168474B1 (en) * 1999-06-04 2001-01-02 Lucent Technologies Inc. Communications connector having crosstalk compensation
US6250968B1 (en) * 1999-07-14 2001-06-26 Berg Technology, Inc. Electrical connector system with cross-talk compensation
US6089923A (en) * 1999-08-20 2000-07-18 Adc Telecommunications, Inc. Jack including crosstalk compensation for printed circuit board
US6165023A (en) * 1999-10-28 2000-12-26 Lucent Technologies Inc. Capacitive crosstalk compensation arrangement for a communication connector
US6224427B1 (en) * 1999-12-15 2001-05-01 Avaya Technology Corp. Modular jack having a plug-positioning member
EP1230714B1 (en) * 2000-01-14 2004-05-26 Panduit Corp. Low crosstalk modular communication connector
US6346010B1 (en) * 2000-08-10 2002-02-12 The Wiremold Company Modular connector
US6379157B1 (en) * 2000-08-18 2002-04-30 Leviton Manufacturing Co., Inc. Communication connector with inductive compensation
US6729899B2 (en) * 2001-05-02 2004-05-04 Ortronics, Inc. Balance high density 110 IDC terminal block
IL145103A (en) * 2001-08-23 2010-05-17 Rit Techn Ltd High data rate interconnecting device
US20050140458A1 (en) * 2002-05-30 2005-06-30 Cytek Corporation Circuit which minimizes cross talk and reflections and method therefor
US7138884B2 (en) * 2002-08-19 2006-11-21 Dsp Group Inc. Circuit package integrating passive radio frequency structure
US6736681B2 (en) * 2002-10-03 2004-05-18 Avaya Technology Corp. Communications connector that operates in multiple modes for handling multiple signal types
US7052328B2 (en) * 2002-11-27 2006-05-30 Panduit Corp. Electronic connector and method of performing electronic connection
US7405634B2 (en) * 2004-01-30 2008-07-29 Dell Products L.P. Method for altering the delay properties of a transmission line using compensation tabs

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011000273A1 (zh) * 2009-07-02 2011-01-06 中兴通讯股份有限公司 芯片预加重和均衡参数的动态调整方法及装置
CN101651491B (zh) * 2009-07-02 2012-07-04 中兴通讯股份有限公司 芯片预加重和均衡参数的动态调整方法及装置
RU2506700C2 (ru) * 2009-07-02 2014-02-10 ЗетТиИ Корпорейшн Способ и устройство для динамической корректировки параметров предыскажения и выравнивания микросхем
CN103379733A (zh) * 2012-04-23 2013-10-30 佳能株式会社 印刷布线板、半导体封装件和印刷电路板
CN103379733B (zh) * 2012-04-23 2016-06-01 佳能株式会社 印刷布线板、半导体封装件和印刷电路板
TWI587754B (zh) * 2012-12-21 2017-06-11 英特爾公司 用於差動遠端串擾減少之裝置
CN104052445B (zh) * 2013-03-15 2017-04-19 Nxp股份有限公司 减少串扰的装置
CN108337016A (zh) * 2018-02-08 2018-07-27 南京航空航天大学 一种产生附加串扰的远端串扰消除方法
CN108337016B (zh) * 2018-02-08 2021-06-22 南京航空航天大学 一种产生附加串扰的远端串扰消除方法
CN111695319A (zh) * 2020-06-05 2020-09-22 苏州浪潮智能科技有限公司 一种实时补偿连接器串联回路电感的方法和设备

Also Published As

Publication number Publication date
US20070275607A1 (en) 2007-11-29

Similar Documents

Publication Publication Date Title
CN101067806A (zh) 用于串扰补偿的方法和电路
US7409668B2 (en) Method for improving via's impedance
US6384671B1 (en) Electronic circuit apparatus for transmitting signals through a bus and semiconductor device for generating a predetermined stable voltage
CN101960934B (zh) 多层印刷配线基板
WO2007102597A1 (en) Broadband transition from a via interconnection to a planar transmission line in a multilayer substrate
CN1486561A (zh) 电磁耦合总线***
CN101594729B (zh) 一种可补偿过孔残端电容特性的电路板
US6980063B2 (en) Transmission line parasitic element discontinuity cancellation
CN1949953A (zh) 一种印刷电路板的布线方法及印刷电路板
CN101375646A (zh) 高速串行链路的无源阻抗均衡
CN1625875A (zh) 用于具有匹配阻抗的差分线路的终端对
KR100644992B1 (ko) 고속통신용 누화 소거 패턴 및 이를 포함하는 모듈러 잭
US20100253446A1 (en) Method and device for pseudo-differential transmission
US20190304513A1 (en) Main board and computer apparatus
Vardapetyan et al. Via design optimization for high speed differential interconnects on circuit boards
US20160179733A1 (en) Two-part electrical connector
US7504587B2 (en) Parallel wiring and integrated circuit
Engin et al. Power transmission lines: A new interconnect design to eliminate simultaneous switching noise
Huang et al. Suppression of crosstalk using serpentine guard trace vias
TWI231160B (en) A mechanism to cross high-speed differential pairs
Huh et al. Pseudo-balanced signaling using power transmission lines for parallel I/O links
Zhang et al. Application of a new power distribution scheme for complex printed circuit boards for high-speed signaling
KR100448717B1 (ko) 메모리 시스템
CN1424759A (zh) 电子器件
US10999920B1 (en) Apparatus, system, and method for mitigating crosstalk in ball grid array devices

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned

Effective date of abandoning: 20071107

C20 Patent right or utility model deemed to be abandoned or is abandoned