CN101048873A - 用于具有经设计的拐角的三栅极晶体管的通用*** - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 35
- 238000007514 turning Methods 0.000 claims description 34
- 238000013461 design Methods 0.000 claims description 19
- 230000008569 process Effects 0.000 claims description 19
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 238000000137 annealing Methods 0.000 claims description 8
- 238000000926 separation method Methods 0.000 claims description 5
- 238000002425 crystallisation Methods 0.000 claims description 4
- 230000008025 crystallization Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 28
- 229910052710 silicon Inorganic materials 0.000 description 28
- 239000010703 silicon Substances 0.000 description 28
- 238000005516 engineering process Methods 0.000 description 21
- 230000015572 biosynthetic process Effects 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 238000012545 processing Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 241000221535 Pucciniales Species 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000013590 bulk material Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 230000035899 viability Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
本发明提供一种用于使用标准半导体衬底(302)来制成三栅极晶体管区段(300)的***。所述衬底具有由沟道区(306)分隔开的多个隔离区(304)。在隔离区的顶上形成可去除的模子结构(308)，以在沟道区上方界定在其中形成沟道本体结构(316)的区域。然后去除模子结构(308)。沟道本体结构(316)具有弄钝的拐角或边缘(318)。
Description
技术领域
本发明大体而言涉及半导体装置领域；且更具体而言，涉及用于生产三栅极晶体管的设备和方法。
背景技术
不断地增强集成电路性能这一需求已尤其使半导体装置几何形状明显减小，并使人们不断地努力来使任何半导体装置中的每一结构的性能最佳。在半导体装置的制造工艺、材料成份、及有源电路层的布局方面的大量改进和创新已促成了密度极高的电路的设计。密度日益增大的电路设计不仅改良了许多性能特征，而且也增加了半导体材料属性及特性的重要性及人们对其的关注。
集成电路封装密度的增加向半导体制造工艺提出了许多挑战。几乎每一装置都必须在不降低集成电路工作性能的情况下变得更小。必须在不出现任何功能降级的情况下保持高的封装密度、低发热量、低功耗、及良好的可靠性。集成电路封装密度的增加通常伴随着形体尺寸的减小。
随着集成电路变得密度越来越大，用于互连各晶体管的金属结构、触点间的沟道、及集成电路中其他装置形体的尺寸大大减小—此会显著地改变这些形体的物理和电气特性。例如，考虑CMOS晶体管栅极长度及相应地晶体管源极和漏极结构之间沟道长度的减小。通常，此种减小是因要求提高驱动电流性能—尤其是对于在降低的栅极电压下的运行—而促成的。
栅极结构的长度通常是平面晶体管中的最小尺寸。很遗憾，大部分传统制造工艺(例如微影术)在其可靠地生产极小尺寸晶体管形体的能力方面很有限。除制造工艺的限制外，性能限制也是大大减小平面晶体管栅极长度的一个障碍。通常，栅极长度减小可造成会降低晶体管性能的短沟道效应。
在具有长的沟道长度的CMOS装置中，栅极电压及所产生的电场主要地控制栅极下面的电荷的耗尽。然而，在短沟道装置中，沟道区也受源极和漏极电压的影响—从而因VT滑离、亚阈值斜率降低而导致断开状态电流升高，且输出电流降低。此外，因为较低的栅极电压会使缩短的沟道耗尽，因而对于自源极至漏极的电子注入的势垒降低—这是一种普遍称为漏极所致势垒降低(DIBL)的现象。
针对这些因素及考虑，一些人已经开始设计并生产多栅极晶体管—非平面的晶体管。理论上而言，这些设计通过围绕沟道的两个和更多个侧面布置栅极结构来提供对短沟道结构的更大控制。通常这些设计采用三栅极晶体管的形式—在这些晶体管中，沿沟道结构的三个侧面以3维形式形成栅极结构。在许多传统三栅极工艺中，提供一SOI晶圆。SOI晶圆包括衬底，衬底上覆有氧化物绝缘体以及位于氧化物上的薄的硅层。通常将上部硅层的一部分蚀刻掉，留下经隔离的硅区块而变成沟道结构。然后在硅区块周围沉积或形成栅极。然后对区块的端部进行掺杂，以形成源极和漏极区。
尽管这些方法能生产相对于平面晶体管设计具有改良性能的多栅极装置，然而许多生产、性能以及可靠性问题仍然阻碍其在大批量半导体制造中的商业可行性。SOI晶圆往往比普通的硅衬底昂贵得多。在形成沟道结构过程中所涉及的蚀刻工艺会显著增加制造工艺的开销。此外，暴露于蚀刻工艺的沟道表面可受到损坏，从而在装置的整个使用寿命期间降低其结构和电气完整性。即使蚀刻工艺成功地形成沟道结构，所产生的沟道结构的物理形式也可固有地引起许多问题。
在大部分情况下，用于形成三栅极晶体管的蚀刻及沉积工艺将形成具有正方形、直角边缘的沟道区块—尤其是沿区块的上表面(即，离衬底主体最远的表面)。随后，在所述区块上形成的任何栅极结构也将具有正方形、直角边缘—尤其是沿与沟道区块直接接触的表面(即，栅极/沟道界面)。半导体结构中的尖角会在这些结构中引入结构不连续性及不稳定性(例如，晶格结构不稳定性)。此外，这些结构在边缘处固有地比沿所述表面厚，从而导致性能特性或参数(例如，VT)不相同。
人们已做出一些使三栅极沟道区块的顶部边缘变圆的尝试。这些尝试大多依靠退火或以其他方式增强沟道区块的原子重排，直到表面张力开始使边缘变圆为止。很遗憾，这些方法大都无法选择性地只使沟道区块顶部边缘变圆。结果，沿沟道区块的底部边缘(即，沟道区块与衬底之间的界面)也发生变圆，并形成类似准圆柱形沟槽的沟道结构。此会造成许多性能问题，并使后续加工步骤复杂化。
因此，需要一种以在商业上可行的制造技术来生产多栅极晶体管结构的***，该种制造技术提供对某些结构形体(例如沟道边缘)的选择性设计、同时以一种容易、高效且具有成本效益的方式使装置性能和可靠性最佳。
发明内容
本发明提供一种通用***，其包括许多种用于生产具有经选择性设计的拐角和边缘的多栅极晶体管结构的设备及方法。根据本发明的结构会消除通常与传统方法相关联的某些性能及可靠性问题。在了解到与基于SOI的方法相关联的成本增加的情况下，易于以商业上可行的制造技术构建本发明的***或本发明的***适用于各种商业上可行的制造技术。本发明的***从而克服了在传统方法中所固有的许多困难，同时以一种容易、高效及具有成本效益的方式使装置性能和可靠性最佳。
本发明认识到，在某些半导体装置结构的形成及加工期间，可能需要修整单个结构的目标部分且不改变该结构的其余部分。对用于形成多栅极晶体管的硅本体结构而言尤其如此。出于许多结构、性能以及可靠性方面的原因，可能需要弄钝或以其他方式去除沿硅本体结构顶部部分(即，与硅主体相对的结构部分)的方角或边缘。然而，这一方法应大大减小或消除沿硅本体结构底部部分的拐角或边缘的任何变钝或变圆。
本发明的***在硅本体结构的周边周围提供一保护性模子。该模子为硅本体结构的上表面区域提供操作通道，同时保护并保持该结构的形状以及结构底部部分的完整性。本发明的实施例提供不同的用于使沿硅本体结构上表面区域的拐角或边缘变钝的制造和加工技术。可单独或联合使用这些技术来最佳地提供那些区域。一旦以所需的方式对硅本体结构修整完毕，便可以去除保护性模子，以便进行随后加工。
更具体而言，本发明的实施例提供一种***，该***包括用于使用标准半导体衬底来生产三栅极晶体管区段的各种结构及方法。所述衬底具有多个沿其上表面以末端分离关系形成的隔离区，从而界定沟道区。模子结构布置于隔离区顶上，并在沟道区上界定沟道本体区域。沟道本体结构布置于沟道本体区域内，并经设计以沿其上外露表面的周边提供弄钝的拐角或边缘。然后去除模子结构，并执行随后的加工。
本发明的其他实施例提供一种具有衬底的半导体装置区段(例如，三栅极晶体管区段)，该衬底具有沿其上表面形成的多个隔离区。这些隔离区以末端分离关系形成，从而界定沟道区。沟道本体形成于衬底上表面顶上、沟道区的上方。沟道本体具有侧壁、顶部表面、及沿其顶部表面的周边弄钝的边缘或拐角。
结合各附图参阅下文详细说明，所属技术领域的一般技术人员将更易得知本发明的其它特征及优点。
附图说明
参照附图来说明本发明的实施例，附图中：
图1a-1b显示根据本发明一实施例的半导体装置区段的一些方面；
图2显示根据本发明一实施例的半导体装置区段的其他方面；及
图3a-3c图解说明根据本发明形成半导体装置区段的步骤。
具体实施方式
结合三栅极CMOS晶体管的形成过程的实例来说明本发明。
了解到传统多栅极晶体管形成中所固有的某些结构、性能及可靠性问题，本发明认识到可能需要以选择性的方式修整某些装置结构—尤其是用作沟道的硅本体结构。本发明进一步认识到可能需要弄钝或去除沿硅本体结构顶部部分(即，与硅主体相对的结构部分)的方角或边缘。本发明还认识到，应最大程度地减小或消除沿硅本体结构底部部分的拐角或边缘的任何变钝或变圆。
据此，本发明的***在最初加工硅本体结构时在该结构的周边周围提供一种保护性模子。所述模子为硅本体结构的上表面区提供操作通道，同时保护并保持结构形状及硅本体的底部部分的完整性。本发明的实施例提供使沿硅本体结构上表面区的拐角或边缘变钝的制造和加工技术。这些技术可单独或结合使用以在那些区域中描绘出最佳轮廓。一旦硅本体结构按所需方式修整完毕，便可去除所述保护性模子，以进行随后的装置加工。
现在将首先参考图1a所绘示的半导体装置区段100来更详细地说明本发明的某些方面。区段100提供在根据本发明形成三栅极晶体管期间三栅极晶体管的剖面部分的图解。区段100包括标准主体衬底102(例如，硅晶圆)。衬底102包括沿其上表面以末端分离关系布置的多个隔离区104。区104形成沟道区106的边界，或以其他形式界定沟道区106。区104可包括任何适宜的沟道隔离材料，例如隔离氧化物(如SiO2)，且可通过任何适宜的制造工艺(例如植入法、微影术)沿衬底102形成或沉积而成。在衬底表面顶上的由区104限界的区域(即，区域106顶上的区域)中，形成沟道本体108。本体108包含任何与区域106中的材料相匹配或兼容的适宜的材料。例如，本体108可包含外延硅。本体108形成足够的高度，以确保其侧壁110为根据本发明进行的加工提供充分的支撑以及最终充分地支撑和接触三栅极结构的垂直部分。
侧壁110与衬底102的上表面(即，区104的上表面)基本上构成直角112(θ)。本体108沿其顶部拐角或边缘114变钝，以使那些拐角或边缘不是方形的直角。在本发明的某些实施例中，可通过弄圆来将拐角或边缘弄钝，如拐角116所示。在本发明的其他实施例中，可通过一个或多个渐变层次或小平面来将拐角或边缘弄钝，如拐角118所示。每一拐角或边缘114弄钝的程度可在非常微小至非常大之间变化，这取决于所使用的材料及工艺、或取决于所需的结构或性能属性。例如，图1b图解说明类似区段100的半导体装置区段120的一个实施例，该半导体装置区段120的沟道本体124的顶部拐角122的弄钝程度非常大。对于区段120，拐角122被弄圆，使得本体124的整个顶部部分126在各侧壁之间为圆角。
无论所使用的弄钝程度如何，沉积或形成于沟道本体顶上的后续层或结构均会通过与其介接而具备更大的结构稳定性。此外，本发明的弄钝方法消除了因后续层或结构在沟道本体顶部拐角或边缘周围的厚度不均匀而导致的性能波动或异常。现在参考图2所示的半导体装置区段200对此进行图解说明。区段200提供对在根据本发明形成三栅极晶体管期间三栅极晶体管的剖面部分的进一步图解说明。区段200包括标准主体衬底202(例如，硅晶圆)，在该标准体衬底顶上已根据本发明形成沟道本体204。衬底202包括隔离区206，隔离区206沿衬底上表面布置并形成沟道区208的边界。
晶体管层或结构210(例如，栅极电介质)形成或沉积于本体204顶上。根据其成份、或用于形成其的工艺而定，结构210遵循或非常近似于本体204的顶部拐角212的轮廓。因此，结构210跨本体204在横向上、甚至在拐角212周围具有基本均匀的厚度。这会消除假如结构210具有方形、直角拐角214时原本可能会出现的性能问题，例如VT变化。也避免了假如结构210具有直角拐角214时原本可能会出现的结构不连续性及不稳定性。
现在参考图3a-3c来图解说明根据本发明的晶体管的形成的其他方面，图3a-3c绘示根据本发明的半导体装置区段300的形成。区段300是三栅极晶体管的剖面部分。区段300包括标准主体衬底302(例如，硅晶圆)。衬底302包括多个沿其上表面布置的隔离区304。区304形成沟道区306的边界并界定沟道区306。区304包括任何适宜的沟道隔离材料，例如隔离氧化物(如SiO2)，且可通过任何适宜的制造工艺(例如，植入法、光刻法)沿衬底302形成或沉积而成。
在衬底表面顶上、区域304上方形成或布置保护性模子结构308，区304在将形成或沉积沟道本体的区域310周围界定或以其他方式提供垂直边界。沟道本体区域310可包括在连续或单体结构308中形成的开口或开孔，或者可包括通过互连分段结构308的各部分而形成的封闭壳。结构308可包括任何能提供足够坚固以承受根据本发明进行的加工、但在加工完毕后可易于去除的结构的适宜材料，例如氮化物(如Si3N4)。然而，去除结构308不应对任何其他周围结构(例如，隔离区304)造成不良影响。可使用许多可用的制造工艺来形成结构308。例如，可通过以下方式形成结构308：在衬底302的表面上沉积氮化物层，将氮化物层图案化以适当界定沟道本体区域310，并蚀刻(例如，干蚀刻、等离子体蚀刻)掉氮化物层的一部分或多部分，以使区域310开口或以其他方式暴露出区域310。在形成后，结构308为区域310提供侧壁312。侧壁312与衬底302在区304周边处的上表面基本上构成直角314(α)。
一旦结构308处于适当位置，便在由结构308所限界的区域中形成或以其他方式布置沟道本体316。在结构308就位的同时，根据本发明对本体316的顶部边缘或拐角318进行设计以提供变钝处理。结构308以适宜的形状和成分形成，以牢固地支持本体316的形成及对拐角318的设计。一旦本体316及拐角318构造完毕，便可通过任何适宜工艺(例如，选择性蚀刻)将模子结构308去除，如图3c所示。本体316仍完好无损，具有变钝的拐角318及垂直侧壁320。侧壁320与衬底302的上表面基本上构成直角322(θ)(即，区域304的上表面)。
根据所使用的工艺及材料而定，本体316的形成以及对拐角318的设计可同时进行或为依序性质。在某些实施例中，例如，可使用外延硅形成来形成本体316。在外延工艺过程中，可选择性地形成某些结晶取向，以产生带小平面的拐角318。
在其他实施例中，对拐角318的设计可在形成本体316之后进行。在某些实施例中，例如，外延硅可形成为完全填充结构308内的区域，留下基本为方形的拐角318。然后使区段300暴露于适宜的退火工艺中，该退火工艺会形成高的表面扩散率以促进原子沿本体316的上表面重新分布进入其最低能量状态，从而使拐角318重新造型并变圆。一个适宜的退火工艺的实例是H2退火，其在范围为～700℃-1000℃的温度下执行约1分钟。
在其他实施例中，区段300也可替代地暴露于适宜的CMP工艺，该CMP工艺使用一种结晶选择性化学品在拐角318处暴露出所需的平面或小平面。在再一些实施例中，区段300也可替代地暴露于适宜的蚀刻工艺(干蚀刻或湿蚀刻)，该蚀刻工艺使用一种结晶选择性化学品以在拐角318处暴露出所需平面或小平面。本文也包括其他拐角设计工艺、及设计工艺的变化或组合形式。例如，在带小平面的拐角318的选择性外延形成之后可相继进行H2退火工艺以使那些拐角变圆。
因此，借助本发明，提供坚固但易于去除的模子结构，以利于形成和设计用于多栅极晶体管的沟道本体。一旦本发明的***成功地形成最佳的沟道本体，便可恢复进行标准的加工，以形成后续层或结构(例如，栅极电介质、栅极电极)。尽管参考某些几何形状和材料来陈述和说明，但是应易于看出，本发明可容易地实施于各种各样的装置制造工艺中。例如，本发明可应用于使用除硅以外的衬底或本体材料(例如，SixGe1-x、Ge、GaAs)的工艺。本发明的原理和技术可重复性地或同时性地应用于单独的情形中。本发明的原理和技术还可用来在晶体管中设计其他结构。
提供上文说明是为了便于解说实例性实施例。其并非旨在穷尽本发明或将本发明限定为所揭示的确切形式。如在通篇中所述，可在不脱离本发明范围的情况下根据上述教示内容作出许多修改及变化。
Claims (9)
1、一种半导体装置区段，其包括：
衬底，其具有上表面；
多个隔离区，其沿所述衬底的上表面以末端分离关系形成，从而界定沟道区；及
沟道本体，其形成于所述衬底的上表面顶上、所述沟道区上方，所述沟道本体具有侧壁、顶部表面以及沿其顶部表面的周边的弄钝的边缘或拐角。
2、如权利要求1所述的区段，其中所述半导体装置区段包括三栅极晶体管区段。
3、一种制成三栅极晶体管区段的方法，所述方法包括如下步骤：
提供具有上表面的衬底；
沿所述衬底的所述上表面以末端分离关系形成多个隔离区，从而界定沟道区；
提供模子结构，所述模子结构布置在所述隔离区的顶上并在所述沟道区上方界定沟道本体区域；
将具有上外露表面的沟道本体结构布置于所述沟道本体区域内；
设计所述沟道本体结构，以沿所述沟道本体结构的上外露表面的周边提供弄钝的拐角或边缘；及
去除所述模子结构。
4、如权利要求3所述的方法，其中所述提供模子结构的步骤进一步包括提供包含Si3N4的模子结构。
5、如权利要求3所述的方法，其中所述提供模子结构的步骤进一步包括提供单体模子结构，所述单体模子结构中形成有开孔以界定所述沟道本体区域。
6、如权利要求3所述的方法，其中所述设计所述沟道本体结构的步骤进一步包括使用结晶选择性外延工艺来提供带小平面的拐角或边缘。
7、如权利要求3所述的方法，其中所述设计所述沟道本体结构的步骤进一步包括使用结晶选择性化学品在所述沟道本体结构的上外露表面上执行化学机械抛光或蚀刻，以提供带小平面的拐角或边缘。
8、如权利要求3所述的方法，其中所述设计所述沟道本体结构的步骤进一步包括在所述沟道本体结构的上外露表面上执行H2退火，以提供圆形拐角或边缘。
9、如权利要求8所述的方法，其中所述H2退火是在～700℃-1000℃范围内实施大约1分钟。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/930,273 | 2004-08-31 | ||
| US10/930,273 US6969644B1 (en) | 2004-08-31 | 2004-08-31 | Versatile system for triple-gated transistors with engineered corners |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101048873A true CN101048873A (zh) | 2007-10-03 |
Family
ID=35405123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2005800365353A Pending CN101048873A (zh) | 2004-08-31 | 2005-08-31 | 用于具有经设计的拐角的三栅极晶体管的通用*** |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6969644B1 (zh) |
| CN (1) | CN101048873A (zh) |
| WO (1) | WO2006026701A2 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103915495A (zh) * | 2012-12-12 | 2014-07-09 | 台湾积体电路制造股份有限公司 | 小平面式鳍式场效应晶体管 |
| CN105265021A (zh) * | 2013-06-07 | 2016-01-20 | 德州仪器公司 | 偏斜率受控驱动器电路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7262099B2 (en) * | 2004-08-23 | 2007-08-28 | Micron Technology, Inc. | Methods of forming field effect transistors |
| JP4490927B2 (ja) * | 2006-01-24 | 2010-06-30 | 株式会社東芝 | 半導体装置 |
| GB2529953B (en) * | 2013-06-28 | 2020-04-01 | Intel Corp | Nanostructures and nanofeatures with Si (111) planes on Si (100) wafers for III-N epitaxy |
| KR20200136688A (ko) * | 2019-05-28 | 2020-12-08 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243203A (en) * | 1991-11-04 | 1993-09-07 | Motorola, Inc. | Compact transistor pair layout and method thereof |
| US5899719A (en) * | 1997-02-14 | 1999-05-04 | United Semiconductor Corporation | Sub-micron MOSFET |
| JP3125726B2 (ja) * | 1997-08-26 | 2001-01-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100398041B1 (ko) * | 2000-06-30 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체 소자의 에피 채널 형성 방법 |
| US6593618B2 (en) * | 2000-11-28 | 2003-07-15 | Kabushiki Kaisha Toshiba | MIS semiconductor device having an elevated source/drain structure |
| JP2003249649A (ja) * | 2002-02-26 | 2003-09-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
| US6709982B1 (en) * | 2002-11-26 | 2004-03-23 | Advanced Micro Devices, Inc. | Double spacer FinFET formation |
| US6844238B2 (en) * | 2003-03-26 | 2005-01-18 | Taiwan Semiconductor Manufacturing Co., Ltd | Multiple-gate transistors with improved gate control |
| US6927106B2 (en) * | 2003-10-29 | 2005-08-09 | Texas Instruments Incorporated | Methods for fabricating a triple-gate MOSFET transistor |
| US6946377B2 (en) * | 2003-10-29 | 2005-09-20 | Texas Instruments Incorporated | Multiple-gate MOSFET device with lithography independent silicon body thickness and methods for fabricating the same |
| KR100507703B1 (ko) * | 2003-12-29 | 2005-08-09 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
-
2004
- 2004-08-31 US US10/930,273 patent/US6969644B1/en active Active
-
2005
- 2005-08-31 CN CNA2005800365353A patent/CN101048873A/zh active Pending
- 2005-08-31 WO PCT/US2005/031096 patent/WO2006026701A2/en active Application Filing
- 2005-09-07 US US11/221,103 patent/US7119386B2/en active Active
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| CN103915495A (zh) * | 2012-12-12 | 2014-07-09 | 台湾积体电路制造股份有限公司 | 小平面式鳍式场效应晶体管 |
| US9362406B2 (en) | 2012-12-12 | 2016-06-07 | Taiwan Semiconductor Manufacturing Company Limited | Faceted finFET |
| CN105265021A (zh) * | 2013-06-07 | 2016-01-20 | 德州仪器公司 | 偏斜率受控驱动器电路 |
| CN105265021B (zh) * | 2013-06-07 | 2017-08-04 | 德州仪器公司 | 偏斜率受控驱动器电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2006026701A2 (en) | 2006-03-09 |
| US7119386B2 (en) | 2006-10-10 |
| US20060043524A1 (en) | 2006-03-02 |
| WO2006026701A3 (en) | 2007-04-19 |
| US6969644B1 (en) | 2005-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |