CN101038383A - 一种降低配线信号延迟的液晶显示装置及其制造方法 - Google Patents
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Abstract
本发明公开了一种降低配线信号延迟的液晶显示装置及其制造方法，液晶显示装置包括一阵列下基板，根据需要设置有配线，一彩膜上基板，表面形成有共通电极层，其中与所述配线正对的共通电极层部分或全部被移除，形成狭缝。通过去除彩膜上基板上部分或全部和配线相对的共通电极来减小配线和彩膜上基板上共通电极之间的电容，从而减小配线上的RC Delay。
Description
技术领域
本发明涉及一种液晶显示装置及其制造方法，特别是涉及一种降低配线信号延迟的液晶显示装置及其制造方法。
背景技术
液晶显示器(LCD)是目前被广泛使用的一种平面显示器，跟其他显示方式相比，具有低功耗、外型薄、重量轻、无辐射等优点。一般而言，LCD包括有阵列下基板、彩膜(CF)上基板及填充在上下基板之间的液晶层；阵列下基板上的显示区域包含多个子像素区域，每个子像素区域一般为两条栅极线(gate line，又称扫描线)与两条数据线(data line)交叉所形成的矩形或者其他形状区域，其内设置有薄膜晶体管(TFT)以及像素电极，薄膜晶体管充当开关元件；CF上基板上的共通电极与阵列下基板上的像素电极之间的电场强度调制着液晶分子的偏转方向。
随着液晶显示面板尺寸的增加及分辨率的提高，LCD的配线，包括数据线、栅极线、修复线等的RC Delay也会随之增大。RC Delay中的R指配线上电阻、C指该层配线和阵列下基板其它导电层间的电容以及该层配线与彩膜上基板上的共通电极之间形成的电容。而过大的RC Delay会影响液晶显示器的亮度、对比度等，从而降低显示品质。如在栅极线打开TFT开关以及数据线对像素充电的过程中，栅极线上的RC delay会影响TFT的开关特性，数据线上的RC Delay则会影响加在液晶层上的信号电压，从而影响显示特性。
目前通常采用如下几种方法来降低配线RC Delay：
第一种方法是采用低电阻率的配线材料。如用低电阻率的铝或者铝合金代替铬。日本专利JP2000275679公开了一种双层膜的配线结构，这种双层膜由下层的铝-钕合金和上层的高熔点金属组成，该专利还公开了一种用湿法蚀刻双层膜以形成阵列下基板的数据线的方法。在中国申请专利CN200380103627.X中，公开了一种使用更低电阻率的铜合金作为配线材料的方法。虽然采用铜或者铜合金作为配线材料能够降低配线电阻R，从而降低配线上的信号延迟，但是目前还不能进行量产，实用性较差。
第二种方法是增加配线的宽度及厚度以降低配线的电阻，从而降低配线的信号延迟，但是增加配线宽度会使阵列下基板的开口率降低，同时和其它层之间的电容也会增大，对降低RC Delay的效果有限；另外，增加配线厚度还会增加靶材的使用量，影响产率(throughput)，还会增加产品点缺陷、线缺陷的发生率。
第三种方法是减少配线层和阵列下基板其它导电层之间的交叠面积。采用自对准工艺(Self-Alignment Process)能够降低阵列下基板上各层配线之间的电容，从而减小配线的RC delay。但是考虑到目前的工艺能力，这种方法降低配线RC Delay的能力也有限。
发明内容
本发明解决的技术问题是要提供一种减少配线和彩膜基板共通电极之间的电容、从而降低配线信号延迟的液晶显示装置及其制造方法。
本发明提供一种降低配线信号延迟的液晶显示装置，包括一阵列下基板，根据需要设置有配线；一彩膜上基板，表面形成有共通电极层；其中与所述配线正对的共通电极层部分或全部被移除，形成狭缝。
上述配线可以为数据线、栅极线或修复线；所述栅极线和数据线交叉形成像素显示区域，显示区域内设置有像素电极。
本发明还提供一种降低配线信号延迟的液晶显示装置的制造方法，包括如下步骤：提供一阵列下基板，根据需要设置配线；提供一彩膜上基板，表面上形成共通电极，去除部分或全部与配线交叉相对的共通电极层，形成狭缝；将上述阵列下基板和彩膜上基板贴合在一起。
基于上述构思，本发明的降低配线信号延迟的液晶显示装置，通过去除彩膜基板上部分或全部和配线相对的共通电极来减小配线和CF基板上共通电极之间的电容，从而减小配线上的RC Delay。配线和CF基板上共通电极之间的电容值近似等于两个平行电极之间的电容值：
C＝εS/d
其中C是两个平行电极之间的电容值，ε是平行电极之间电介质的介电常数，S是两个平行电极的正对面积，d是两个平行电极之间的距离。从上面的公式可以看出，去除CF基板上部分或全部和配线相对的共通电极时S减小，ε、d保持不变，因此C减小，同时配线上的电阻保持不变，所以配线上的RC Delay减少。
为了更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，不构成对本发明的限制。
附图说明
图1是本发明的液晶显示装置的上视图；
图2是本发明的像素结构的平面示意图；
图3是图2中沿A-A’的剖面示意图；
图4是图2中沿B-B’的剖面示意图。
图中标记说明：
1.阵列下基板
10.显示区域(AA区域) 11.栅极线 12.数据线
13.像素电极 14.修复线 15.IC压接端子
16.IC压接端子 17.Gate Fanout 18.Date Fanout
2.彩膜上基板 20.共通电极 21.狭缝
具体实施方式
下面结合附图及典型实施例对本发明作进一步说明。
图1是本发明的液晶显示装置的上视图；图2是本发明的像素结构的平面示意图；图3是图2中沿A-A’的剖面示意图；图4是图2中沿B-B’的剖面示意图。
参照图1、图2、图3和图4，一种降低配线信号延迟的液晶显示装置，包括一阵列下基板1，根据需要设置有配线，如栅极线11、数据线12、修复线14等辅助线；一彩膜上基板2，表面形成有共通电极层20；上下基板1和2之间填充有液晶层(图中未绘示)；其中与上述配线正对的共通电极层20部分或全部被移除，形成狭缝21。
所述的栅极线11和数据线12交叉形成像素显示区域10，显示区域10内设置有像素电极13。修复线14环绕设置在显示区域10周边。显示区域外栅极线11、数据线12分别与IC压接端子15、16相连接，与连接的配线区域Gate Fanout17和Date Fanout18相对的共通电极20部分或是全部被移除，形成狭缝21。上述像素电极13或者共通电极20由ITO(铟锡氧化物)或IZO(铟锌氧化物)构成。
一种降低配线信号延迟的液晶显示装置的制造方法，包括如下步骤：提供一阵列下基板1，根据需要设置配线，如栅极线11、数据线12、修复线14等；提供一彩膜上基板2，表面上形成共通电极20；去除部分或全部与配线交叉相对的共通电极层20，如通过光刻法去除共通电极层20，形成狭缝21；在上下基板1和2之间填充液晶层(图中未绘示)，然后将阵列下基板1和彩膜上基板2贴合在一起，形成配线信号延迟较低的液晶显示装置。
本发明实施例通过去除彩膜上基板2上部分或全部和栅极线11或数据线12相对的共通电极20来减小栅极线11或数据线12和彩膜上基板2上共通电极之间的电容，从而减小栅极线11或数据线12上的RC Delay。去除彩膜上基板上部分或全部和栅极线11或数据线12相对的共通电极20时，栅极线11或数据线12和共通电极20之间的相对面积S减小，介电常数ε、栅极线11或数据线12和共通电极20之间的距离d保持不变，因此C减小，同时栅极线11或数据线12上的电阻保持不变，因而栅极线11或数据线12的RC Delay减小。
对于有修复线14设计的液晶显示装置，如果修复线13从显示区域10周边走线，通常会存在修复线14信号延迟过大的问题，影响修复效果。修复线14的电容主要是修复线14和彩膜上基板2上的透明共通电极20之间的电容，通过在彩膜上基板2上形成透明共通电极20后，将部分或者全部对应于修复线14的透明共通电极20去除，可以降低修复线14与彩膜上基板2之间的电容。从而降低修复线14的RC Delay。
同理，去除与Fanout区17和18相对的透明共通电极14可以降低配线上的RC Delay。
为了更好的说明本发明效果，下面以Cs On Com型1440×900分辨率的19英寸宽屏AA区单根栅极线的RC Delay为例进行计算。
现有结构的液晶显示装置中，一个子像素上栅极线的电阻为1Ω作用，一个子像素栅极线和数据线之间的电容值为0.05pF左右，一个子像素栅极线和像素电极之间的电容值为0，一个子像素栅极线和彩膜基板上透明共通电极之间的电容值为0.02pF左右。采用本发明结构的液晶显示装置，即去除彩膜上基板上全部和栅极线相对的透明共通电极，一个子像素上栅极线的电阻为1Ω作用，一个子像素栅极线和数据线之间的电容值为0.05pF左右，一个子像素栅极线和像素电极之间的电容值为0，一个子像素栅极线和彩膜上基板上透明共通电极之间的电容值为0。
下表给出单根栅极线的RC Delay。
计算依据：
| 栅极层膜厚 | 0.3 | μm |
| 栅极线线幅 | 20 | μm |
| 栅极层金属电阻率 | 6 | μΩ*cm |
| 栅极绝缘层厚度 | 0.3 | μm |
| 栅极绝缘层相对介电常数 | 7 | - |
| 钝化层厚度 | 0.15 | μm |
| 钝化层相对介电常数 | 7 | - |
| 液晶盒厚 | 4 | μm |
| 液晶相对介电常数 | 8 | - |
计算结果：
| R(KΩ) | C(pF) | Delay time(μS) | |
| 现有液晶显示装置 | 5.6 | 260 | 1.456 |
| 本发明液晶显示装置 | 5.6 | 180 | 1.008 |
从上表可以看出，去除彩膜上基板上和栅极线相对应位置的共通电极时，可以减少约30％的延迟时间，明显降低了栅极线上的RC delay，随着液晶显示面板尺寸的增大，降低RC Delay的效果会更加明显。
Claims (10)
1.一种降低配线信号延迟的液晶显示装置，包括
一阵列下基板，根据需要设置有配线；
一彩膜上基板，表面形成有共通电极层；
其特征在于与所述配线正对的共通电极层部分或全部被移除，形成狭缝。
2.根据权利要求1所述的液晶显示装置，其特征在于所述的配线为数据线、栅极线或修复线；所述的栅极线和数据线交叉形成像素显示区域，显示区域内设置有像素电极。
3.根据权利要求2所述的液晶显示装置，其特征在于所述的修复线环绕设置在显示区域周边。
4.根据权利要求2所述的液晶显示装置，其特征在于所述的栅极线或数据线在显示区域外与IC压接端子相连接，与上述连接的配线区域相对的共通电极层部分或全部被移除，形成狭缝。
5.根据权利要求1或2所述的液晶显示装置，其特征在于所述的共通电极、像素电极由ITO或IZO构成。
6.一种降低配线信号延迟的液晶显示装置的制造方法，包括如下步骤：
提供一阵列下基板，根据需要设置配线；
提供一彩膜上基板，表面上形成共通电极，去除部分或全部与配线正对的共通电极层，形成狭缝；
将上述阵列下基板和彩膜上基板贴合在一起。
7.根据权利要求6所述的制造方法，其特征在于所述的配线为数据线、栅极线或修复线；所述的栅极线和数据线交叉形成像素显示区域，显示区域内设置有像素电极。
8.根据权利要求7所述的制造方法，其特征在于所述的修复线环绕设置在显示区域周边。
9.根据权利要求7所述的制造方法，其特征在于所述的栅极线或数据线在显示区域外与IC压接端子相连接，与上述连接的配线区域相对的共通电极层部分或全部被移除，形成狭缝。
10.根据权利要求6所述的液晶显示装置，其特征在于通过光刻法去除部分或全部与配线正对的共通电极层。
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