CN101032082B - 编码和解码数据的方法和设备 - Google Patents

Abstract

本发明提出一种结构化的奇偶校验矩阵H，其中H是基础矩阵H_b的扩展，并且其中的H_b2包括第一部分和第二部分，该第一部分包含具有大于2的奇权重的列h_b，而第二部分H＇_b2包含对行i、列j的各矩阵元素，当i＝j时，该矩阵元素等于1，当i＝j+1时，该矩阵元素等于1，在其他情况下，该矩阵元素等于0。基础矩阵H_b的扩展对该第二部分H＇_b2每列中的1使用同样的子矩阵，并且该扩展对h_b中偶数个1使用成对的子矩阵。

Description

编码和解码数据的方法和设备

技术领域

本发明总的涉及编码和解码数据，具体说，涉及一种利用低密度奇偶校验(LDPC)码来编码和解码数据的方法和设备。

背景技术

正如美国专利申请序列号10/839995(该申请结合于此供参考)所公开的，低密度奇偶校验(LDPC)码是由奇偶校验矩阵H规定的线性区块码(linear block code)。一般而言，LDPC码是在伽罗华域GF(q)上定义的，q≥2。如果q＝2，该码就是二进制码。所有的线性区块码可以被描述成k位信息向量s_1×k与编码生成矩阵G_k×n的乘积，用以产生n-位码字(codeword)x_1×n，其中编码率(code rate)为r＝k/n。该码字x通过噪声信道来传输，并且所接收的信号向量y传递给解码器以估算该信息向量s_1×k。

给定一个n维空间，G的各行扩张成k维码字子空间C，并且奇偶校验矩阵H_m×n的各行扩张成m维对偶空间C^⊥，其中m＝n-k。由于x＝sG并且GH^T＝0，因此对于子空间C中的所***字，可得到xH^T＝0，其中“T”(或“T”)表示矩阵的转置。在LDPC码的讨论中，这通常写成

Hx^T＝0^T，                (1)

其中0是全零行向量，并且码字x＝[s p]＝[s₀，s₁，…，s_k-1，p₀，p₁，…，p_m-1]，其中p₀，…，p_m-1是奇偶校验位；而s₀，…，s_k-1是***位(systematic bit)，等于该信息向量中的信息位。

对于LDPC码，H中的非零项的密度很低，即H中的1所占的百分比很小，与使用高密度H相比，具有较好的纠错性能和较简单的解码。奇偶校验矩阵也可以用二分图(bipartite graph)来描述。二分图不仅是码的图解描述，而且也是解码器的模型。在这种二分图中，码字位(H的每列)用左侧的可变节点表示，而每个奇偶校验方程(H的每行)用右侧的校验结点表示。每个可变结点对应于H的列，而每个校验节点对应于H的行，因此“可变结点”和H的“列”是可互指的，“校验结点”和H的“行”也是可互指的。可变结点只与校验结点连接，并且校验结点只与可变结点连接。对于具有n个码字位和m个奇偶位的编码，如果码字位i参与了校验方程j，可变结点v_i通过图中的某个边(edge)连接至校验结点c_j，i＝0，1，…，n-1，j＝0，1，…，m-1。也就是说，如果该奇偶校验矩阵H中的项h_ji是1，则可变结点i连接于校验结点j。镜像方程(1)，如果所有的校验结点具有偶的奇偶性，该可变结点表示有效的码字。

下面示出一个例子，来说明奇偶校验矩阵、奇偶校验方程和二分图之间的关系。令n＝12，1/2码率的代码由下面矩阵定义

其中矩阵的左面部分对应于k(＝6)个信息位s，矩阵右面部分对应于m(＝6)个奇偶位p。通过应用(1)，(2)中的H定义如下的6个校验方程：

$\left\{\begin{array}{c}{x}_0+x_2+x_6+x_7=0\\ x_1+x_4+x_7+x_8=0\\ x_2+x_5+x_6{+x}_8{+x}_9=0\\ x_0+x_3+x_9+x_{10}=0\\ x_1+x_4+x_{10}+x_{11}=0\\ x_3+x_5+x_6+x_{11}=0\end{array}\right..---\left(3\right)$

H也具有对应的如附图1所示的二分图。

如上所述，接收器获得所传输码字x的受污染版本y。为了解码y并确定原始的信息序列s，根据二分图应用诸如置信传播(beliefpropagation)的迭代解码算法。采用码字位的对数似然率(LLR)格式的软信息在可变结点集(bank)和校验结点集之间传递。当所有的校验方程被满足，或者达到最大允许迭代界限时，该迭代停止。

结构化LDPC码的构造是从小的m_b×n_b阶基础矩阵H_b开始，制作H_b的z个副本，并且互连接该z个副本以形成大的m×n矩阵H，其中m＝m_b×z，n＝n_b×z。利用这种矩阵表示，从H_b建立H，其中H_b中的每个1用z×z置换子矩阵替换，H_b中的每个0用z×z全零子矩阵替换。这个过程实际上把H_b的每个边(edge)映射到H中的长度为z的向量边(vector edge)，把H_b的每个可变结点映射到H中的长度为z的向量可变结点，并且把H_b的每个校验结点映射到H中的长度为z的向量校验结点。将小矩阵H_b向量化以建立大矩阵H的好处是：

1.通过利用不同的z值，用单个基础矩阵H_b可以为大小为k＝z×k_b的许多不同的信息序列构造k_b/n_b码率的代码，其中k_b＝n_b-m_b。

2.存储器的需求大大减少。利用结构化LDPC构造，只需存储基础矩阵H_b和对其中1的置换，由于H_b通常比H小得多并且置换可以非常简单，因此只需要很小的存储器。

3.编码和解码能够在一组位上进行而不是在单个的位上进行，例如，一组z个消息能够从存储器取得、置换并在向量可变结点和向量校验结点之间传递。

虽然结构化LDPC构造方法大大地降低了实现的复杂性，但是还不存在这样一种技术，用于构造基础矩阵并对于给定目标H大小指定置换矩阵，用来产生具有良好纠错性能并能够有效编码和解码的LDPC码。因此，需要有一种用于构造结构化的H的方法和设备，以及利用结构化的H矩阵来编码和解码数据的方法和设备。

发明内容

根据一个方面，提供了一种操作发送器的方法，该发送器根据当前符号集s＝(s₀，…，s_k-1)产生奇偶校验位p＝(p₀，…，p_m-1)，该方法包括如下步骤：接收所述当前符号集s＝(s₀，…，s_k-1)；利用奇偶校验矩阵H确定所述奇偶校验位；以及与该当前符号集一起发送该奇偶校验位；其中，奇偶校验矩阵H是具有比奇偶校验矩阵H的大小小的大小的基础矩阵H_b的扩展，其中H_b包括区段H_b1和区段H_b2，其中H_b2包含第一部分和第二部分H′_b2，该第一部分包含具有大于2的奇权重的列h_b，而该第二部分H′_b2包含对行i和列j的各矩阵元素，当i＝j时，该矩阵元素等于1，当i＝j+1时，该矩阵元素等于1，在其他情况下，该矩阵元素等于0；其中所述基础矩阵H_b的扩展对该第二部分H′_b2每列中的1使用同样的子矩阵，并且其中该扩展对h_b中的偶数个1使用成对的子矩阵。

根据另一个方面，提供了一种用于发送的设备，包括用于存储奇偶校验矩阵H的存储装置；利用奇偶校验矩阵H以确定奇偶校验位的微处理器；以及用于发送奇偶校验位的发送器；其中，奇偶校验矩阵H是基础矩阵H_b的扩展，其中H_b包括区段H_b1和区段H_b2，其中H_b2包含第一部分和第二部分H′_b2，该第一部分包括具有大于2的奇权重的列h_b，而该第二部分H′_b2包含对行i、列j的各矩阵元素，当i＝j时，该矩阵元素等于1，当i＝j+1时，该矩阵元素等于1，在其他情况下，该矩阵元素等于0；其中利用两个相同的子矩阵扩展H′_b2的每个列中的1，利用成对的子矩阵扩展h_b中的偶数个1。

根据另一个方面，提供了一种用于接收的设备，包括：用于存储奇偶校验矩阵H的存储装置；用于接收信号向量y＝(y₀…y_n-1)的接收器；以及利用奇偶校验矩阵H来确定当前符号集(s₀，…，s_k-1)的微处理器，其中H是基础矩阵H_b的扩展，并且其中H_b包括区段H_b1和区段H_b2，并且其中H_b2包括第一部分和第二部分，该第一部分包含具有大于2的奇权重的列h_b，而第二部分H′_b2包含对行i、列j的各矩阵元素，当i＝j时，该矩阵元素等于1，当i＝j+1时，该矩阵元素等于1，在其他情况下，该矩阵元素等于0，并且其中，利用两个同样的子矩阵来扩展H′_b2的每列中的1，并且利用成对的子矩阵来扩展h_b中的偶数个1。

附图说明

图1示出(12，6)H矩阵的二分图。

图2示出基础矩阵H_b、模型矩阵H_bm和最终扩展的矩阵H之间的关系。

图3是编码器的方块图。

图4是解码器的方块图。

图5是示出图3的编码器的操作的流程图。

图6是示出图4的解码器的操作的流程图。

具体实施方式

为了解决上述要求，提出一种结构化奇偶校验矩阵H，其中H是基础矩阵H_b的扩展，并且其中H_b包括区段H_b1和区段H_b2，并且其中H_b2包括第一部分和第二部分，该第一部分包含具有大于2的奇权重的列h_b，而第二部分包含对行i和列j的各矩阵元素，当i＝j时，该矩阵元素等于1，当i＝j+1，该矩阵元件等于1，在其他情况下，该矩阵元素等于0。基础矩阵H_b的扩展对该第二部分H′_b2每列中的1使用同样的子矩阵，并且其中该扩展对h_b中偶数个1使用成对的子矩阵。

本发明包括用于操作发送器的方法，该发送器根据当前符号集s＝(s₀，…，s_k-1)产生奇偶校验位p＝(p₀，…，p_m-1)。该方法包括接收当前符号集s＝(s₀，…，s_k-1)的步骤，和利用矩阵H确定奇偶校验位的步骤。该奇偶校验位与该当前符号集一起传输。矩阵H是基础矩阵H_b的扩展，其中H_b包括区段H_b1和区段H_b2，并且其中H_b2包括第一部分和第二部分H′_b2，该第一部分包含具有大于2的奇权重的列h_b，而第二部分H′_b2包含对行i和列j的各矩阵元素，当i＝j时，该矩阵元素等于1，当i＝j+1时，该矩阵元素等于1，在其他情况下，该矩阵元素等于0。基础矩阵H_b的扩展对该第二部分H′_b2每列中的1使用同样的子矩阵，并且其中该扩展对h_b中偶数个1使用成对的子矩阵。

本发明还包括用于操作接收器的方法，该接收器估计当前符号集s＝(s₀，…，s_k-1)。该方法包括接收被接收的信号向量y＝(y₀…y_n-1)的步骤和利用矩阵H估计当前符号集s＝(s₀，…，s_k-1)的步骤。矩阵H是基础矩阵H_b的扩展，并且其中H_b包括区段H_b1和区段H_b2，，其中H_b2包括第一部分和第二部分H′_b2，该第一部分包含具有大于2的奇权重的列h_b，而第二部分H′_b2包含对行i和列j的各矩阵元素，当i＝j时，该矩阵元素等于1，当i＝j+1时，该矩阵元件等于1，在其他情况下该矩阵元素等于0。基础矩阵H_b的扩展对该第二部分H′_b2每列中的1使用同样的子矩阵，并且其中该扩展对h_b中偶数个1使用成对的子矩阵。

本发明还包括一种设备，该设备包括用于存储矩阵H的存储装置，利用矩阵H确定奇偶校验位的微处理器，其中H是基础矩阵H_b的扩展，并且H_b包括区段H_b1和区段H_b2，其中H_b2包括第一部分和第二部分H′_b2，该第一部分包含具有大于2的奇权重的列h_b，而第二部分H′_b2包含对行i和列j的各矩阵元件，当i＝j时，该矩阵元素等于1，当i＝j+1时，该矩阵元素等于1，在其他情况下该矩阵元素等于0。基础矩阵H_b的扩展对该第二部分H′_b2每列中的1使用同样的子矩阵，并且其中该扩展对h_b中偶数个1使用成对的子矩阵。

本发明包括一种设备，该设备包括用于存储矩阵H的存储装置，用于接收信号向量y＝(y₀…y_n-1)的接收器，和利用矩阵H确定当前符号集(s₀，…，s_k-1)的微处理器。矩阵H是基础矩阵H_b的扩展，其中H_b包括区段H_b1和区段H_b2，其中H_b2包括具有大于2的奇权重的列h_b的第一部分。H_b2包含具有对行i和列j的各矩阵元素的第二部分H′_b2，当i＝j时，该矩阵元素等于1，当i＝j+1时，该矩阵元件等于1，在其他情况下，该矩阵元素等于0。两个同样的子矩阵用于扩展H′_b2的每列中的1，并且成对的子矩阵用于扩展h_b中的偶数个1。

现在回到附图，其中同样的附图标记用于指同样的部件。图3是根据本发明第一实施例的编码器300的方框图。如图所示，编码器300包括微处理器301和查找表303。在本发明的第一实施例中，微处理器301包括数字信号处理器(DSP)，例如但不限于MSC8300和DSP56300数字信号处理器。此外，查找表303用作存储矩阵的存储装置，并包括只读存储器；但是本领域的普通技术人员将会认识到，也可以利用其他形式的存储器(例如随机存取存储器、磁存储存储器等)。在第二实施例中，微处理器301和查找表303的功能可以包含在专用集成电路(ASIC)中，或现场可编程的门阵列(FPGA)中。具体说，查找表303可以按对应于电路中存在的或不存在的信号路径的存储器形式来实现。

如上所述，通常，按多个奇偶校验位加上***位来输出编码的数据，其中奇偶校验位和***位一起形成码字x。在本发明的第一实施例中，奇偶校验矩阵H存储在查找表303中，并且由微处理301存取，用于解方程(1)。具体说，微处理器301根据当前符号集s＝(s₀，…，s_k-1)和奇偶校验矩阵H确定用于奇偶校验位p＝(p₀，…，p_m-1)的适当值。然后该奇偶校验位和符号集传递给发送器并传输给接收器。

图4是根据本发明的一个实施例的解码器400的方块图。如图所示，该解码器400包括微处理器401和查找表403。在本发明的第一实施例中，微处理器401包括数字信号处理器(DSP)，例如但不限于MSC8300和DSP56300数字信号处理器。此外，查找表403用作存储矩阵H的存储装置，并包括只读存储器。但是，本领域的普通技术人员将会认识到，也可以利用其他形式的存储器(例如随机存取存储器、磁存储存储器等)。在第二实施例中，微处理器401和查找表403的功能可以包含在专用集成电路(ASIC)中，或现场可编程的门阵列(FPGA)中。具体说，查找表303可以用对应于电路中存在的或不存在的信号路径的存储器形式来实现。

接收的信号向量(经由接收器接收的)y＝(y₀，…，y_n-1)对应于通过噪声信道传输的码字x，其中，如上所述，该编码数据x是码字向量。在本发明的第一实施例中，奇偶校验矩阵H存放在查找表403中，并且通过微处理器401存取以解码y并估计当前符号集s(即当前符号集(s₀，…，s_k-1))。具体说，微处理器401根据接收到的信号向量y＝(y₀，…，y_n-1)和奇偶校验矩阵H来估计当前符号集(s₀，…，s_k-1)。

正如本领域所熟知的，为了解码，解码器400可按许多不同方式在微处理器401中使用奇偶校验矩阵H。一种这样的方式是用H进行向量矩阵乘法以确定可能的误差模式。另一种这样的方法是利用H来构造二分图，其中图中的各边对应于H中的1，并且在该二分图上迭代处理y。

对于结构化LDPC，该z×z子矩阵可以是置换矩阵(permutationmatrix)、置换矩阵的求和或任何类型的二进制矩阵。由于置换矩阵P在每行具有单个的1并在每列中具有单个的1，如果使用置换矩阵，该扩展的矩阵H的权重分布与基础矩阵H_b是一样的。因此，选择H_b的权重分布尽可能接近所希望的最终权重分布。尽管可以利用任何矩阵，但是下面的描述是示例说明H_b的项被置换矩阵替换的情况。如果向量边(vector edge)的置换子矩阵P_z×z在(行，列)项(p(i)，i)具有1，则在该向量边被连接于向量校验结点之前，该向量边中的第i个边被置换到第p(i)个位置。换句话说，这个置换使得相关的向量可变结点内的第i个可变结点被连接到相关的向量校验结点内的第p(i)个校验结点。

构成H的置换可以非常简单而不使性能降低，诸如简单的循环移位和/或位反序(reversal)。例如，可以利用简单的循环向右移位。利用这种约束，每个H矩阵可以用m_b×n_b阶模型矩阵H_bm唯一地表示，其可以通过下述方式得到：

●用-1替换H_b中的每个0，以表示z×z全零矩阵，和

●用循环移位大小p(i，j)替换H_b中的每个h_i，j＝1，其中p(i，j)是非负数。

由于循环向左移位(x mod z)次与循环向右移位((z-x)mod z)次等价，因此仅讨论循环向右移位就足够了，并且为了简便将其称为循环移位。正如前面所讨论的，在H和H_bm之间存在一一对应。因此，如果给定z，则H_bm就是H的简化表示。用符号表示法，模型矩阵用下标“bm”区别于基础矩阵，而扩展的矩阵通过去掉下标“bm”来区别。这三个矩阵之间的关系示于图2。利用这种结构，代码具有类似于大小为m×n阶的随机矩阵H的纠错性能，同时编码和解码根据小得多的H_bm来进行。

例如方程(2)的矩阵可以用作基础矩阵H_b，以建立如下的模型矩阵H_bm：

其中z＝3，通过用3×3的全零子矩阵替换每个-1，并用子矩阵P_i替换每个i，i＝0，1，2，把H_bm转换为(m_b×z)×(n_b×z)矩阵H，其中

$P_0=\left[\begin{array}{ccc}1& 0& 0\\ 0& 1& 0\\ 0& 0& 1\end{array}\right],$ $P_1=\left[\begin{array}{ccc}0& 1& 0\\ 0& 0& 1\\ 1& 0& 0\end{array}\right],$ $P_2=\left[\begin{array}{ccc}0& 0& 1\\ 1& 0& 0\\ 0& 1& 0\end{array}\right].$

注意P₀是单位矩阵，并且P_i的列是P₀的列循环向右移位i次，i＞0。

给定向量q＝[q₀，q₁，q₂]，则有qP₀＝[q₀，q₁，q₂]，qP₁＝[q₂，q₀，q₁]，qP₂＝[q₁，q₂，q₀]。换句话说，qP_i是由向量q循环向右移位而得到的。另一方面，P_iq^T可通过q^T的循环向上移位而得到，或通过q的等价的循环向左移位得到。当利用z×z阶矩阵Q时，适用同样的规则：通过Q的各列的循环向右移动而得到QP_i，通过Q的各行的循环向上移位而得到P_iQ。

基础矩阵H

对于未经向量化的LDPC代码，通过对H的奇偶性部分的修改的阶梯结构，H矩阵产生高效的编码而不损害其性能。一般而言，假定x＝[s p]＝[s₀，s₁，…，s_k-1，p₀，p₁，…，p_m-1]，一个m×n阶H矩阵可分成两个子矩阵，

H＝[H₁ H₂]，            (5)

其中H₂具有修改的阶梯结构，而H₁可以是大小为m×n阶的任何二进制矩阵。这个同样的结构可以用于在结构化LDPC的构造中建立基础矩阵H_b。同样，利用修改的阶梯结构，H_b能够分成两个部分，其中H_b1对应于***位s，H_b2对应于奇偶校验位p：

区段H_b2可以够进一步分成两个区段，其中向量h_b具有奇权重w_h，而H′_b2具有阶梯结构：

区段H_b1能够被随机建立。优选整个矩阵H_b的权重分布尽可能接近所希望的权重分布。

移位大小

为了将基础矩阵H_b转换成m_b×n_b阶模型矩阵H_bm(其扩展成H)，需要对于H_b中的每个1确定循环移位大小p(i，j)。该移位大小(shift size)可以首先对H₂指定。在H₂区段的移位大小被确定之后，可确定H₁部分的移位大小，以实现H的整体良好性能。该基础矩阵的H₁部分和该基础矩阵H₁部分(区段H_bm1)的移位大小能够按多种不同的方式来指定。例如，可以选择并接受用于移位大小的随机值，如果该移位大小不引起显著的性能损害。性能下降可能是由于引进过多的短长度回路或低权重码字引起的。也可以利用在LDPC领域中的其他可用技术。

对于给定的目标H大小，应该指定循环移位大小p(i，j)使得能够高效解码而不牺牲解码性能。为了方便解码，可指定该移位使得对应于h_b中的1的各移位矩阵被加在一起时除了一个之外所有的都被消去，并且H′_b2的所有向量行当被加在一起时都被消去。也就是说，除了一项之外，对h_b成对地指定移位大小，并且对H′_b2每列中的两个1指定同样的移位大小。例如，如果h_b＝[1 0 0 1 0 0 1]^T，则把h_bm＝[3 -1 -1 3-1 -1 4]^T作为模型矩阵中对应的列是可以接受的，因为成对指定了移位大小3。由于每列H′_b2中的所有的非零项(两个1)被指定同样的移位大小，任何移位大小选择等价于0移位大小(即单位子矩阵)加上该向量列内的各位的置换。因此，为了方便，H′_b2的所有移位大小可被指定为0，即当扩展成H时，在H′_b2中的每个1用z×z单位子矩阵替换。

由于存在回路，h_bm的移位大小应当仔细地指定。可以应用规则来避免形成短回路或低权重码字。能够用来避免回路的一种性质是：

如果2c个边形成基础矩阵H_b中的长度为2c的回路，则当且仅当

$\underset{j=0,...,c-1}{\underset{i=2j}{\mathrm{\Σ}}}p\left(i\right)=\underset{j=0,...,c-1}{\underset{i=2j+1}{\mathrm{\Σ}}}p\left(i\right)\mathrm{mod}z,---\left(8\right)$

成立时，相应的2c个向量边形成扩展矩阵H中长度为2c的z个回路。其中z是扩展系数，p(i)是该模型矩阵H_bm中的边i的循环移位大小，并且边0、1、2、…、2c-1(以这种顺序)形成H_b中的回路。

由于H_b2的结构，在h_b和H′_b2之间存在回路。因此，根据上述性质，h_bm中任何两个同样的移位大小将导致在扩展的矩阵H中重复该回路z次。但是如果这两个移位相距很远，则该回路具有很长的长度，并且对迭代解码几乎没有影响。因此，在优选实施例中，当基础矩阵中的h_b具有三个1时，为了使回路长度最大化，被指定同样移位大小的两个1可以位于h_bm的顶部和底部(分开尽可能远)，同时把一个1留在h_b中间使其具有不成对的移位大小。例如，h_bm＝[3 -1 3 -1 -1 -1 4]^T将导致h和H′₂之间的长度为6的z个回路，同时h_bm＝[3 -1 4 -1 -1 -1 3]^T将导致在h和H′₂之间的长度为14的z个回路，其中h和H′₂是从h_b和H′_b2扩展而来。

总之，该H_b2区段映射到该模型矩阵

其中k_b＝n_b-m_b，在h_bm中具有w_h(奇数，w_h＞＝3)个非负项，而为了简明，使H′_bm2中的-1项为空白。所有的p(i，k_b)值除了一个之外在h_bm中出现偶数次，这例外的一个可以映射到任何非零子矩阵。因此，对所有w_h个移位可以给出同样的值(例如0)，因w_h是奇数。对于H′_bm2，p(i，j)＝p(i+1，j)，j＝k_b+1，k_b+2，…，n_b-1，i＝j-k_b-1。在该优选实施例中，假定w_h＝3，一个例子在该H′_bm2区段中具有h_bm＝[0 -1 … -1 p_h -1…-1…0]^T，p_h mod z≠0，并且p(i，j)＝p(i+1，j)＝0，j＝k_b+1，k_b+2，…，n_b-1，i＝j-k_b-1。

虽然上述的讨论集中在使用作为单位矩阵的循环移位的子矩阵，但是，一般而言，可以利用任何其他子矩阵(并且按等价于基楚模型矩阵的形式表示)。为了方便解码，其约束是：

1.在H′_bm2的每列中，两个非零子矩阵是相同的；

2.h_bm的w_h(奇数，w_h＞＝3)个非零子矩阵，除了一个可以是任意非零子矩阵之外，都是成对的(即，一个子矩阵和另一个子矩阵是相同的)。

编码

编码是对给定的信息序列s确定奇偶性序列p的过程。为了编码结构化LDPC码，每个操作对一组中的z个位执行，而不是在单个位上执行。可替换地，不必使用向量操作，并且按等价的标量形式实现下面的等式。为了编码，s划分成k_b＝n_b-m_b组z个位。把这个分组的s记为u，

u＝[u(0) u(1) … u(k_b-1)]              (10)

其中u的每个元素是如下的列向量

u(i)＝[s_iz s_iz+1 … s_(i+1)z-1]^T        (11)

利用模型矩阵H_bm，奇偶校验序列p在一组z中确定。令分组的p用v表示，

v＝[v(0) v(1) … v(m_b-1)]，            (12)

其中v的每个元素是如下的列向量

v(i)＝[p_iz p_iz+1 … p_(i+1)z-1]^T.       (13)

编码在两个步骤中进行，(a)初始化，用于确定v(0)，和(b)递归，根据v(i)确定v(i+1)，0≤i≤m_b-2。

用于v(0)的表示式可以通过对方程(1)的各行求和来推导出，得到

$P_{p(x,k_b)}v\left(0\right)\underset{j=0}{\overset{k_b-1}{\mathrm{\Σ}}}\underset{i=0}{\overset{m_b-1}{\mathrm{\Σ}}}{P}_{p(i,j)}u\left(j\right)---\left(14\right)$

其中x是h_bm的行序号(index)，其中该项是非负的并且被使用奇数次。在优选实施例中，h_bm的顶部项和底部项是成对的，因此1≤x≤m_b-2。通过用

乘以方程(14)的两侧得到v(0)的解。对于这里所考虑的特定情况，其中p(x，k_b)表示循环位移， $P_{p(x,k_b)}^{-1}=P_{z-p(x,k_b)}.$ 换句话说，由下式得到v(0)

$v\left(0\right)=P_{z-p(x,k_b)}\underset{j=0}{\overset{k_b-1}{\mathrm{\Σ}}}\underset{i=0}{\overset{m_b-1}{\mathrm{\Σ}}}{P}_{p(i,j)}u\left(j\right).---\left(15\right)$

一般来说，公式(16)和(17)中表示的递归可通过考虑H′_b2，的结构被推导出

$P_{p(i,k_b+1)}v\left(1\right)=\underset{j=0}{\overset{k_b-1}{\mathrm{\Σ}}}{P}_{p(i,j)}u\left(j\right)+P_{p(i,k_b)}v\left(0\right),i=0,---\left(16\right)$

和

$P_{p(i,k_b+i+1)}v(i+1)=P_{p(i,k_b+i)}v\left(i\right)+\underset{j=0}{\overset{k_b-1}{\mathrm{\Σ}}}{P}_{p(i,j)}u\left(j\right)+P_{p(i,k_b)}v\left(0\right),i=1,...,m_b-2,---\left(17\right)$

其中

       P_-1≡0_z×z.                    (18)

因此，对于0≤i≤m_b-2，不在v(0)中的所有奇偶校验位通过迭代求值公式(16)和(17)确定。

在H′_b2中的各个1的移位大小都为零的优选实施例中，公式(16)和(17)可以简化成公式(19)和(20)，

$v\left(1\right)=\underset{j=0}{\overset{k_b-1}{\mathrm{\Σ}}}{P}_{p(i,j)}u\left(j\right)+P_{p(i,k_b)}v\left(0\right),i=0,---\left(19\right)$

和

$v(i+1)=v\left(i\right)+\underset{j=0}{\overset{k_b-1}{\mathrm{\Σ}}}{P}_{p(i,j)}u\left(j\right)+P_{p(i,k_b)}v\left(0\right),i=1,...,m_b-2.---\left(20\right)$

因此，在一般情况下，对于0≤i≤m_b-2，不在v(0)中的所有奇偶校验位通过迭代求值公式(19)和(20)来确定。

公式(14)、(19)和(20)描述了编码算法。这些公式还可以通过标准数字逻辑体系结构进行直接的说明。首先，由于H_bm的非负元素p(i，j)表示向量的循环位移大小，形为P_p(i，j)u(j)的所有的积可以通过大小为z的桶式移位器(barrel shifter)来实现。零循环移位大小可以不必是桶式移位。由于实现所有可能循环移位的桶式移位器必需提供从每个输入位到所有输出位的连接，其运行速度决定于z。对于给定的z，通过只允许所有可能循环移位的合适子集来降低复杂性并提高速度。例如，H_bm可以只使用偶循环移位大小来构造。公式(14)、(19)和(20)中的求和表示当p(i，j)＝-1时沿向量的被选通(即未更新)的XOR(异或)操作。

为了实现公式(14)、(19)，和(20)中的求和，H_bm的项p(i，j)可以存储在宽度为

位的只读存储器(ROM)中，0≤i≤k_b，0≤j≤m_b-1，。该分组的信息序列可以存储在大小为z的存储器中，该存储器能够按顺序方式读出。当每个信息向量u(j)被读出时，来自H_bm ROM的对应项能够被读出，用于指示必要循环移位的桶式移位器。循环移位之后，包含部分求和的寄存器被更新。对于公式(14)，每个内层求和完成之后，该结果能够用于更新包含外层求和的另一个寄存器。当该外层求和完成时，它可以是通过z-p(x，k_b)循环移位的。

假定桶式移位能够在单个时钟周期中实现，编码能够在近似(k_b+1)m_b个时钟周期中完成。利用在计算公式(14)时可用的结果，通过计算并存储公式(19)和(20)的求和，以m_b-1个额外的宽度z的寄存器为代价，可以减少所述的时钟周期数。

扩展矩阵

码扩展过程可以应用于结构化代码以实现低编码率代码。编码率逐渐变低的代码可以用于增量式冗余(IR)过程的后续传输中。具体说，如果第一次传输的模型矩阵是

$H_{\mathrm{bm}}^{\left(1\right)}=\left[\begin{array}{cc}{H}_{\mathrm{bm}1}^{\left(1\right)}& H_{\mathrm{bm}2}^{\left(1\right)}\end{array}\right],---\left(21\right)$

则对于第二次传输的模型矩阵可以用

等等，其中对于每个传输i，子矩阵H_bm2 ⁽ⁱ⁾具有(9)中的格式并且其大小为m_b ⁽ⁱ⁾×m_b ⁽ⁱ⁾。第一次传输可以发送 $n_b^{\left(1\right)}=k_b+m_b^{\left(1\right)}$ 组的位，每组的大小为z。第一次传输后，利用接收到的信号

和(21)来进行解码。第二次传输可以发送大小为z的另外的m_b ⁽²⁾组的位，

其中 $m_2=m_b^{\left(2\right)}z,$ 并且，所述第一次传输的各个位和所述第二次传输的各个位放在一起，

是对应于(22)的码字。因此，在第二次传输后，根据(22)和从第一次传输和第二次传输接收到的信号的组合来进行解码。对于更多的传输，可以重复这个过程。第二次传输后的解码基于编码率为 $k_b/n_b^{\left(2\right)}=k_b/(n_b^{\left(1\right)}+m_b^{\left(2\right)})$ 的码，该编码率低于第一次的传输的编码率。对于更多的传输，可以重复该过程，其中每个增加的传输有助于得到更低编码率的代码。

图5是示出编码器300的操作的流程图，并且具体说，是微处理器301操作的流程图。逻辑流程在步骤501开始，其中当前符号集(s₀，…，s_k-1)由微处理器301接收。在步骤303，奇偶校验位的值根据当前符号集和H来确定。具体说，奇偶校验位(p₀，…，p_m-1)按如上所述确定，其中H是基础矩阵H_b的扩展。正如所讨论的，H_b包括区段H_b1和区段H_b2，并且其中H_b2包括第一部分和第二部分，该第一部分包含具有大于2的奇权重的列h_b，而第二部分包含对行i和列j的各矩阵元素，当i＝j时该矩阵元素为1，当i＝j+1时，该矩阵元素为1，在其他情况下该矩阵元素为0。此外，基础矩阵H_b的扩展对该第二部分H′_b2每列中的1使用同样的子矩阵，并且其中该扩展对h_b中偶数个1使用成对的子矩阵。在步骤505，当前符号集和奇偶校验位经由空中(over-the-air)传输来传递。

图6是示出解码器400的操作的流程图，具体说，是微处理器401操作的流程图。逻辑流程在步骤601开始，其中接收被接收信号向量y＝(y₀，…，y_n-1)。在步骤603，当前符号集s(当前符号集(s₀，…，s_k-1))的估计根据H来确定。正如所讨论的，H是基础矩阵H_b的扩展，并且其中H_b包括区段H_b1和区段H_b2，并且其中H_b2包括第一部分和第二部分，该第一部分包含具有大于2的奇权重的列h_b，而第二部分包含对行i和列j的矩阵元素，当i＝j时，该矩阵元素等于1，当i＝j+1时，该矩阵元素等于1，在其他情况下该矩阵元素等于0。

虽然已经参考具体实施例示出并描述了本发明，但是本领域的普通技术人员应当理解，在不脱离本发明精神实质的情况下可以在形式和细节上进行各种变化。例如，虽然本发明利用在x内定义的s_i和p_i的次序示出，但是本领域的普通技术人员将会认识到，x内的其他的位次序也可以发生，因为该码字位可以按任何顺序采集，只要H的列被相应地重新记录。因此，虽然上述描述已经参考二进制码(即，在伽罗华域GF(2)上定义的码)具体示出并描述，但是本领域的普通技术人员将会认识到，也可以利用任意的GF。虽然上面给出的例子按一种格式示出，但是其他格式也是可能的，可提供类似的编码和代码修改过程。例如，H的行可以被置换而不影响奇偶校验位的值。在另一个实例中，修改的阶梯结构可以用于该奇偶校验位的子集。在又一个实例中，当将基础矩阵扩展成扩展矩阵时，可以执行附加的步骤。该矩阵H也可以用在依靠奇偶校验矩阵的任何类型的解码器中。这些变化也在权利要求的范围内。

Claims (10)

1.一种操作发送器的方法，该发送器根据当前符号集s＝(s₀，…，s_k-1)产生奇偶校验位p＝(p₀，…，p_m-1)，该方法包括如下步骤：

接收所述当前符号集s＝(s₀，…，s_k-1)；

利用奇偶校验矩阵H确定所述奇偶校验位；以及

与该当前符号集一起发送该奇偶校验位；

其中，奇偶校验矩阵H是具有比奇偶校验矩阵H的大小小的大小的基础矩阵H_b的扩展，其中H_b包括区段H_b1和区段H_b2，其中H_b2包含第一部分和第二部分H′_b2，该第一部分包含具有大于2的奇权重的列h_b，而该第二部分H′_b2包含对行i和列j的各矩阵元素，

当i＝j时，该矩阵元素等于1，

当i＝j+1时，该矩阵元素等于1，

在其他情况下，该矩阵元素等于0；

其中所述基础矩阵H_b的扩展对该第二部分H′_b2每列中的1使用同样的子矩阵，并且其中该扩展对h_b中的偶数个1使用成对的子矩阵。

2.根据权利要求1的方法，其中通过使用大小为z×z的子矩阵替换H_b的每个项来扩展该H_b以产生H。

3.根据权利要求1的方法，其中通过使用大小为z×z的零子矩阵替换H_b的每个零元素来扩展该H_b以产生H。

4.根据权利要求1的方法，其中通过使用非零子矩阵替换H_b的每个非零元素来扩展该H_b以产生H。

5.根据权利要求1的方法，其中通过使用非零置换子矩阵替换H_b的每个非零元素来扩展该H_b以产生H。

6.根据权利要求1的方法，其中：

其中向量h_b具有奇权重w_h＞＝3。

7.一种用于发送的设备，包括

用于存储奇偶校验矩阵H的存储装置；

利用奇偶校验矩阵H以确定奇偶校验位的微处理器；以及

用于发送奇偶校验位的发送器；

其中，奇偶校验矩阵H是基础矩阵H_b的扩展，其中H_b包括区段H_b1和区段H_b2，其中H_b2包含第一部分和第二部分H′_b2，该第一部分包括具有大于2的奇权重的列h_b，而该第二部分H′_b2包含对行i、列j的各矩阵元素，

当i＝j时，该矩阵元素等于1，

当i＝j+1时，该矩阵元素等于1，

在其他情况下，该矩阵元素等于0；

其中利用两个相同的子矩阵扩展H′_b2的每个列中的1，利用成对的子矩阵扩展h_b中的偶数个1。

8.根据权利要求7的设备，其中：

其中向量h_b具有奇权重w_h＞＝3。

9.一种用于接收的设备，包括：

用于存储奇偶校验矩阵H的存储装置；

用于接收信号向量y＝(y₀…y_n-1)的接收器；以及

利用奇偶校验矩阵H来确定当前符号集(s₀，…，s_k-1)的微处理器，

其中H是基础矩阵H_b的扩展，并且其中H_b包括区段H_b1和区段H_b2，并且其中H_b2包括第一部分和第二部分，该第一部分包含具有大于2的奇权重的列h_b，而第二部分H′_b2包含对行i、列j的各矩阵元素，

当i＝j时，该矩阵元素等于1，

当i＝j+1时，该矩阵元素等于1，

在其他情况下，该矩阵元素等于0，并且

其中，利用两个同样的子矩阵来扩展H′_b2的每列中的1，并且利用成对的子矩阵来扩展h_b中的偶数个1。

10.根据权利要求9的设备，其中：

其中向量h_b具有奇权重w_h＞＝3。

Images