CN101030575A - 半导体集成电路装置 - Google Patents

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CN101030575A CNA200610143912XA CN200610143912A CN101030575A CN 101030575 A CN101030575 A CN 101030575A CN A200610143912X A CNA200610143912X A CN A200610143912XA CN 200610143912 A CN200610143912 A CN 200610143912A CN 101030575 A CN101030575 A CN 101030575A
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甲上岁浩
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Abstract

一种半导体集成电路装置，包括：被保护输入电路(4)，其连接于电源线(1)与GND线(2)之间；第一电阻体(5)，其一个端子与输入PAD(3)连接，另一个端子与输入电路(4)的输入端子连接；第一静电放电保护电路(6)，其包括一个端子与电源线(1)连接，另一个端子与输入电路(4)的输入端子连接的第一电压降低电路(15)；和第二静电放电保护电路(7)，其一个端子与输入电路(4)的输入端子连接，另一个端子与GND线(2)连接且包括第二电压降低电路(16)。这样，得到对应于工艺的细微化具有满足电涌试验标准的ESD保护能力的半导体集成电路装置。

Description

半导体集成电路装置
技术领域
本发明涉及具有静电放电(ESD：electro-static discharge)保护电路的半导体集成电路装置，尤其涉及一种在输入侧具有静电放电保护电路的半导体集成电路装置。
背景技术
近年来，半导体集成电路装置随着工艺领域的细微化以及高密度化技术的进步，高集成化程度也逐步提高，伴随于此，其对于因静电放电(以下称作电涌(surge))而引起的损坏变弱。例如，存在着因从外部连接用焊盘侵入的电涌，使得构成输入电路、输出电路、输入输出电路或内部电路的元件遭到破坏，或者元件的性能下降的可能性。因此，在半导体集成电路装置中，与外部连接用焊盘一起配置有保护输入电路、输出电路、输入输出电路或内部电路等不受电涌影响的静电放电保护电路(ESD保护电路)。
图7表示以往的具有ESD保护电路的半导体集成电路装置的电路结构(例如参照非专利文献1)。如图7所示，以往的半导体集成电路装置包括：被保护电路104，其具有输入电路功能，从电源线101以及接地线(GND线)102接受电源的供给，由输入端子与输入焊盘(输入PAD)103连接的反相器构成；连接在电源线101和输入PAD103之间的第一ESD保护电路105；和连接在输入PAD103与GND线102之间的第二ESD保护电路106。
第一ESD保护电路105被构成为，具有PMOS(p-type metal oxidesemiconductor)晶体管110，使从输入PAD103侵入的电涌流入到电源线101，保护被保护电路104不受电涌的影响，所述PMOS晶体管110的源极以及栅极与电源线101连接，漏极与输入PAD103连接。
第二ESD保护电路106被构成为，具有NMOS(n-type metal oxidesemiconductor)晶体管111，使从输入PAD103侵入的电涌流入到GND线102，保护被保护电路104不受电涌的影响，所述NMOS晶体管111的漏极与输入PAD103连接，源极和栅极与GND线102连接。
被保护电路104具有：PMOS晶体管112，其源极与电源线101连接，漏极与被保护电路104的输出端子连接，栅极与输入PAD103连接；和NMOS晶体管113，其源极与GND线102连接，漏极与被保护电路104的输出端子连接，栅极与输入PAD103连接。
根据如上所述构成的以往半导体集成电路，从外部通过输入PAD103侵入并施加在输入PAD103与GND线102之间的正电荷电涌(正电涌)，通过构成第二ESD保护电路106的NMOS晶体管111击穿，可以逃向GND线102，以此来保护被保护电路104。
相反，从外部通过输入PAD103侵入并施加在输入PAD103和电源线101之间的负电荷电涌(负电涌)，通过构成第一ESD保护电路104的PMOS晶体管110击穿，可以逃向输入PAD103，以此来保护被保护电路104。
非专利文献1：Albert Z.H.Wang著“ON-CHIP ESD PROTECTIONINTEGRATEDCIRCUITS”，Kluwer Academic Publishers，2002
但是，所述以往的具有ESD保护电路的半导体集成电路装置，例如在将GND线102接地，向输入PAD103施加正电涌的情况下，由于半导体制造工艺的细微化，会产生破坏被保护电路104的问题。
其原因可以认为是，由于随着工艺的细微化，被保护电路104中所包含的各MOS晶体管的栅极氧化膜被薄膜化，所以，栅极氧化膜的耐压变小，由此，第二ESD保护电路106中所包含的NMOS晶体管111的击穿电压比被保护电路104中所包含的NMOS晶体管113的栅极氧化膜的耐压高。
即，在第二ESD保护电路106中所包含的NMOS晶体管111成为导通状态之前，输入PAD103的电位会超过被保护电路104中所包含的NMOS晶体管113的栅极氧化膜的耐压，结果，被保护电路104中所包含的NMOS晶体管113的栅极氧化膜遭到破坏。由于同样的原因，在将电源线101接地，向输入PAD103施加正电涌的情况下，也同样存在被保护电路104中所包含的PMOS晶体管112遭到破坏的危险。
发明内容
本发明是解决所述以往的问题，其目的在于对应于工艺的细微化，得到具有满足电涌试验标准的ESD保护能力的半导体集成电路装置。
为了达到所述的目的，本发明的半导体集成电路装置被构成为：将降低并缓和仅在被施加静电放电(ESD)时输入到被保护电路的电压的电压降低电路用于静电放电保护电路。由此，可以使在施加ESD时输入到被保护电路的电压比MOS晶体管或MIS(metal insulator semiconductor)晶体管的栅极绝缘膜的耐压值低。
具体而言，本发明所涉及的第一半导体集成电路装置，其特征在于，包括：被保护电路，其连接于电源线与接地线之间；第一电阻体，其一个端子与外部输入端子连接、另一个端子与被保护电路的输入端子连接；第一静电放电保护电路，其包括一个端子与电源线连接、另一个端子与被保护电路的输入端子连接的第一电压降低电路；和第二静电放电保护电路，其一个端子与被保护电路的输入端子连接，另一个端子与接地线连接，包括第二电压降低电路。
根据第一半导体集成电路装置，由于包括一个端子与外部端子连接且另一个端子与被保护电路的输入端子连接的第一电阻体、和第一静电放电保护电路，该第一静电放电保护电路包括一个端子与电源线连接且另一个端子与被保护电路的输入端子连接的第一电压降低电路，所以，在将电源线接地、向外部输入端子施加负电荷电涌的情况下，由于电涌从电源线经由第一电压降低电路以及第一电阻体而流到外部输入端子，并且被保护电路的输入端子的电压被第一电压降低电路以及第一电阻体分压(电阻分割)，所以，施加给被保护电路的输入端子的电压变低。另外，由于配备有第二静电放电保护电路，该第二静电放电保护电路包括一个端子与被保护电路的输入端子连接且另一个端子与接地线连接的第二电压降低电路，所以，在将接地线接地、对外部输入端子施加正电荷电涌的情况下，电涌从外部输入端子经由第一电阻体以及第二电压降低电路而流到接地线，并且被保护电路的输入端子的电压被第一电阻体以及第二电压降低电路分压(电阻分割)，所以，施加到被保护电路的输入端子的电压变低。由此，无论是在施加正电涌还是负电涌的情况下，都可以使被保护电路的输入端子的电压难以超过被保护电路的耐压。
在第一半导体集成电路装置中，优选在第一静电放电保护电路中，第一电压降低电路具有阳极与电源线连接，阴极与被保护电路的输入端子连接的串联连接的至少一个第一二级管。
在第一半导体集成电路装置中，优选第二静电放电保护电路，具有串联连接的至少一个第二二极管作为第二电压降低电路，所述第二二极管的阳极与被保护电路的输入端子连接，阴极与接地线连接。
第一半导体集成电路装置，优选还包括：第三静电放电保护电路，其一个端子与电源线连接、另一个端子与外部输入端子连接；和第四静电放电保护电路，其一个端子与外部输入端子连接、另一个端子与接地线连接。
此时，第三静电放电保护电路优选具有PMIS(阳极金属绝缘体半导体)晶体管，所述PMIS晶体管的一个端子与电源线连接，另一个端子与外部输入端子连接，栅极与电源线连接。
而且，此时，第三静电放电保护电路优选具有第二电阻体，所述第二电阻体的一个端子与电源线连接，另一个端子与PMIS晶体管的栅极连接。
另外，第四静电放电保护电路优选具有NMIS(阴极金属绝缘体半导体)晶体管，所述NMIS晶体管的一个端子与外部输入端子连接，另一个端子与接地线连接，栅极与接地线连接。
此时，第四静电放电保护电路优选具有第三电阻体，其一个端子与接地线连接，另一个端子与NMIS晶体管的栅极连接。
而且，第三静电放电保护电路优选具有阴极与电源线连接且阳极与外部输入端子连接的第三二极管或第一晶闸管。
第四静电放电保护电路优选具有阴极与外部输入端子连接且阳极与接地线连接的第四二极管或第二晶闸管。
本发明所涉及的第二半导体集成电路装置，其特征在于，包括：被保护电路，其与外部输入端子连接；第一静电放电保护电路，其一个端子与电源线连接，另一个端子与外部输入端子连接；第二静电放电保护电路，其一个端子与外部输入端子连接，另一个端子与接地线连接；第一电阻体，其一个端子与电源线连接，另一个端子与被保护电路的电源输入端子连接；和第三静电放电保护电路，其包括一个端子与被保护电路的电源电压输入端子连接、另一个端子与接地线电连接的第一电压降低电路。
根据第二半导体集成电路装置，包括：第一静电放电保护电路，其一个端子与电源线连接，另一个端子与外部输入端子连接；第二静电放电保护电路，其一个端子与外部输入端子连接，另一个端子与接地线连接；第一电阻体，其一个端子与电源线连接，另一个端子与被保护电路的电源输入端子连接；和第三静电放电保护电路，其包括一个端子与被保护电路的电源电压输入端子连接、另一个端子与接地线电连接的第一电压降低电路。因此，在将电源线接地、向外部输入端子施加正电荷电涌的情况下，由于电涌从外部输入端子经由第一静电放电保护电路、第一电阻体以及第一电压降低电路而流到接地线，并且被保护电路的输入端子的电压被第一静电放电保护电路、第一电阻体以及第一电压降低电路分压(电阻分割)，所以，被保护电路的输入端子的电压变低。另外，在将电源线接地、向外部输入端子施加负电荷电涌的情况下，电涌从电源线经由第一电阻体、第一电压降低电路以及第二静电放电保护电路而流到外部输入端子，并且被保护电路的输入端子的电压被第一电阻体、第一电压降低电路以及第二静电放电保护电路分压(电阻分割)，所以，被保护电路的输入端子的电压变低。由此，无论是在施加正电涌还是负电涌的情况下，都能够使被保护电路的输入端子的电压难以超过被保护电路的耐压。
第二半导体集成电路装置优选还包括第二电阻体，其一个端子与被保护电路的接地电压输入端子连接，另一个端子与接地线连接。
此时，第三静电放电保护电路优选，具有串联连接的至少一个第一二极管作为第一电压降低电路，其阳极与被保护电路的电源电压输入端子连接，阴极与被保护电路的接地电压输入端子连接。
而且，此时，第一电压降低电路优选至少具有2个第一二极管，并具有一个端子与被保护电路的输入端子连接、另一个端子与至少2个第一二极管之间的连接节点中的1个连接的第二二极管。
另外，在具备第二电阻体的情况下，优选第三静电放电保护电路，具有阴极与被保护电路的电源电压输入端子连接、阳极与被保护电路的接地电压输入端子连接的齐纳二极管作为第一电压降低电路。
而且，在具备第二电阻体的情况下，优选第三静电放电保护电路其另一个端子与接地线连接，还具备第四静电放电保护电路，其包括一个端子与电源线连接、另一个端子与被保护电路的接地电压输入端子连接的第二电压降低电路。
此时，优选第三静电放电保护电路，具有串联连接的至少一个第一二极管作为第一电压降低电路，其阳极与被保护电路的电源电压输入端子连接，阴极与接地线连接；第四静电放电保护电路，具有串联连接的至少一个第二二极管作为第二电压降低电路，其阳极与电源线连接，阴极与被保护电路的接地电压输入端子连接。
并且，在具有第四静电放电保护电路的情况下，优选第三静电放电保护电路，具有阴极与被保护电路的电源电压输入端子连接、阳极与接地线连接的第一齐纳二极管作为第一电压降低电路；第四静电放电保护电路，具有阴极与电源线连接、阳极与被保护电路的接地电压输入端子连接的第二齐纳二极管作为第二电压降低电路。
在第二半导体集成电路装置中，优选第一静电放电保护电路具有PMIS晶体管，其一个端子与电源线连接，另一个端子与外部输入端子连接，栅极与电源线连接。
此时，优选第一静电放电保护电路具有第三电阻体，其一个端子与电源线连接，另一个端子与PMIS晶体管的栅极连接。
在第二半导体集成电路装置中，优选第二静电放电保护电路具有NMIS晶体管，其一个端子与外部输入端子连接，另一个端子与接地线连接，栅极与接地线连接。
此时，优选第二静电放电保护电路具有第四电阻体，其一个端子与接地线连接，另一个端子与NMIS晶体管的栅极连接。
在第二半导体集成电路装置中，优选第一静电放电保护电路具有阴极与电源线连接且阳极与外部输入端子连接的第三二极管或第一晶闸管。
在第二半导体集成电路装置中，优选第二静电放电保护电路具有阴极与外部输入端子连接且阳极与接地线连接的第四二极管或第二晶闸管。
在第一半导体集成电路装置中，优选被保护电路具有：PMIS晶体管，其一个端子与电源线连接，另一个端子与被保护电路的输出端子连接，栅极与被保护电路的输入端子连接；和NMIS晶体管，其一个端子与被保护电路的输出端子连接，另一个端子与接地线连接，栅极与被保护电路的输入端子连接。
在第二半导体集成电路装置中，当具有第二电阻体时，优选被保护电路具有：PMIS晶体管，其一个端子与被保护电路的电源电压输入端子连接，另一个端子与被保护电路的输出端子连接，栅极与被保护电路的输入端子连接；和NMIS晶体管，其一个端子与被保护电路的输出端子连接，另一个端子与被保护电路的接地电压输入端子连接，栅极与被保护电路的输入端子连接。
根据本发明所涉及的半导体集成电路装置，由于可以缓和仅在施加ESD时被输入到被保护电路的电压，所以，可使施加ESD时输入到被保护电路中的电压例如比MIS晶体管的栅极绝缘膜的耐压值低。由此，即使半导体制造工艺(设计规则)更细微化，也能得到具有满足电涌试验标准的静电放电保护电路的半导体集成电路装置。
附图说明
图1是表示本发明第一实施方式所涉及的半导体集成电路装置的电路图。
图2是表示本发明第一实施方式的一个变形例所涉及的半导体集成电路装置的电路图。
图3是表示本发明第二实施方式所涉及的半导体集成电路装置的电路图。
图4是表示本发明第二实施方式的第一变形例所涉及的半导体集成电路装置的电路图。
图5是表示本发明第二实施方式的第二变形例所涉及的半导体集成电路装置的电路图。
图6是表示本发明第三实施方式所涉及的半导体集成电路装置的电路图。
图7是表示以往的具有ESD保护电路的半导体集成电路装置的电路图。
图中：1-电源线；2-GND(接地)线；3-输入PAD(外部输入端子)；4-输入电路(被保护电路)；5-第一电阻体；6-第一静电放电保护电路(ESD保护电路)；6A-第三静电放电保护电路(ESD保护电路)；6B-第三静电放电保护电路(ESD保护电路)；6C-第三静电放电保护电路(ESD保护电路)；7-第二静电放电保护电路(ESD保护电路)；7A-第四静电放电保护电路(ESD保护电路)；8-第三静电放电保护电路(ESD保护电路)；8A-第一静电放电保护电路(ESD保护电路)；9-第四静电放电保护电路(ESD保护电路)；9A-第二静电放电保护电路(ESD保护电路)；10-PMIS晶体管；11-NMIS晶体管；12-PMIS晶体管；13-NMIS晶体管；14-输出端子；15-第一电压降低电路；16-第二电压降低电路；17-第三电阻体；18-第四电阻体；19-二极管；20-二极管；21-第一电阻体；22-第二电阻体；23-齐纳二极管；24-第一二极管；25-第二二极管；26-第三二极管；27-第四二极管；28-第五二极管。
具体实施方式
(第一实施方式)
参照附图对本发明的第一实施方式进行说明。
图1表示本发明第一实施方式所涉及的半导体集成电路装置的电路结构。如图1所示，第一实施方式所涉及的半导体集成电路装置包括：作为被保护电路的输入电路4，其从电源线1以及接地线(GND线)2接受电源的供给，由输入端子与输入焊盘(输入PAD)3连接的反相器构成；第一电阻体5，其一个端子与输入PAD3连接，另一个端子与输入电路4的输入端子连接；第一静电放电保护电路(ESD保护电路)6，其包括连接于电源线1和输入PAD3之间的第一电压降低电路15；和第二ESD保护电路7，其包括连接在输入PAD3和GND线2之间的第二电压降低电路16。
而且，第一实施方式所涉及的半导体集成电路装置还包括：第三ESD保护电路8，其一个端子与电源线1连接，另一个端子与输入PAD3连接；和第四ESD保护电路9，其一个端子与输入PAD3连接，另一个端子与GND线2连接。
输入电路4具有：PMIS晶体管12，其源极与电源线1连接，漏极与输入电路4的输出端子14连接，栅极与输入PAD3连接；和NMIS晶体管13，其源极与GND线2连接，漏极与输入电路4的输出端子14连接，栅极与输入PAD3连接。
构成第一ESD保护电路6的第一电压降低电路15，由阳极与电源线1连接、阴极与输入电路4的输入端子3串联连接的至少1级、此处为3级的二极管构成。
构成第二ESD保护电路7的第二电压降低电路16，由阳极与输入电路4的输入端子连接、阴极与GND线2串联连接的至少1级、此处为3级的二极管构成。
第三ESD保护电路8由PMIS晶体管10构成，该PMIS晶体管10的源极与电源线1连接，漏极与输入PAD3连接，栅极经由第三电阻体17与电源线1连接。
第四ESD保护电路9由NMIS晶体管11构成，该NMIS晶体管11的源极与GND线2连接，漏极与输入PAD3连接，栅极经由第四电阻体18与GND线2连接。
这里，连接在PMIS晶体管10的栅极与电源线1之间的第三电阻体17以及连接在NMIS晶体管11的栅极与GND线2之间的第四电阻体18，是为了共同迅速进行各MIS晶体管10、11的寄生双极晶体管的从截止状态向导通状态的迁移而设置的。
根据第一实施方式，在将GND线2接地并向输入PAD3施加正电荷的电涌的情况下，由于在输入PAD3与输入电路4之间设有第一电阻体5和第二ESD保护电路7，所以，可缓和(降低)仅在ESD的施加时输入到输入电路4的电压。结果，由于可以使ESD的施加时输入到输入电路4的正电压比NMIS晶体管13的栅极氧化膜的耐压值低，所以，可防止输入电路4中所包含的NMIS晶体管13的栅极绝缘膜遭到破坏。
相反，在将电源线1接地并向输入PAD3施加负电荷的电涌的情况下，由于在输入PAD3与输入电路4之间设有第一电阻体5和第一ESD保护电路6，所以，可缓和仅在ESD的施加时输入到输入电路4的电压。结果，由于可以使ESD的施加时输入到输入电路4的负电压的绝对值比PMIS晶体管12的栅极绝缘膜的耐压值小，所以，可以防止输入电路4中所包含的PMIS晶体管12的栅极绝缘膜遭到破坏。
这样，第一实施方式所涉及的半导体集成电路装置的特征在于，具有第一电阻体5、第一ESD保护电路6以及第二ESD保护电路7，在向输入PAD3施加正电荷的电涌或负电荷的电涌的情况下，第一电阻体5、第一ESD保护电路6以及第二ESD保护电路7控制施加到输入电路4中所包含的MIS晶体管12、13的栅极的电压。
下面，对第一实施方式所涉及的半导体集成电路装置的动作更详细地进行说明。
在图1所示的半导体集成电路装置中，当作为ESD试验例如采用人体模型(Human Body Model，以下称作H.B.M.)的情况下，若将GND线2接地、向输入PAD3输入正电荷的电涌(例如2000V)，则输入PAD3的电位上升，输入电路4的输入端子的电压也上升。这里，若将第二ESD保护电路7中所包含的串联3级二极管中的各内置(built in)电压设为0.7V，当输入PAD3的电位超过2.1V时，第二ESD保护电路7成为ON状态，从输入PAD3经由第一电阻体5以及第二ESD保护电路7向GND线2流出电涌电流。通过该流出的电涌电流，根据第一电阻体5的电阻值和第二ESD保护电路7的ON电阻值，对输入PAD3的电压分压而得到施加到输入电路4的输入端子的电压。例如，在输入PAD3的电压被第四ESD保护电路9箝位(clamp)为5V的情况下，若第一电阻体5的电阻值为100Ω，第二ESD保护电路7的ON电阻值为100Ω，则施加到输入电路4的输入端子的电压为2.5V。
同样，在H.B.M.ESD试验时，若将电源线1接地、向输入PAD3施加负电荷的电涌(例如-2000V)，则输入PAD3的电位下降，并且输入电路4的输入端子的电压也下降。这里，若将第一ESD保护电路6中包含的串联3级二极管中的各内置电压设为0.7V，当输入PAD3的电位下降超过-2.1V时，第一ESD保护电路6成为ON状态，从电源线1经由第一ESD保护电路6以及第一电阻体5向输入PAD3流出电涌电流。基于该电涌电流，通过第一电阻体5的电阻值和第一ESD保护电路6的ON电阻值，相对输入PAD3的电压，施加到输入电路4的输入端子的电压被分压。例如，在输入PAD3的电压被第一ESD保护电路6以及第一电阻体5嵌箝位为-5V的情况下，若第一电阻体5的电阻值为100Ω，第一ESD保护电路6的ON电阻值为100Ω，则施加到输入电路4的输入端子的电压为-2.5V。
这样，能够相对从外部通过输入PAD3而侵入的正电荷电涌以及负电荷电涌，更可靠地保护输入电路4。
另外，在第一实施方式中，构成第一ESD保护电路6和第二ESD保护电路7的各二极管的串联连接级数，只要以使通常工作时的漏电流变小的方式决定即可。例如，若输入到输入PAD3的最大电压为1.2V，则当考虑各二极管的内置电压时，构成第一ESD保护电路6和第二ESD保护电路7的各二极管的串联连接级数适合为2级至3级。并且，第一电压降低电路15以及第二电压降低电路16中包含的6个二极管使用电特性都相同的二极管。
而且，在第一实施方式中，作为不受电涌影响的被保护电路采用了包括反相器的输入电路4，但输入电路4不限定于包括反相器的结构。并且，被保护电路不限定于输入电路。
此外，虽然不一定需要设置分别包括PMIS晶体管10以及NMIS晶体管11的第三ESD保护电路8以及第四ESD保护电路9，但是，若设置这些第三ESD保护电路8以及第四ESD保护电路9，则可以起到进一步提高ESD耐压的效果。
(第一实施方式的一个变形例)
下面，参照附图对本发明第一实施方式的一个变形例进行说明。
图2表示本发明第一实施方式的一个变形例所涉及的半导体集成电路装置的电路结构。在图2中，对与图1所示的构成要素相同的构成要素赋予相同的符号，并省略说明。
如图2所示，在变形例所涉及的半导体集成电路装置中，第三ESD保护电路8由阴极与电源线1连接、阳极与输入PAD3连接的二极管19构成；第四ESD保护电路9由阴极与输入PAD3连接、阳极与GND线2连接的二极管20构成。
这里，各二极管19、20分别与第一电压降低电路15以及第二电压降低电路16的各二极管具有相同的电特性。
下面，对本变形例所涉及的半导体集成电路装置的详细动作进行说明。
在图2所示的半导体集成电路装置中，当作为ESD试验进行例如H.B.M.ESD试验的情况下，若将GND线2接地、向输入PAD3施加正电荷的电涌(例如2000V)，则输入PAD3的电位上升，并且输入电路4的输入端子的电压也上升。这里，若将第二ESD保护电路7中包含的串联3级二极管中的各内置电压设为0.7V，则当输入PAD3的电位超过2.1V时，第二ESD保护电路7成为ON状态，从输入PAD3经由第一电阻体5以及第二ESD保护电路7向GND线2流出电涌电流。通过该流出的电涌电流，根据第一电阻体5的电阻值和第二ESD保护电路7的ON电阻值，对输入PAD3的电压分压而得到施加到输入电路4的输入端子的电压。例如，在输入PAD3的电压被第四ESD保护电路9箝位为5V的情况下，若第一电阻体5的电阻值为100Ω，第二ESD保护电路7的ON电阻值为100Ω，则施加到输入电路4的输入端子的电压为2.5V。
同样，在H.B.M.ESD试验时，若将电源线1接地、向输入PAD3输入负电荷的电涌(例如-2000V)，则输入PAD3的电位下降，并且输入电路4的输入端子的电压也下降。这里，若将第一ESD保护电路6中包含的串联3级二极管中的各内置电压设为0.7V，则当输入PAD3的电位下降超过-2.1V时，第一ESD保护电路6成为ON状态，从电源线1经由第一ESD保护电路6以及第一电阻体5向输入PAD3流出电涌电流。通过该电涌电流，根据第一电阻体5的电阻值和第一ESD保护电路6的ON电阻值，对输入PAD3的电压分压而得到施加到输入电路4的输入端子的电压。例如，在输入PAD3的电压被第一ESD保护电路6以及第一电阻体5箝位为-5V的情况下，若第一电阻体5的电阻值为100Ω，第一ESD保护电路6的ON电阻值为100Ω，则施加到输入电路4的输入端子的电压为-2.5V。
这样，可以更可靠地保护输入电路4不受从外部通过输入PAD3而侵入的正电荷电涌以及负电荷电涌的影响。
另外，也可以取代构成第三ESD保护电路8的二极管19以及构成第四ESD保护电路9的二极管20，而分别使用晶闸管。
(第二实施方式)
下面，参照附图对本发明的第二实施方式进行说明。
图3表示本发明第二实施方式所涉及的半导体集成电路装置的电路结构。在图3中，对与图1所示的构成要素相同的构成要素赋予相同的符号，并省略其说明。
如图3所示，第二实施方式所涉及的半导体集成电路装置具有：与输入PAD3连接的输入电路4；一端与电源线1连接，另一端与输入PAD3连接的第一ESD保护电路8A；一端与输入PAD3连接，另一端与GND线2连接的第二ESD保护电路9A；一端与电源线1连接，另一端与输入电路4的电源输入端子连接的第一电阻体21；一端与输入电路4的GND输入端子连接，另一端与GND线2连接的第二电阻体22；和包括一端与输入电路4的电源输入端子连接、另一端与输入电路4的GND输入端子连接的第一电压降低电路15的第三ESD保护电路6A。
这样，第二实施方式所涉及的半导体集成电路装置的特征是，除了第一ESD保护电路8A和第二ESD保护电路9A之外，还在电源线1与GND线2之间具备：第一电阻体21；包括由串联连接的3级二极管构成的第一电压降低电路15的第三ESD保护电路6A；和第二电阻体22。
通过该结构，在将GND线2接地、向输入PAD3施加正电荷的电涌时，由于输入电路4的GND输入端子的电压上升，所以，可使输入PAD3和输入电路4的GND输入端子之间的电位差、即施加到输入电路4所包含的NMIS晶体管13的栅极绝缘膜上的电压，比该栅极绝缘膜的耐压值低。由此，可防止NMIS晶体管13的栅极绝缘膜遭到破坏。
相反，在将电源线1接地、向输入PAD3施加负电荷的电涌时，由于输入电路4的电源输入端子的电压下降，所以，可使输入PAD3和输入电路4的电源输入端子之间的电位差、即施加到输入电路4所包含的PMIS晶体管12的栅极绝缘膜上的电压，比该栅极绝缘膜的耐压值低，由此，可以防止PMIS晶体管12的栅极绝缘膜遭到破坏。
这样，通过在以往的结构中，设置第一电阻体21、第二电阻体22以及第三ESD保护电路6A，可以在向输入PAD3施加正电涌或负电涌的情况下，降低施加到输入电路4所包含的PMIS晶体管12或NMIS晶体管13的各栅极的电压。
下面，对第二实施方式所涉及的半导体集成电路装置的详细动作进行说明。
在图3所示的半导体集成电路装置中，当作为ESD试验例如进行H.B.M.ESD试验的情况下，若将GND线2接地、向输入PAD3输入正电荷的电涌(例如2000V)，则输入PAD3的电位上升，并且由于构成第一ESD保护电路8A的PMIS晶体管10的寄生二极管，使得电源线1的电位也上升。此时，虽然输入电路4的输入端子的电压也上升，但若将第三ESD保护电路6A中包含的串联3级二极管中的各内置电压设为0.7V，将PMIS晶体管10的寄生二极管的内置电压设为0.7V，则当输入PAD3的电位超过2.8V而变高时，第三ESD保护电路6A变为ON状态。由此，从输入PAD3，经由构成第一ESD保护电路8A的PMIS晶体管10的寄生二极管、第一电阻体21、第三ESD保护电路6A以及第二电阻体22，向GND线2流出电涌电流。通过该流出的电涌电流，根据PMIS晶体管10以及第三ESD保护电路6A的各ON电阻值、和第一电阻体21以及第二电阻体22的各电阻值，对输入PAD3的电压分压而得到施加到输入电路4的输入端子的电压。例如，在输入PAD3的电压被第二ESD保护电路9A箝位为5V的情况下，若第一电阻体21的电阻值为10Ω，第三ESD保护电路6A的ON电阻值为10Ω，第二电阻体22的电阻值为10Ω，则施加到输入电路4的输入端子的电压约为1.7V。这里，由于PMIS晶体管10的寄生二极管的ON电阻值非常小，所以，从电阻分压的计算中除去该电阻值。
同样，在H.B.M.ESD试验时，若将电源线1接地、向输入PAD3施加负电荷的电涌(例如-2000V)，则输入PAD3的电位下降，并且由于构成第二ESD保护电路9A的NMIS晶体管11的寄生二极管，使得GND线2的电位也下降。此时，虽然输入电路4的输入端子的电压也下降，但若将第三ESD保护电路6A中包含的串联3级二极管中的各内置电压设为0.7V，将NMIS晶体管11的寄生二极管的内置电压设为0.7V，则当输入PAD3的电位超过-2.8V而变低，则第三ESD保护电路6A变为ON状态。由此，从电源线1，经由第一电阻体21、第三ESD保护电路6A、第二电阻体22以及构成第二ESD保护电路9A的NMIS晶体管11的寄生二极管，向输入PAD3流出电涌电流。通过该流出的电涌电流，根据NMIS晶体管11的寄生二极管以及第三ESD保护电路6A的各ON电阻值、和第一电阻体21以及第二电阻体22的各电阻值，对输入PAD3的电压分压而得到施加到输入电路4的输入端子的电压。例如，在输入PAD3的电压被第一ESD保护电路8A箝位为-5V的情况下，若第三ESD保护电路6A的ON电阻值为10Ω，第一电阻体21的电阻值为10Ω，第二电阻体22的电阻值为10Ω，则施加到输入电路4的输入端子的电压约为-1.7V。这里，由于NMIS晶体管11的寄生二极管的ON电阻值非常小，所以，从电阻分压的计算中除去该电阻值。
这样，能够更可靠地保护输入电路4不受从外部通过输入PAD3侵入的正电荷电涌以及负电荷电涌的影响。
另外，在第二实施方式中，构成第三ESD保护电路6A的各二极管的串联连接级数只要以使通常工作时的漏电流变小的方式决定即可。例如，若输入到输入PAD3的最大电压为1.2V，则构成第三ESD保护电路6A的二极管的串联连接级数若考虑各二极管的内置电压则适合为2级至3级。
而且，可以取代构成第一ESD保护电路8A的PMIS晶体管10以及构成第二ESD保护电路9A的NMIS晶体管11，而分别使用二极管或晶闸管。
并且，在第二实施方式中，作为不受电涌影响的被保护电路采用了包括反相器的输入电路4，但输入电路4并不限定于包括反相器的结构。而且，被保护电路不限定于输入电路。
(第二实施方式的第一变形例)
下面，参照附图对本发明第二实施方式的第一变形例进行说明。
图4表示本发明第二实施方式的第一变形例所涉及的半导体集成电路装置的电路结构。在图4中，通过对与图3所表示符号相同的构成要素赋予相同的符号而省略说明。
如图4所示，作为本变形例所涉及的构成第三ESD保护电路6B的第一电压降低电路，不采用二极管，而采用齐纳二极管23。
这样，通过在第三ESD保护电路6B中采用齐纳二极管23，并将该齐纳二极管23的击穿电压设定为适当的值，不使用多个二极管，便可在通常工作时抑制漏电流的产生。
(第二实施方式的第二变形例)
下面，参照附图对本发明的第三实施方式进行说明。
图5表示本发明第三实施方式所涉及的半导体集成电路装置的电路结构。在图5中，通过对与图3所表示符号相同的构成要素赋予相同的符号而省略说明。
如图5所示，本变形例所涉及的第三ESD保护电路6C包括：串联连接于输入电路4的电源输入端子和输入电路4的GND输入端子之间的第一二极管24、第二二极管25以及第三二极管26；阳极与输入PAD3连接，阴极与第一二极管24以及第二二极管25之间的第一节点连接的第四二极管27；以及阳极与第二二极管以及第三二极管26之间的第二节电连接，阴极与输入PAD3连接的第五二极管28。
这样，即使在第二变形例所涉及的半导体集成电路装置中，也与第二实施方式同样，通过设置第一电阻体21、第二电阻体22以及第三ESD保护电路6C，可以在对输入PAD3施加正电涌或负电涌的情况下，降低施加到输入电路4所包含的PMIS晶体管12或NMIS晶体管13的栅极上的电压。
可是，第一电阻体21、第二电阻体22以及第三ESD保护电路6C被连接在电容(寄生电容)比较大的电源线1和GND线2之间。因此，即使输入正电涌或负电涌，电源线1或GND线2的电位都不易瞬间变动。
因此，第二变形例中，在第三ESD保护电路6C中除了串联连接的3级二极管24、25以及26，还设有与输入PAD3连接的第四二极管27以及第五二极管28。因此，即使因施加电涌而使输入PAD3的电位变动较大，由于电涌电流的一部分在输入PAD3和第三ESD保护电路6C之间流动，所以，输入PAD3的电位的绝对值变小，从而，可以更可靠地保护输入电路4。
另外，本变形例所涉及的半导体集成电路装置的详细的动作与第二实施方式同样。此外，如上所述，通过在第三ESD保护电路6C中设置的阳极与输入PAD3连接的第四二极管27、阴极与输入PAD3连接的第五二极管28，可以与电源线1和GND线2之间的电容无关，可靠地保护输入电路4不受从外部通过输入PAD3侵入的正电荷电涌或负电荷电涌的损害。
(第三实施方式)
下面，参照附图对本发明的第三实施方式进行说明。
图6是表示本发明第三实施方式所涉及的半导体集成电路装置的电路结构。在图6中，通过对与图3所示的构成要素相同的构成要素赋予相同的符号而省略说明。
如图6所示，第三实施方式所涉及的半导体集成电路装置，除了第一ESD保护电路8A以及第二ESD保护电路9A之外，还具备：包括连接于输入电路4的电源输入端子和GND线2之间的第一电压降低电路15的第三ESD保护电路6A；和包括连接于电源线1和输入电路4的GND输入端子之间的第二电压降低电路16的第四ESD保护电路7A。
构成第三ESD保护电路6A的第一电压降低电路15由3级二极管构成，所述三级二极管的阳极与输入电路4的电源输入端子连接，阴极与GND线2串联连接。
构成第四ESD保护电路7A的第二电压降低电路16由3级二极管构成，所述三级二极管的阳极与电源线1连接，阴极与输入电路4的GND输入端子串联连接。
根据第三实施方式，在将GND线2接地、向输入PAD3施加正电荷的电涌的情况下，由于在电源线1和GND线2之间设有第四ESD保护电路7A和第二电阻体22，所以，输入电路4的GND输入端子的电压上升，可以使输入PAD3与输入电路4的GND输入端子之间的电位差、即施加到输入电路4中包含的NMIS晶体管13的栅极绝缘膜的电压，比该NMIS晶体管13的栅极绝缘膜的耐压值低。结果，可以防止输入电路4中包含的NMIS晶体管13的栅极绝缘膜遭到破坏。
相反，在将电源线1接地、向输入PAD3施加负电荷的电涌的情况下，由于在电源线1和GND线2之间设有第一电阻体21和第三ESD保护电路6A，所以，输入电路4的电源输入端子的电压下降，可以使输入PAD3与输入电路4的电源输入端子之间的电位差、即施加到输入电路4中包含的PMIS晶体管12的栅极绝缘膜的电压，比该PMIS晶体管12的栅极绝缘膜的耐压值低。结果，可以防止输入电路4中包含的PMIS晶体管12的栅极绝缘膜遭到破坏。
这样，第三实施方式所涉及的半导体集成电路装置的特征是，设有第一电阻体21、第二电阻体22、第三ESD保护电路6A以及第四ESD保护电路7A，在向输入PAD3输入正电荷的电涌或负电荷的电涌时，所述第一电阻体21、第二电阻体22、第三ESD保护电路6A以及第四ESD保护电路7A控制施加到输入电路4中包含的各MIS晶体管12、13的栅极上的电压。
下面，对第三实施方式所涉及的半导体集成电路装置的动作更详细地说明。
在图6所示的半导体集成电路装置中，当作为ESD试验例如进行H.B.M.ESD试验的情况下，若将GND线2接地、向输入PAD3施加正电荷的电涌(例如2000V)，则输入PAD3的电位上升，并且由于构成第一ESD保护电路8A的PMIS晶体管10的寄生二极管，使得电源线1的电位也上升。此时，虽然输入电路4的输入端子的电压也上升，但若将第四ESD保护电路7A中包含的串联3级二极管中的各内置电压设为0.7V，将PMIS晶体管10的寄生二极管的内置电压设为0.7V，则当输入PAD3的电位超过2.8V而变高时，第四ESD保护电路7A变为ON状态。由此，从输入PAD3，经由构成第一ESD保护电路8A的PMIS晶体管10的寄生二极管、第四ESD保护电路7A以及第二电阻体22，向GND线2流出电涌电流。通过该流出的电涌电流，根据PMIS晶体管10以及第四ESD保护电路7A的各ON电阻值、和第二电阻体22的电阻值，对输入PAD3的电压分压而得到施加到输入电路4的输入端子的电压。例如，在输入PAD3的电压被第二ESD保护电路9A箝位为5V的情况下，若第四ESD保护电路7A的ON电阻值为10Ω，第二电阻体22的电阻值为10Ω，则施加到输入电路4的输入端子的电压约为2.5V。这里，由于PMIS晶体管10的寄生二极管的ON电阻值非常小，所以，从电阻分压的计算中除去该电阻值。
同样，在H.B.M.ESD试验时，若将电源线1接地、向输入PAD3输入负电荷的电涌(例如-2000V)，则输入PAD3的电位下降，并且由于构成第二ESD保护电路9A的NMIS晶体管11的寄生二极管，使得GND线2的电位也下降。此时，虽然输入电路4的输入端子的电压也下降，但若将第三ESD保护电路6A中包含的串联3级二极管中的各内置电压设为0.7V，将NMIS晶体管11的寄生二极管的内置电压设为0.7V，则当输入PAD3的电位超过-2.8V而变低时，第三ESD保护电路6A变为ON状态。由此，从电源线1，经由第一电阻体21、第三ESD保护电路6A以及构成第二ESD保护电路9A的NMIS晶体管11的寄生二极管，向输入PAD3流出电涌电流。通过该流出的电涌电流，根据第三ESD保护电路6A以及NMIS晶体管11的寄生二极管的各ON电阻值、和第一电阻体21的电阻值，对输入PAD3的电压分压而得到施加到输入电路4的输入端子的电压。例如，在输入PAD3的电压被第一ESD保护电路8A箝位为-5V的情况下，若第三ESD保护电路6A的ON电阻值为10Ω，第一电阻体21的电阻值为10Ω，则施加到输入电路4的输入端子的电压为-2.5V。这里，由于NMIS晶体管11的寄生二极管的ON电阻值非常小，所以，从电阻分压的计算中除去该电阻值。
这样，能够更可靠地保护输入电路4不受从外部通过输入PAD3侵入的正电荷电涌以及负电荷电涌的影响。
另外，在第三实施方式中，构成第三ESD保护电路6A以及第四ESD保护电路7A的各二极管的串联连接级数只要以使通常工作时的漏电流变小的方式决定即可。例如，若输入到输入PAD3的最大电压为1.2V，则构成第三ESD保护电路6A以及第四ESD保护电路7A的二极管的串联连接级数若考虑各二极管的内置电压则分别适合为2级至3级。
而且，在第三实施方式中，也与第二实施方式的第一变形例同样，作为分别构成第三ESD保护电路6A以及第四ESD保护电路7A的第一电压降低电路15以及第二电压降低电路16，也可以分别取代二极管，而使用齐纳二极管。
并且，可以取代构成第一ESD保护电路8A的PMIS晶体管10以及构成第二ESD保护电路9A的NMIS晶体管11，而分别使用二极管或晶闸管。
此外，在第三实施方式中，作为不受电涌影响的被保护电路采用了包括反相器的输入电路4，但输入电路4并不限定于包括反相器的结构。而且，被保护电路不限定于输入电路。
(工业上的可利用性)
本发明所涉及的半导体集成电路装置，即使半导体制造工艺的设计规则更加细微化，也可以得到具有满足电涌试验标准的静电放电保护电路的半导体集成电路装置，尤其适用于在输入侧具有静电放电保护电路的半导体集成电路装置等。

Claims (26)

1.一种半导体集成电路装置，包括：
被保护电路，其连接于电源线与接地线之间；
第一电阻体，其一个端子与外部输入端子连接，另一个端子与所述被保护电路的输入端子连接；
第一静电放电保护电路，其包括一个端子与所述电源线连接、另一个端子与所述被保护电路的输入端子连接的第一电压降低电路；和
第二静电放电保护电路，其一个端子与所述被保护电路的输入端子连接、另一个端子与所述接地线连接，包括第二电压降低电路。
2.根据权利要求1所述的半导体集成电路装置，其特征在于，
在所述第一静电放电保护电路中，所述第一电压降低电路具有阳极与所述电源线连接、阴极与所述被保护电路的输入端子连接的串联连接的至少一个第一二级管。
3.根据权利要求1或2所述的半导体集成电路装置，其特征在于，
所述第二静电放电保护电路，
具有串联连接的至少一个第二二极管作为所述第二电压降低电路，其阳极与所述被保护电路的输入端子连接，阴极与所述接地线连接。
4.根据权利要求1～3中任意一项所述的半导体集成电路装置，其特征在于，还包括：
第三静电放电保护电路，其一个端子与所述电源线连接，另一个端子与所述外部输入端子连接；和
第四静电放电保护电路，其一个端子与所述外部输入端子连接，另一个端子与所述接地线连接。
5.根据权利要求4所述的半导体集成电路装置，其特征在于，
所述第三静电放电保护电路具有阳极金属绝缘体半导体晶体管，其一个端子与所述电源线连接，另一个端子与所述外部输入端子连接，栅极与所述电源线连接。
6.根据权利要求5所述的半导体集成电路装置，其特征在于，
所述第三静电放电保护电路具有第二电阻体，其一个端子与所述电源线连接，另一个端子与所述阳极金属绝缘体半导体晶体管的栅极连接。
7.根据权利要求4所述的半导体集成电路装置，其特征在于，
所述第四静电放电保护电路具有阴极金属绝缘体半导体晶体管，其一个端子与所述外部输入端子连接，另一个端子与所述接地线连接，栅极与所述接地线连接。
8.根据权利要求7所述的半导体集成电路装置，其特征在于，
所述第四静电放电保护电路具有第三电阻体，其一个端子与所述接地线连接，另一个端子与所述阴极金属绝缘体半导体晶体管的栅极连接。
9.根据权利要求4所述的半导体集成电路装置，其特征在于，
所述第三静电放电保护电路具有阴极与所述电源线连接且阳极与所述外部输入端子连接的第三二极管或第一晶闸管。
10.根据权利要求4所述的半导体集成电路装置，其特征在于，
所述第四静电放电保护电路具有阴极与所述外部输入端子连接且阳极与所述接地线连接的第四二极管或第二晶闸管。
11.一种半导体集成电路装置，包括：
被保护电路，其与外部输入端子连接；
第一静电放电保护电路，其一个端子与电源线连接，另一个端子与所述外部输入端子连接；
第二静电放电保护电路，其一个端子与所述外部输入端子连接，另一个端子与接地线连接；
第一电阻体，其一个端子与所述电源线连接，另一个端子与所述被保护电路的电源电压输入端子连接；和
第三静电放电保护电路，其一个端子与所述被保护电路的电源电压输入端子连接、另一个端子与所述接地线电连接，包括第一电压降低电路。
12.根据权利要求11所述的半导体集成电路装置，其特征在于，
还包括第二电阻体，其一个端子与所述被保护电路的接地电压输入端子连接，另一个端子与所述接地线连接。
13.根据权利要求12所述的半导体集成电路装置，其特征在于，
所述第三静电放电保护电路，
具有串联连接的至少一个第一二极管作为所述第一电压降低电路，其阳极与所述被保护电路的电源电压输入端子连接，阴极与所述被保护电路的接地电压输入端子连接。
14.根据权利要求13所述的半导体集成电路装置，其特征在于，
所述第一电压降低电路至少具有2个第一二极管，
且具有一个端子与所述被保护电路的输入端子连接、另一个端子与所述至少2个第一二极管之间的连接节点中的1个连接的第二二极管。
15.根据权利要求12所述的半导体集成电路装置，其特征在于，
所述第三静电放电保护电路，
具有阴极与所述被保护电路的电源电压输入端子连接且阳极与所述被保护电路的接地电压输入端子连接的齐纳二极管作为所述第一电压降低电路。
16.根据权利要求12所述的半导体集成电路装置，其特征在于，
所述第三静电放电保护电路，其所述另一个端子与所述接地线连接，
所述半导体集成电路装置还具备第四静电放电保护电路，其一个端子与所述电源线连接，另一个端子与所述被保护电路的接地电压输入端子连接，包括第二电压降低电路。
17.根据权利要求16所述的半导体集成电路装置，其特征在于，
所述第三静电放电保护电路，
具有串联连接的至少一个第一二极管作为所述第一电压降低电路，其阳极与所述被保护电路的电源电压输入端子连接，阴极与所述接地线连接，
所述第四静电放电保护电路，
具有串联连接的至少一个第二二极管作为所述第二电压降低电路，其阳极与所述电源线连接，阴极与所述被保护电路的接地电压输入端子连接。
18.根据权利要求16所述的半导体集成电路装置，其特征在于，
所述第三静电放电保护电路，
具有阴极与所述被保护电路的电源电压输入端子连接且阳极与所述接地线连接的第一齐纳二极管作为所述第一电压降低电路，
所述第四静电放电保护电路，
具有阴极与所述电源线连接且阳极与所述被保护电路的接地电压输入端子连接的第二齐纳二极管作为所述第二电压降低电路。
19.根据权利要求12～18中任意一项所述的半导体集成电路装置，其特征在于，
所述第一静电放电保护电路具有阳极金属绝缘体半导体晶体管，其一个端子与所述电源线连接，另一个端子与所述外部输入端子连接，栅极与所述电源线连接。
20.根据权利要求19所述的半导体集成电路装置，其特征在于，
所述第一静电放电保护电路具有一个端子与所述电源线连接、另一个端子与所述阳极金属绝缘体半导体晶体管的栅极连接的第三电阻体。
21.根据权利要求12～18中任意一项所述的半导体集成电路装置，其特征在于，
所述第二静电放电保护电路具有阴极金属绝缘体半导体晶体管，其一个端子与所述外部输入端子连接，另一个端子与所述接地线连接，栅极与所述接地线连接。
22.根据权利要求21所述的半导体集成电路装置，其特征在于，
所述第二静电放电保护电路具有一个端子与所述接地线连接、另一个端子与所述阴极金属绝缘体半导体晶体管的栅极连接的第四电阻体。
23.根据权利要求12～18中任意一项所述的半导体集成电路装置，其特征在于，
所述第一静电放电保护电路具有阴极与所述电源线连接且阳极与所述外部输入端子连接的第三二极管或第一晶闸管。
24.根据权利要求12～18中任意一项所述的半导体集成电路装置，其特征在于，
所述第二静电放电保护电路具有阴极与所述外部输入端子连接且阳极与所述接地线连接的第四二极管或第二晶闸管。
25.根据权利要求1～3中任意一项所述的半导体集成电路装置，其特征在于，
所述被保护电路具有：
阳极金属绝缘体半导体晶体管，其一个端子与所述电源线连接，另一个端子与所述被保护电路的输出端子连接，栅极与所述被保护电路的输入端子连接；和
阴极金属绝缘体半导体晶体管，其一个端子与所述被保护电路的输出端子连接，另一个端子与所述接地线连接，栅极与所述被保护电路的输入端子连接。
26.根据权利要求12～18中任意一项所述的半导体集成电路装置，其特征在于，
所述被保护电路具有：
阳极金属绝缘体半导体晶体管，其一个端子与所述被保护电路的电源电压输入端子连接，另一个端子与所述被保护电路的输出端子连接，栅极与所述被保护电路的输入端子连接；和
阴极金属绝缘体半导体晶体管，其一个端子与所述被保护电路的输出端子连接，另一个端子与所述被保护电路的接地电压输入端子连接，栅极与所述被保护电路的输入端子连接。
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PB01 Publication
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