CN101026412B - 高速下行分组接入的hs-scch信道编码装置 - Google Patents
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Abstract
本发明公开了一种高速下行分组接入的HS-SCCH信道编码装置，使输出数据紧凑、延时减小、提高电路利用率。包括第一处理电路和第二处理电路，第一处理电路包括第一卷积编码单元和第一速率匹配单元，输入数据经第一卷积编码单元编码，再经第一速率匹配单元进行速率匹配和异或处理后输出，其特征在于，第二处理电路为所述第一处理电路提供读取下一组输入数据的使能信号，包括依次相连的CRC16电路单元、第二卷积编码单元、第二速率匹配单元和计数器监测单元，以及在以下的一个或几个位置还连接有延时补偿单元：在所述CRC16电路单元之前、在CRC16电路单元和第二卷积编码单元之间、在第二卷积编码单元和第二速率匹配单元之间。
Description
技术领域
本发明涉及第三代(3G)移动通信***，尤其涉及一种宽带码分多址***(WCDMA)的高速下行分组接入的HS-SCCH信道编码装置。
背景技术
宽带CDMA(WCDMA)是第三代移动通信***的主流体制之一。其中R5版本提出的HSDPA(High Speed Downlink Packet Access，即高速下行分组接入)技术已经成为当今的研究热点。HSDPA技术是实现提高WCDMA网络高速下行数据传输速率最为重要的技术，是3GPP在R5协议中为了满足上下行数据业务不对称的需求提出来的，它可以在不改变已经建设的WCDMA***网络结构的基础上，大大提高用户下行数据业务速率，可达到10Mbps以上，该技术是WCDMA网络建设中提高下行容量和数据业务速率的一种重要技术。
为了实现HSDPA的功能特性，在3GPP物理层规范中引入了三个下行物理信道：HS-DSCH、HS-SCCH、HS-DPCCH。其中HS-SCCH(Shared ControlChannel for HS-DSCH，即共享控制信道)承载HS-DSCH(High SpeedDownlink Shared Channel，高速下行共享信道)上用来解码的物理层控制信令。控制信令通过HS-SCCH消息块传递，每个HS-SCCH消息块的持续时间为3个时隙，分为两个部分，第一部分(第1个时隙)承载对定时敏感的信令，这些信令用于按时启动解调过程以避免码片级数据缓冲；第二部分(剩下的2个时隙)承载对定时不敏感的信令，包括检测HS-SCCH信息和HARQ处理信息可靠性的循环冗余校验(CRC)。为了保护信令的可靠传输，HS-SCCH的这两部分信令都用终端特定掩码进行加扰，以便终端判断接收到的HS-SCCH信道是否是发给自己的消息。
HS-SCCH信道编码的流程分为：图1所示的HS-SCCH信道编码时隙1处理流程图，图2所示的HS-SCCH信道编码时隙2、3处理流程图，两个流程相互独立处理。输入数据以UE(user equipment)为单位，即一次处理一个UE，每个UE输入数据包括X1(8bits位宽)、X2(13bits位宽)、Xue(16bits位宽)，参数完成编码处理后，时隙1处理流程从105输出40bits比特流，时隙2、3处理流程从207输出80bits比特流，要求105输出的40bits先于207输出的80bits发送出来。两路数据在时序上应该能够合并为一路数据，如图3所示。
101、103支路与102、104支路是并行处理的。101对输入数据X1进行1/3卷积编码处理；103对101输出的48bits数据进行速率匹配1处理；102对输入数据Xue进行1/2卷积编码处理；104对102输出的48bits数据进行速率匹配1处理；105将103输出的40bits数据和104输出的40bits数据进行异或处理后产生时隙1处理的最后40bits输出数据。
201将X1和X2数据合并成21bits数据，X1数据在前X2数据在后；202对输入的21bits数据进行CRC16处理；203对输出的CRC16结果进行逐位反序处理，如原来数据为{C15、C14、...C0}，反序后变为{C0、C1、...C15}；204将Xue数据与CRC16反序后的结果进行逐位异或处理；205将数据X2与204的输出合并成29bits数据，X2在前204的输出在后；206对205的输出数据进行1/3卷积编码处理；207对206的输出数据进行速率匹配2处理后产生时隙2、3处理的最后80bits输出数据。
现有的HS-SCCH信道编码数据输出时序如图4所示，可以看出由于图1和图2中各单元模块的处理时间不同、输出数据比特数不同、输出时序的要求不同，因此按照普通方法设计的HS-SCCH信道编码装置存在如下缺陷：
1、由于时隙1数据的处理时间+时隙1数据发送时间＞时隙2、3数据处理时间，所以，为了保证时隙1数据先发送完成，在时隙2、3数据处理完成之后需等待时隙1数据发送完成，即需等待图4中的T1时间；
2、为了保证前一个UE数据的处理结果不影响到第二个UE数据的处理，则需要在前一个UE处理完成并发送完成之后才开始读取下一个UE的数据进行处理，但是目前的HS-SCCH信道编码装置存在最后送出的数据合并后在不同UE间有时序间隔的问题，即图4中的T2时序间隔。
上述2个缺陷导致最后的输出数据不紧凑，总的数据输出延时变大，实现此方法的电路利用率也不高，这在对数据处理延时要求高的场合是不能满足要求的。
发明内容
本发明所要解决的技术问题是提供一种高速下行分组接入的HS-SCCH信道编码装置，使得输出数据紧凑、总的数据输出延时减小、提高了电路的利用率。
为了解决上述技术问题，本发明提供了一种高速下行分组接入的HS-SCCH信道编码装置，包括第一处理电路和第二处理电路，所述第一处理电路包括第一卷积编码单元和第一速率匹配单元，输入数据经第一卷积编码单元编码，再经第一速率匹配单元进行速率匹配和异或处理后输出，其特征在于，
所述HS-SCCH信道上一个数据块的持续时间为三个时隙，所述第一处理电路用于完成第一时隙数据的处理及输出，所述第二处理电路用于完成第二、三时隙数据的处理及输出；
所述第二处理电路为所述第一处理电路提供读取下一组输入数据的使能信号，包括依次相连的CRC16电路单元、第二卷积编码单元、第二速率匹配单元和计数器监测单元，以及在以下的一个或几个位置还连接有延时补偿单元：在所述CRC16电路单元之前、在CRC16电路单元和第二卷积编码单元之间、在第二卷积编码单元和第二速率匹配单元之间；
所述延时补偿单元，用于使第二处理电路对输入数据的处理时间等于第一处理电路对输入数据的处理时间与第一处理电路处理后数据输出时间之和；
所述计数器监测单元用于监测第二处理电路数据的输出，控制第一处理电路和第二处理电路输入数据的接收，使前一个周期的输入数据经第一处理电路、第二处理电路处理输出完成时，下一周期的第一处理电路的数据也刚好处理完成并开始输出。
进一步地，上述装置还可具有以下特点：所述延时补偿单元使第二处理电路对输入数据的处理时间延时5个时钟周期。
进一步地，上述装置还可具有以下特点：所述延时补偿单元为移位寄存器。
进一步地，上述装置还可具有以下特点：所述计数器监测单元用于监测第二处理电路数据的输出，控制第一处理电路和第二处理电路输入数据的接收是指，所述计数器监测单元监测第二处理电路输出数据的发送计数器，当该计数器值等于预设的监测值时，所述计数器监测单元发出读下一个周期输入数据的读取信号，通知所述第一处理电路和第二处理电路读取数据。
进一步地，上述装置还可具有以下特点：如果所述第二处理电路输出数据的发送计数器为减计数器，则所述计数器监测单元预设的监测值为35；如果所述第二处理电路输出数据的发送计数器为加计数器，则所述计数器监测单元中预设的监测值为45。
与现有技术相比，本发明改进了HS-SCCH信道编码装置。在不增加电路复杂度的前提下使整个编码输出比特流时序更加紧凑，时序的可预测性增强，整个数据输出延时达到最小，提高了电路的利用率，使得根据本发明设计出时延要求更加严格的装置成为可能。
附图说明
图1为现有HS-SCCH信道编码时隙1处理流程图；
图2为现有HS-SCCH信道编码时隙2、3处理流程图；
图3为时隙1和时隙2、3处理后的比特流合并成一路比特流输出的时序图；
图4为现有HS-SCCH信道编码装置处理时序图；
图5为本实施例用于高速下行分组接入的HS-SCCH信道编码装置图；
图6为本实施例时隙2、3处理电路的内部结构图；
图7为本实施例HS-SCCH信道编码装置优化后的数据输出时序图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明。
本实施例用于高速下行分组接入的HS-SCCH信道编码装置如图5所示，包括时隙1处理电路(以下称为第一处理电路)和时隙2、3处理电路(以下称为第二处理电路)，第二处理电路为第一处理电路提供读取下一组输入数据的使能信号，其中：
第一处理电路501，用于完成HS-SCCH信道编码中第一时隙数据(包括X1和XUE)的处理及输出，包括第一卷积编码单元和第一速率匹配单元，输入数据经第一卷积编码单元编码，再经第一速率匹配单元进行速率匹配和异或处理后输出；
第二处理电路502，用于完成HS-SCCH信道编码中第二、三时隙数据(包括X1、X2和XUE)处理及输出，以及控制第一处理电路和自身的输入数据的接收，包括CRC16电路单元、第二卷积编码单元、第二速率匹配单元，还包括延时补偿单元和计数器监测单元，其中CRC16电路单元、第二卷积编码单元、第二速率匹配单元和计数器监测单元依次相连，所述延时补偿单元位于CRC16电路单元之前或者位于CRC16电路单元和第二卷积编码单元之间，或者位于第二卷积编码单元和第二速率匹配单元之间；第二处理电路内部结构如图6所示，其中所述CRC16电路单元包括CRC16电路、逐位反序电路、异或门电路和合并电路，处理流程在背景技术中已有描述，此处不再赘述；
所述延时补偿单元，用于使第二处理电路对输入数据的处理时间等于第一处理电路对输入数据的处理时间与第一处理电路处理后数据输出时间之和；
所述计数器监测单元，用于监测第二处理电路数据的输出，控制第一处理电路和第二处理电路输入数据的接收，使前一个周期的输入数据(如一个UE)经第一处理电路、第二处理电路处理后输出完成时，下一周期的输入数据经处理后开始输出；
本实施例HS-SCCH信道编码装置还包括一外部应用电路503，用于为本装置提供第一处理电路和第二处理电路的输入信号、提供控制第一处理电路和第二处理电路工作的外部使能信号，以及接收电路处理后的输出数据。
如果输入数据以UE为单位，即一次处理一个UE，每个UE输入数据包括X1(8bits位宽)、X2(13bits位宽)、Xue(16bits位宽)，如图1、2所示，101需要16个时钟周期完成处理，103加105需要1个时钟周期完成处理，102需要24个时钟周期完成处理，104加105需要1个时钟周期完成处理，取处理时间最长的支路102、104支路，这样第一处理电路的处理过程就需要25个时钟周期；201处理时间很短，可以忽略不计；202需要21个时钟周期完成处理，203加204加205需要1个时钟周期完成处理，206需要37个时钟周期完成处理，207需要1个时钟周期完成处理，这样第二处理电路处理过程共需要60个时钟周期。由此可以看出，第一处理电路的处理时间(25个时钟周期)与第一处理电路数据发送时间(40个时钟周期)之和与第二处理电路的处理时间(60个时钟周期)相比，相差5个时钟周期，因此在第二处理电路的处理过程中增加5个时钟周期的延时补偿即可使第二处理电路对输入数据的处理时间等于第一处理电路对输入数据的处理时间与输出数据的时间之和，这样当第一处理电路输出比特流发送完成时，第二处理电路输出比特流刚好开始发送，从而消除了图4中的T1等待时间。
所述延时补偿单元可采用***5级移位寄存器的方法增加5个时钟周期处理时间，即在如图6所示的位置，在CRC16运算之前进行延时补偿是因为该位置是串行比特流开始输入的地方，处理起来比较简单，在其他实施例中，也可以在合并单元606和1/3卷积编码单元607之间，或者可以在图6中1/3卷积编码单元607和速率匹配单元608之间***延时补偿单元，只要保证电路的正常工作即可。或者还可以采用多个延时补偿单元实现，如采用2个延时补偿单元，一个延时补偿单元为两级移位寄存器，另一个延时补偿单元为三级移位寄存器，两个延时补偿单元可分别置于上述位置，只要保证在第二处理电路的数据处理时间上增加5个时钟周期即可。当该延时补偿单元位于1/3卷积编码单元607和速率匹配单元608之间时，由于速率匹配单元以每个时钟周期3bits的方式接收数据，因此需要15个寄存器实现5个时钟周期的延时。
所述输入数据X1由8比特组成，其中前7比特为HS_PDSCH信道码集合的映射信息(Channelization-code-set information)，后1比特为调制方式信息(Modulation scheme information)；所述输入数据X2由13比特组成，其中前6比特为传输块大小信息(Transport-block size information)，随后的3比特为混合自动重传信息(Hybrid-ARQ process information)，再随后的3比特为冗余和星座版本信息(Redundancy and constellation version)，最后1比特为新数据指示信息(New data indicator)；所述输入数据Xue由16比特组成，为用户设备的无线网络标识信息(UE identity)。上述数据X1、X2和Xue的定义在《3GPP TS 25.212V5.9.0(2004-06)》中均可已查到。
如前所述，本实施例中第一处理电路501的处理时间为25个时钟周期，再加上下一个UE参数请求所需要的握手过程等必要的硬件处理开销为10个时钟周期，因此，在第二处理电路输出数据发送完成之前35个时钟周期读取下一个UE数据，可以使得前一个UE的第二处理电路处理后数据刚刚发送完成时下一个UE的第一处理电路的数据也刚好处理完成并开始串行发送，这样前一个UE的数据发送过程与后一个UE的数据发送过程就能很好的衔接起来，图4中的T2时序间隔被消除，时序上变得紧凑了。
在电路实现时，第二处理电路502中增加一个计数器监测单元，用于监测第二处理电路输出数据发送计数器，以及控制第一处理电路和第二处理电路输入数据的接收，计数监测单元中预设一个值M，当第二处理电路输出数据发送计数器的值与M值相等时，计数器监测单元发出读下一个UE参数的读取信号，控制第一处理电路501、第二处理电路502下一个UE数据的接收。
所述固定值M根据第二处理电路输出数据发送计数器实现方式不同而不同，例如，若该计数器是一个减计数器，在发送第一个比特数据前计数器的初始值为80，以后每发送一个比特数据该值将减1，当该值减至0时，80个比特的数据刚好发送完成，则计数器监测单元中的M值可设为35，当监测单元监测到计数器的值等于35时，监测电路发出读下一个UE数据的读取信号，通知第一处理电路501和第二处理电路502可以读取下一个UE的数据，然后整个装置在继续发送前一个UE经第二处理电路处理后的数据的同时开始读取下一个UE数据进行新一轮处理；反之，若该计数器是一个加计数器，则M值可设为45，实现方式与上述过程类似，这里不再赘述。
本发明在第二处理电路中，通过增加移位寄存器的延时补偿单元和计数器监测单元消除图4中的T1等待时间和T2时序间隔，得到图7所示的优化后的时序，使HS-SCCH信道编码流程输出数据更加紧凑，总的数据输出延时小，提高了电路的利用率。
上述方案完全可以应用于HSDPA***中，以FPGA硬件的方式进行实现，做到实时处理。
前面提供了详细的实施例的描述，以使得本领域的任何技术人员可以使用或者利用本发明。对这些实施例的各种修改对本领域内的技术人员是显而易见的。因而，本发明不限于这里所示的实施例，而应根据符合这里所揭示的原理和新特征的最宽范围。
Claims (5)
1.一种高速下行分组接入的HS-SCCH信道编码装置，包括第一处理电路和第二处理电路，所述第一处理电路包括第一卷积编码单元和第一速率匹配单元，输入数据经第一卷积编码单元编码，再经第一速率匹配单元进行速率匹配和异或处理后输出，其特征在于，
所述HS-SCCH信道上一个数据块的持续时间为三个时隙，所述第一处理电路用于完成第一时隙数据的处理及输出，所述第二处理电路用于完成第二、三时隙数据的处理及输出；
所述第二处理电路为所述第一处理电路提供读取下一组输入数据的使能信号，包括依次相连的CRC16电路单元、第二卷积编码单元、第二速率匹配单元和计数器监测单元，以及在以下的一个或几个位置还连接有延时补偿单元：在所述CRC16电路单元之前、在CRC16电路单元和第二卷积编码单元之间、在第二卷积编码单元和第二速率匹配单元之间；
所述延时补偿单元，用于使第二处理电路对输入数据的处理时间等于第一处理电路对输入数据的处理时间与第一处理电路处理后数据输出时间之和；
所述计数器监测单元用于监测第二处理电路数据的输出，控制第一处理电路和第二处理电路输入数据的接收，使前一个周期的输入数据经第一处理电路、第二处理电路处理输出完成时，下一周期的第一处理电路的数据也刚好处理完成并开始输出。
2.如权利要求1所述的HS-SCCH信道编码装置，其特征在于，所述延时补偿单元使第二处理电路对输入数据的处理时间延时5个时钟周期。
3.如权利要求1所述的HS-SCCH信道编码装置，其特征在于，所述延时补偿单元为移位寄存器。
4.如权利要求1所述的HS-SCCH信道编码装置，其特征在于，所述计数器监测单元用于监测第二处理电路数据的输出，控制第一处理电路和第二处理电路输入数据的接收是指，所述计数器监测单元监测第二处理电路输出数据的发送计数器，当该计数器值等于预设的监测值时，所述计数器监测单元发出读下一个周期输入数据的读取信号，通知所述第一处理电路和第二处理电路读取数据。
5.如权利要求4所述的HS-SCCH信道编码装置，其特征在于，如果所述第二处理电路输出数据的发送计数器为减计数器，则所述计数器监测单元预设的监测值为35；如果所述第二处理电路输出数据的发送计数器为加计数器，则所述计数器监测单元中预设的监测值为45。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200710005679A CN101026412B (zh) | 2007-03-13 | 2007-03-13 | 高速下行分组接入的hs-scch信道编码装置 |
Applications Claiming Priority (1)
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| CN101026412B true CN101026412B (zh) | 2010-05-19 |
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101026412B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2708385C1 (ru) | 2016-07-01 | 2019-12-06 | Гуандун Оппо Мобайл Телекоммьюникейшнз Корп., Лтд. | Способ передачи сигнала, сетевое и оконечное устройства |
| CN107959522B (zh) * | 2017-10-18 | 2021-07-20 | 中国电子科技集团公司电子科学研究院 | 一种星间通信方法、天基骨干网及计算机存储介质 |
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- 2007-03-13 CN CN200710005679A patent/CN101026412B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN101026412A (zh) | 2007-08-29 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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