CN1009415B - 通讯开关控制器 - Google Patents

通讯开关控制器

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CN1009415B
CN1009415B CN85107738A CN85107738A CN1009415B CN 1009415 B CN1009415 B CN 1009415B CN 85107738 A CN85107738 A CN 85107738A CN 85107738 A CN85107738 A CN 85107738A CN 1009415 B CN1009415 B CN 1009415B
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赫伯特·约瑟夫·托盖尔
约瑟夫·罗纳德·尤迪查克
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Alcatel SA
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Abstract

一动态开关的开关控制器，响应应用***发来的命令为该动态开关提供控制信号，使该开关在该应用***中的源和目标之间建立和断开通路。该控制器包括多个指令寄存器，该寄存器被暂时地指定给一指令源，以便接收指令信号并对所述信号译码和将控制信号提供给建立或切断开关通路的开关。如果需要，该控制器可以将一返回信号供给一选择的目标以便能够确认指令的正确执行。在指令完成后释放控制寄存器以便再指定给另一指令源而已建立的开关通路保持不变。所以，可从任何源中接收指令来对该开关进行控制。

Description

本发明涉及一种开关控制器，更具体地说涉及这样一种开关控制器，它根据指令不断变化地将美国专利申请№682，033“提供动态分配开关通路的方法和装置”中所描述的那种类型的开关中的开关通路分配给各个源和目标（上述专利申请与本申请在同日提交并转让给本申请人）。
在现代通信和数据***中，需要快速而有效地在***中的各点间传递信息。这些***可用来在许多点间传送声音，数据或其它任何形式的信息，这些点在某些技术领域中通常被称作端口。大多数这样的***需要用开关有选择地连接***的各端口。现代的***必须有这样一种能力，即根据***的要求和指令不断变化地建立和断开各端口间的通路。
在使用脉码调制（PCM）和时分多路传输（TDM）技术的***中，端口间的通断可以包含有从端口到端口特定通断和一个或多个端口的定时通道间的定时通断。例如，在一个具有8个端口的***中（每个端口有32个通道），有256个源和目标需要开关通路的动态分配。
至此，可把一个特定源专用于传输指令来为每个源提供一条开关通路一旦将一条通路已分配给一个源，此通路对其它源的分配就被锁定。这样，只有保留源可用于接收指令来为其它源建立通路。当需要给两个源建立通路时，所需的指令将会延迟，这是因为单个的保留源只能传递一定量的信息，第二个指令必须排队等待后续的传输。
因此，在先有技术中需要这样一种开关控制器，它能处理从任何源所收到的为任何两个源之间建立通路的指令，甚至能处理在指令源和另外一个源间建立通路来传递指令源所收到的后续信息。
在题为“建立通信通路的装置”的美国专利申请（第682，228号）中，以及题为“通信***”的美国专利申请（第682，038号）中（这两份申请与本申请同日提交），描述了对这种动态开关和开关控制器的特殊需要。在题为“提供动态分配开关通路的方法和装置”的美国专利申请（第682，033号）中，（此申请与本申请同日提交）描述了一种动态开关。上面提到的三份美国专利申请结合在这里作为参考。
通过独创地使用CAM/RAM/CAM存储器陈列可获得上面提到的动态开关来完成不断地在多个源和目标之间提供空间和时间的通断。此存贮器陈列包括一源CAM区，一目标相关存贮器（CAM）区以及一数据RAM区，其中每一行构成一个字。为了建立一条通路，将一源地址贮存在一个 字的源CAM区，一目标地址贮存在同一字的目标CAM区。
当要选通数据时，将数据源的地址提供给TDM源地址总线上的源CAM，来对存贮在具有同样源地址的陈列中的一个字寻址。如果源地址相符，就将数据写入从数据主线寻址到的字符的RAM区。数据目标地址通过目标地址总线时分多路转换到目标相关存贮器（CAM）中。如果在目标地址上的数据目标的地址与一存贮的目标地址一致，就触发与此地址有关的数据RAM，而且将数据读取到数据总线上以便交付给数据目标。另外还提供有给存贮器陈列中的字赋值和非赋值地址的装置，以便不断地建立开关通路。
本发明为前述动态开关提供了一种开关控制器，此开关控制器根据从使用***中收到的指令，给动态开关提供控制信号，使开关建立和断开此***中任何源以及目标间的通路，并给一个源提供返回通路。
本发明的独创之处在于，可从任何一源接收用于建立或解除给一开关通路的指令。这些指令被解释，并且控制信号被提供给动态开关以建立上述指令所要求的通路。这样，就无需指定特定的源并且留作指令源。更具体地说，源和目标可以是一端口的分时通道，就象在TDM的应用中一样。这大大增加了可容纳的源和目标的数量。
控制器包括一个具有多行的存贮器陈列，例如五行，每行包括用于存贮指令码、数据和地址的CAM和RAM区。每一行组成一个独立的指令寄存器。
按照某源接收的特殊编码请求，可将一指令寄存器分配给一源（端口和通道）。由于是动态分配，任何能提供特殊编码的源都可成为建立通路的指令源。因此，只要分配给一指令寄存器的特殊源出现在数据总线上时，此源的数据就被寄存在已分配给它的指令寄存器中。将存入指令寄存器中的数据解码，给开关控制器和动态开关提供控制信号。这一过程连续进行，直到建立或断开通路所需指令或者执行所期望的功能完成为止，这时另一个编码指令从指令源传来，它使得指令寄存器不被分配。而后，另一需要指令寄存器的源可使用这一指令寄存器。同时，在动态开关中已经建立了通路，可以传输数据，直到通路要断开为止。在断开时，将建立一个新的命令源，一组新的指令被传输到一指令寄存器，提供断开以前建立的通路的控制信号。
因此，任何能传送特殊编码请求的源都可成为提供指令以为另一个源或自身建立通路的指令源。只要一个源用作指令源，指令就可以此源传递到开关控制器，此控制器将影响这些指令建立可以包括它自身源的通路。
在希望监视指令执行情况的场合，可以建立返回通路来把已执行的指令送到一监视终端。
本发明的一个目的是提供一用于动态开关的控制器，其中可以接收来自任何一个源的控制指令，用于在另一个源和一个目标或它自身和一个目标之间建立信息通路。
本发明的另一个目的是提供一开关控制器，它具有将已执行的指令送到一监视终端的能力。
本发明另一目的是提供一个具有许多指令寄存器的开关控制器，这些指令寄存器在对指令进行处理以建立开关通路过程中被指定给指令源，此后该指定寄存器被释放而开关通路保持不变。
本发明的另一个目的是提供一种开关控制器，它可以同时接受和处理多个来自任何一个***源的指令，此***源传输一个独特的编码请求指令，成为一个指令源。
参照权利要求和附图阅读下面的详细描述，本领域的技术人员将会清楚地了解发明的其它目的和优点。
图1给出了预定范围所示的本发明的开关控制器的功能框图。
图2是一个RAM单元的草图，此单元可用于存贮1位RAM数据，与RAM单元连在一起的是一锁存器，它可用于贮存前面已存到RAM单元的数据。
图3是一个CAM单元图，它可用可存贮和比较1位CAM数据。
图4是一读/写逻辑电路图，它可与如图2所示的RAM单元一起使用。
图5是一读/写逻辑电路的略图，它可与图3所示的CAM单元一起使用。
图6表示一数据字符结构的一般形式，它可用于本发明。
图7是本发明优选实施方案的详图。
图8是本发明所使用的可编程序的逻辑阵列 （PLA）解码逻辑和指令定时电路图。
图9到图11是用于本发明的各种形式的运行的定时信号图。
图1是根据本发明构成的在予定范围给出的开关控制器的功能框图，开关控制器可与开关10一起使用，在题为“提供动态分配开关通路的方法和装置”美国专利申请682，033号”中公开了上述开关，在此作为参考与以综合。开关10由一个包括一个源CAM12，一数据RAM14，和一目标CAM16的CAM/RAM/CAM存贮器阵列组成。源CAM12与源地址总线18相连，用来接收和传输源地址。目标CAM16与目标地址总线20相连，用来接收和传输目标地址。数据RAM14与TDM数据总线22相连。
一源地址电路19接收来自计数器101的时隙信号并在选定的时隙期间提供源地址给源地址总线18。一目标地址电路21接收来自计数器101的时隙信号并在选定的时隙期间提供目标地址给目标地址总线20。地址总线上的地址的时序与一个TDM数据总线以及与它相连的源和目标相一致，如图9所示。源地址电路和目标地址电路包括用于产生地址的计数器。
开关10的CAM/RAM/CAM存贮器阵列可以有任意数量的字线，例如在优选实施方案中用72个字符。如前面提到的专利申请中所描述的，源CAM12有一个输出S    BuSY，当把出现在源地址总线18上的一个地址与存贮地址比较，并发现此地址没有存贮在源CAM12中，上述输出提供一个例如逻辑电平为0的指示。同样，当把出现在目标地址总线20上的一个地址与存贮地址比较，发现此地址没有存在目标CAM16中，则目标CAM提供一逻辑电平为O的输出D    BuSY。因此，如果一指令要求数据RAM写入或读出一个特殊源地址或目标地址，而且未在源CAM或目标CAM中发现此地址，则不是S    BuSY输出就是D    BuSY输出将会处于O逻辑电平。一拒绝逻辑电路24将根据S    BuSY或D    BuSY的O逻辑电平信号在线100上提供逻辑电平为1的输出，它表示一个指令被拒绝了。
开关控制器的心脏部分由若干个指令寄存器26的存贮器阵列组成。每一指令寄存器为行的形式并包括多个CAM和RAM区。将要描述的实施方案中，将有5个指令寄存器26，然而，图中只给出了一个指令寄存器的电路结构。每一指令寄存器都有一数据RAM区28，每个区包括16个RAM单元，用来存贮16位数据。数据RAM区28与一锁存部分30相联。每一数据RAM单元与一个锁存器相连。读/写逻辑32与指令各存贮器的所有数据RAM区相联。数据可通过读/写逻辑32从TDM数据总线22上写入或读出。
每一指令寄存器都有一源RAM34，它包括8个RAM单元，用来存贮源地址。指令寄存器的源RAM区34与读/写逻辑36和38相联。读/写逻辑36与源地址总线18相连，用来从和向地址总线18读写地址。读/写逻辑38与TDM总线22相连，用来从和向数据总线上读写数据。
每一指令寄存器有一分配CAM区40，它包括8个CAM单元。此分配CAM区40与读/写逻辑42和44相连。读/写逻辑42与源地址总线18相连，用来从和向此主线读写地址。读/写逻辑42也与一条八位总线46相连，当指令拒绝信号提供给读/写逻辑42时，用来将提供给赋值CAM40的地址写入总线46。因此，指令拒绝信号作为阅读信号被提供给读/写逻辑42。读/写逻辑44与TDM数据总线22相连。
每一指令寄存器有一个赋值位48，它是一单个的CAM单元。读写电路50和52与赋值位相联。
目标RAM区54包括八个RAM单元，每个指令寄存器都有一个这样的RAM区。此目标RAM区与读/写逻辑56和58相联。读/写逻辑56与目标地址总线20连相，而读/写逻辑58与TDM数据总线22相连。
每个指令寄存器都有一个应答CAM区60，它有八个CAM单元。应答CAM区与读/写逻辑62和64相连。读/写逻辑62与目标地址总线20相连，而读/写逻辑64与TDM数据总线22相连。
最后，每个指令寄存器包括一控制CAM区，它包括一执行位68，一分类位70和一应答分类位72，每一位与一比较/写入电路74、76、78和写入电路73、75和77相连。
TDM数据总线与多个输入/输出端口80相连，通过这些端口可以接收和传输信息。端口主要包括一些源和目标，这些源和目标可以包括若干PCM串行线或并行数据总线。每一端口可以在多个定时通道接收PCM信息，例如32个通道，这些通道在通常所说的结构上是一样的。因此，一个端口的每个通道可以是一个源或一个目标。本发明的开关控制 器和图1所示的开关10只适用于题为“建立通信通路的设备”的美国专利申请（第682，228号）和题为“通信***”的美国专利申请（第682，038号）中所叙述的***，上述两申请与本申请同日提交。
输入/输出端口80，更具体地说从源和目标来的这些端口的通道，在预定的时隙（TS）期间（在每个通道时间中有16个时隙），以刚才提到的两份专利申请中所描述的公知的方式与TDM数据总线22相连。TDM数据总线是一条具有16线的并行总线，每根线用于数据中的一位。
数据总线22与门82相连，此门检测用来请求指令寄存器的特殊代码字。门82响应代码字提供一个称为信息包起动（SOP）的信号给与门84和86。
赋值优先逻辑电路88监视五个指令寄存器26的赋值，以确定哪些赋值给指令源。如果所有的五个指令寄存器都赋值给指令源，一指令寄存器满信号将被提供给门84。因此，当门84接收一时钟信号，一个SOP信号和一指令寄存器满信号时，它向线90提供SOP无效信号，表明SOP信号已被拒绝了。线90也连接到分配CAM区40有关的读/写逻辑42的阅读输入上，以便请求成为指令源的源地址在八位总线46上被读出。
赋值优先逻辑88对五个指令寄存器26中的每一个都有一个输出和一个输入。赋值优先逻辑提供一个信号给最高优先赋值指令寄存器26的门86，以便响应此信号的门86，SOP信号和CLK信号将把一逻辑电平1加到经过所有最优先权未分配指令寄存器26的CAM和RAM单元的字线上，进而使上述单元写入或读出。赋值位48贮存指令寄存器的状态，并通过缓冲器92供给赋值优先逻辑88一输出，以使逻辑保持现有状态。
指令寄存器的操作以及它对指令信号的响应将在下面讨论。然而，指令寄存器26的许多操作控制由控制CAM66提供，在其内分类，执行和应答分类位决定执行什么控制功能。控制功能本身具有指定优先，这样，如果在两个或更多的指令寄存器上要完成分类功能，此分类功能将首先在最优先指令寄存器上完成。同样，在存在功能优先，例如，执行功能将优先于应答分类功能，而应答分类功能又优先于分类功能。因此，控制优先权逻辑电路94对每一个指令寄存器都通过缓冲器96接收来自三个控制CAM位中的每一个的输入。控制优先权逻辑94提供五个输出，每一输出经一与门98提供给一个指令寄存器。与门98把一个输出加到通到指令寄存器26的所有CAM和RAM的一条字线上，进而，使该指令寄存器中的各CAM和RAM可以被读出和写入。控制优先权逻辑94执行双重优先。首先，根据控制功能建立优先，然后基于指令寄存器的优先建立优先。控制优先逻辑94具有另一个输出，它给一指令定时电路97提供控制功能信号。
拒绝逻辑24提供的指令拒绝信号作为如前所述的读/写逻辑42的读信号功能一样的功能出现在线100上，以便被拒绝指令的指令源地址可以读到八位总线46上。线100也与输入到读/写逻辑32和拒绝码电路102的写输入相连。拒绝码电路102的一个输出与TDM数据总线22相连，并且当在线100上接到指令拒绝信号时，提供一预定的拒绝码信号给数据总线。同时，输入到读/写逻辑的写信号使数据RAM28记下此特殊的拒绝码，以便指令寄存器将保留下指令被拒绝的记录。
分类PLA104与TDM数据总线22相连，用来对从指令源接收的操作码（OP码）进行解码，并且提供已解码指令信号。分类PLA104接收控制优先逻辑的输出信号和时隙13的信号。指令信号加到指令定时电路97，此电路也接收控制优先逻辑的输出信号。
计数器101接收来自所使用的***的时钟信号CLK，并提供时隙信号TS给定时控制逻辑电路99和指令定时电路97。
定时控制逻辑99提供下例定时信号来控制开关控制器：
Z    COMP，C    COMP，C    PRG，T    DSG，F    DSG，C    TIME，DRD，DWR，CIRWR，CFWR，ASWR，AS    COMP和ASRD。指令定时电路97提供下列定时信号给开关10来执行指令：SWR，SRD，SDWR，SDRD，DWR，DRD，EWR，ERD，EDWR，EDRD，EXWR0，EXWR1，RSWR0，RSWR1，STWR0，STWR1，PWR，RRDRDWR，RDRD，ICAWR和开关10的写读信号。
在前面提到的参考专利申请中的特征应用中，使用的***可有一个输入/输出端口80，它适于与一控制器（例如微计算机）相接，在题为“适于微计算机使用的接口”的美国专利申请（第682，035号）和题为“直接传输数据的接口”的美国专利申请（第682，034号）中分别公开了这种联接，这两份专利申请与本申请同日提交。可以认为这种控制器是 一种提供指令的智能源。当然，其它输入/输出端口80也可以是能够提供指令并激励-SOP的智能源。线100上的指令拒绝信号，线90上的SOP拒绝信号和八位总线46连接到控制器联接口上，以便当使用***要求时控制器响应这些信号。
当一个源通过将一个字写入TDM数据总线提出一个请求而成为指令源时（该字具有一独特的码，门82响应此码提供-SOP信号），开关控制器开始工作。假定有一个未赋值的指令寄存器，优先逻辑将与SOP信号一起启动最高优先未赋值指令寄存器的CAM和RAM单元，以便请求成为指令源的源地址可被记入赋值CAM区40。下一次，TDM总线接收来自指令源的数据，赋值CAM区将识别地址，进而，使数据RAM区28启动，并允许TDM总线上的数据记入数据RAM。同时，分类位将被记成逻辑电平1。分类位将在后续时隙内产生一字线，并使得能够完成分类控制功能。通过将数据RAM中的数据读到TDM数据总线上并且同时启动分类PLA104，完成分类控制功能。分类PLA104对数据RAM中包括的OP码位进行解码，以确定指令源发出那种可能的指令（例如64个指令）。响应解码指令信号和定时信号，指令定时电路97提供许多个写和读控制信号。同样，定时控制逻辑电路99提供开关控制器定时信号。各种类型的这些信号都是用来控制根据下面将要说明的时间图控制本发明的控制器和开关10。如果解码指令要求的话，在分类功能之后执行功能，而后，是应答分类功能。
分类功能在指令寄存器的各区之间传送数据。执行功能把数据从指令寄存器传输到开关，或从开关传输到指令寄存器。应答分类功能将开关中的源或目标CAM读到TDM数据总线，而后，将地址记入指令寄存器的数据RAM中。
参看图2，它给出了用于数据RAM28的一个RAM单元106的略图以及作为锁存区30的锁存单元108的略图。RAM单元106包括一存贮器区，此区包括晶体管110、112、114和116，它们以标准方式相互连接。RAM单元是一动态RAM，因此它需要一刷新装置。依此，要有耗尽型晶体管118和120并以标准方式联接使RAM静止以此消除刷新。晶体管110和114与一字线WL相连，用来启动RAM单元并将它分别与位线BL和 BL相连。位线跨越所有五个指令寄存器，并连接与指令寄存器的一个特殊位有关的所有的RAM单元，RAM单元以标准方式工作，就象前面参考的题为“提供动态分配开关通路的方法和装置”的专利申请中所描述的那样。存在RAM单元中的数据被存贮在节点122和124。
锁存单元108包括反相器126，此反相器的输入与RAM106的节点124相连。反相器126的输出通过晶体管128与另一个反相器130的输入相连。反相器130的输出通过晶体管132与位线BL相连。反相器130的输出也与反相器134的输入相连，此反相器的输出通过晶体管136与反相器130的输入相连。晶体管128与一应答锁存字线RPLWL相连并由它控制，而晶体管136与反向应答锁存字线RPLWL相连并由它控制。晶体管132与应答字线RWL相连并由它控制。
参看图3，它给出了可用于分配CAM区40，应答CAM区60，或控制CAM区66为标准CAM单元138的电路。标准CAM单元由相似于图2所示单元106的RAM的存贮区和一比较区组成。比较区由连接在地与比较线COMP    OUT之间的串连的晶体管140和142组成。
晶体管140响应存贮在节点124的信号，而晶体管142响应地址线 AL上的信号。晶体管144和146串连在地和比较线COMP OUT之间。晶体管144响应在节点122上的信号，而晶体管146响应地址线AL上的信号。CAM单元以一种与前面参考的专利申请中描述的CAM单元类似的方式工作，只有一点例外，即本发明的单元具有成对的位线和地址线。实质上一位线用于写入单元的存贮区或读出，而当进行比较时使用地址线。
参看图4，它给出了读/写电路148，此电路可用来与图2所示那种RAM单元相联的位线对读出或向其中写入。在读/写逻辑36、38、32，56和58中使用了多个电路148，每一电路用于一个位线对。电路148也可用于读/写逻辑44和64。读/写电路148包括一端点158，用来连接一总线，以从总线接收数据或向总线输送数据。端点150与反相器152的一个输入端相连，此反相器的一个输出端通过晶体管154与一位线 BL相连。反相器152的输出也与另一个反相器156的输入相连，此反相器的一个输出通过晶体管158与位线BL相连。端点160适于接收写信号WR，此端点与晶体管154和158相连，以便使来自线的数据流到位线 BL和BL。在开始写操作之前，位线通过晶体管162和164进行预充电，晶体管 162和164响应端点166上的预充电信号PRG。端点166上的预充电信号PRG使晶体管162和164导通，并提供一VDD信号给位线，迫使它们成为逻辑电平1。为了阅读存贮在RAM单元中的数据，读/写电路148包括一与位线 BL相连的晶体管168，此晶体管响应端点170上的读信号RD。晶体管168把位线 BL连接到反相器172上，该反相器的一个输出与端点150相连，用来向此端点提供读出数据。读/写电路148的工作方式与前面参考的专利申请中的读/写电路的工作方式相同。
参看图5，它给出了可与图3所示CAM单元138结合使用的读/写电路174。电路174用于读/写逻辑42和62来控制CAM单元，为了连接读写CAM单位的一条总线而设置端点176电路174包括许多与图4中电路148中的元件条似的元件，这些元件具有同样的参考号，并以同样的方式工作。图5所示的附加元件，有地址线 AL和AL，它们分别通过晶体管178和180与反相器152和156的输出相连。晶体管178和180响应端点182上用于启动比较操作的比较信号COMP。晶体管184连接在地址 AL和地之间，而晶体管186连接在地址线AL和地之间。晶体管184和186由端点188上的放电信号DSG控制。读/写电路174的工作已在前面参考的专利申请中进行了说明。图5所示电路174的唯一区别在于其功能是利用地址线 AL和AL来完成的，而读和写是利用位线 BL和BL来完成的，这与前面参考的专利申请中描述的电路相反，其中，读、写和比较都是在位线上完成的。
参看图6，它给出了本发明所使用的字的结构和形式。如前所述，TDM数据总线是由16行组成的并行总线。因此，每一数据字符由16位组成，在图6中标为位O-F。位0-7被看作字符的低字节，它们包含有地址信息，如字母d1标注。包含位8-F的高字节包括协议位E和F和操作码位8-D，由字母i表示。如前所述，启用字包SOP只能由可成为指令源的智能终端送出，字包的启动包含16位一其中一位是协议位，一般位E包含逻辑电平1。一般将地址位0-7提供给赋值CAM区40，源RAM区34，目标RAM区54，和应答CAM区60，每一区都有贮存8位地址信息的能力。数据RAM区28有贮存全部16位字符的能力。分类PLA104用来对操作码位8-D解码。
参看图7，它给出了指令寄存器26详图。赋值优先逻辑88是5行5列的阵列，每一行和列与5个指令寄存器中的一个相联。图中出示了5列，但只出示了两行。列190表示最优先指令寄存器，它连接到与门86的一个输入，此门也接收时钟信号CLK和存贮信号起动SOP。乘下的列192与低优先指令寄存器相连，这些寄存器如在图中所标的下一个指令寄存器所示。与每一指令寄存器相联的行由连接在列和地之间的多个晶体管组成，它们由反相器194和196的输出控制。对第一或最先指令寄存器说，晶体管198与列100相连，并由反相器196的输出控制，晶体管200与剩下的列192相连，并由反相器194的输出控制。各列通过耗尽型晶体管与VDD相连，这些晶体管将各列充电至逻辑电平1。
与门86的输出与字线202相连，此字线延伸到指令寄存器的所有CAM和RAM。分配位48是一个RAM单元，其结构是根据图3所示的略图构成，其中字线WL是线202，比较输出COMP    OUT与比较线204相连。赋值位48的地址线和位线与读/写电路50相连。电路50包括晶体管206和208，它们用于将逻辑电平1写入任何一指令寄存器的赋值位，此寄存器由于其字符线202上有逻辑电平1而被启动。晶体管206和208响应信号CIWR，将逻辑电平1写入赋值位。晶体管210和212与地址线相连，相应于CFWR信号，来用逻辑电平1启动比较操作。读/写电路52由晶体管214和216组成。它们响应信号ICAWR，用来将逻辑电平0写入所有的已启动的赋值位，此位也用来不赋值指令寄存器。
在启动比较操作之前，比较线204必须予充电至逻辑电平1，这由响应信号FDSG的晶体管218完成。比较线204通过响应时钟信号CLK的晶体管220连接到反相器194的输入上，为把比较线连接到反相器194上。
当一个源要成为指令源，且使一指令寄存器26分配给它，此源产生一特殊的编码信号，此信号由门82解码（如图1所示），门82接着提供包信号起动SOP。分配一指令寄存器给一个源的第一步是在五个指令寄存器的所有赋值位上将存贮位与逻辑电平1进行比较操作。对那些被赋值且赋值位记为逻辑电平1的寄存器，比较线204将保持在逻辑电平1，而对没有被赋值的寄存器，比较线204将下降为逻辑电平0，响应时钟信号的晶体管220将比较线204与反相器194相连。在收到时钟信号之前，所 有的列190和192将变成逻辑电平1，这是由于如果晶体管198和200断开，耗尽型晶体管就连接到VDD上。如果图7所示的第一指令寄存器进行比较，并在比较线204提供一逻辑电平为1的信号的话，晶体管198将导通，使得列190降至逻辑电平0，而那一行的其它晶体管200将保持断开。如果下一个指令寄存器没被赋值，对于那个寄存器的晶体管198将保持断开，而晶体管200将导通，驱动那些列到逻辑电平0。只有没被赋值的最优先指令寄存器的那一列保持逻辑电平1。
假定第一指令寄存器的赋值位处于逻辑电平0，表示它没被赋值，列190将保持逻辑电平1，而列192将被驱至逻辑电平0。在比较操作之后，SOP信号将被提供给与门86，在下一个时钟脉冲时，字线202将被提供逻辑电平1，信号启动此寄存器的所有CAM和RAM。当字线202被记为逻辑电平1，信号CIWR将被提供给读/写电路50，以将逻辑电平1写到赋值位48，表明它的指令寄存器已赋值。与此同时，一个1被写入赋值位，新指令源的地址被读/写逻辑42从源地址总线18记入赋值CAM区40。
假定在初始比较操作中发现所有五个指令源都已被赋值，则已赋值优先逻辑88的所有五列都将被驱至逻辑电平0。赋值优先逻辑88的各列与或非门22相连，此门响应所有的0逻辑电平输入，提供一逻辑电平为1的输出，标为指令寄存器已满，CRFULL。CRFULL信号与时钟信号和SOP信号一起被提供给与门84，响应上述信号的该门，提供一SOP拒绝信号，表明请求源的包请求起动被拒绝了。
赋值CAM区40由CAM单元构成（如图3所示）并与字线202和比较线224相连。赋值CAM区40的RAM单元的位线与读/写逻辑42相连，此逻辑包括与图5所示电路相同的电路。逻辑42与源地址总线18相连，并接收信号ASWR，ASRD和ASCOMP。位线也与读/写逻辑44相连，此逻辑包含与图4电路相同的电路，并与数据总线22相连。逻辑44接收读/写信号ADWR和ADRD。
从赋值CAM40中有8个输出提供给8位总线46。为简单起见，图中只示出了一个输出。晶体管226连接在位线拒绝 BL和或非门228的一个输入之间，它响应线100上的指令信号。或非门的另一个输入通过晶体管230与位线 BL相连，晶体管230响应线90上的SOP拒绝信号。或非门228的输出与八位线46的一条线相连。
缓冲器232连接在比较线204和224之间将比较线204与224隔离。晶体管234连接在VDD和比较线224之间并响应信号FDSG来对比较线224进行充电。
因此，分配CAM40存贮八位地址，这些地址可通过读/写逻辑44从数据总线22中读出和写入。此外，赋值CAM贮存通过读/写逻辑42写入和读出源地址总线。通过读/写逻辑42完成赋值CAM40中的比较操作，并且按照ASCOMP通过地址线进行比较。
与门236连接在比较线224和字线202之间，它的一个输入与比较线相连，输出与字符线相连。此外，与门236的一个输入与时钟CLK相连。与门236的作用是当赋值CAM40中进行比较操作并在比较线224上发现比较信号是逻辑电平1信号提供逻辑电平为1的信号给字线202。比较线224也与门238的一个输入相连，此与门的另一个输入与反时钟信号 CLK相连。与门238的输出是信号RPLWL，它被提供给反相器240，此反相器输供一输出 RPLWL。
源RAM34包含八个CAM单元，其结构如图2中存贮器区106。RAM单元的位线延伸到包括图4所示电路的读/写逻辑36。逻辑36与源地址总线18相连，而且它也接收读/写信号SRD和SWR。每一源RAM单元的位线也经过每一指令寄存器对应的RAM单元延伸到读/写逻辑38。逻辑38包括图4所示电路，并与数据总线22相连，并且接收读/写信号SDRD和SDWR。源RAM的唯一功能是存贮八位地址，这些地址可记入或读出地址总线18或数据总线22。源RAM区34的单元与字线202相连并由它启动。
数据RAM区28和锁存区30包含16个数据RAM和锁存单元，如图2所示，RAM单元连接到字线202上，位线延伸到结构如图4所示的电路的读/写逻辑32。读/写逻辑32与数据线22相连，并接收控制信号DWR和DRD。锁存区30的单元用来接收RPLWL信号，RPLWL信号和RWL信号，这些信号的由来将在下面描述。
读/写逻辑32允许数据RAM区28从数据总线写上或读入数据。锁存区30允许存在存贮单元区106 的一位在收到 RPLWL信号和RPLWL信号时存入锁存区108， RPLWL信号是响应比较线224上的比较信号被提供出来的。当RWL处于逻辑电平1时存贮在锁存区30的数据可被读到位线BL上，进而当有适当的指令时，允许信号从数据RAM28和锁存区30读到数据总线上。
目标RAM区54对于每个指令寄存器有八个RAM单元，每个RAM单元的结构如图2中的存贮单元区106。存贮单元106与字逻辑202和位线对相连，位线对与读/写逻辑56和58相连，读/写逻辑56和58包括结构如图4的电路。读/写逻辑56与目标地址总线20相连，并接收控制信号RWR和RRD，读/写逻辑58与数据总线22相连，并接收控制信号RDWR和RDRD。
应答CAM60有（对于每个指令寄存器）八个CAM单位，其结构如图3所示，每个都与一个字线202相连，并与位线对和地址线相连。位线对和地址线与读/写逻辑62相连，此逻辑有电路与图5相同结构的电路，这些电路与目标地址总线20相连，并接收控制信号EWR和ERD和ECOMP。位线对也要连接到具有按图4连到数据总线22和接收控制信号ERWR和EDRE的电路结构的读/写逻辑64上。CAM单元的比较输出COMP    OUT线与比较线242相连，比较线242连接到与门244的一个输入端。与门244的另一个输入端与时钟信号CLK相接，并在其输出端提供RWL信号。晶体管246连接到比较线242和VDD之间，并响应信号TDSG给比较线242预充电。
因此，当在应答CAM60中地址线和存贮数据间进行比较时，比较结果信号被提供给门244，此门提供RWL信号给锁存区30，以便允许锁存的信号被读入数据总线22。地址可通过读/写逻辑62和64写入应答CAM60和从应答CAM60中读出。
执行位68，应答分类位72和分类位70构成CAM单元，在每个指令寄存器26中提供一位。每位与字线202相连并且当字线处于逻辑电平1时，被此字线启动。分类CAM有一对位线，其一根连接到写电路75，另一根连接到比较/写电路76。写电路75由晶体管246和248组成，它们分别连接到地和VDD，并响应信号STWR1将逻辑电平1写入分类CAM70。比较/写入电路76由晶体管250和252组成，它们分别将位线 BL和BL接到VDD和地。晶体管250和252响应信号STWRO将分类CAM记到逻辑电平0。比较/写入电路76也包括晶体管254和256，为将地址线 AL和AL分别连到地和VDD一并响应信号CCOMP使分类CAM执行逻辑电平为1信号的比较操作。分类CAM有一个比较输出线250，它由响应信号CPRG的晶体管260预充电，比较输出线258提供CCOMPOUT信号。
应答分类CAM72有连接到比较/写电路78的位线对和地址线。应答分类CAM单元72的位线与写电路77相连，写电路77由晶体管262和264组成，它们将位线BL和BL分别连接到地和VDD，上述晶体管响应信号RSWR1将应答分类CAM单元写到逻辑电平1，位线也与比较/写电路中的晶体管266和268相连，用来将位线 BL和BL分别连到VDD和地，上述晶体管响应信号RSWRO，将应答分类CAM写到逻辑电平0。地址线 AL和 AL分别连接到晶体管270和272上，为了将地址线 AL和AL分别连到地和VDD，以响应信号C COMP，此信号以逻辑电平1启动一比较操作。应答分类CAM72有一比较输出线274，晶体管276响应信号CPRG将此比较输出线预充电至逻辑电平1。比较输出线274提供C COMP OUT信号。
执行CAM68有一对位线，其一根与比较/写入电路74相连，另一根与写电路73相连。写电路73由晶体管278和280组成，为将位线 BL和BL分别连到地和VDD。晶体管278和280响应信号EXWR1，将执行CAM单元写到逻辑电平1。比较/写入电路74包括晶体管282和284，为了将位线 BL和BL分别连到VDD和地。晶体管282和284响应信号EXWRO，将执行CAM单元记入逻辑电平0。地址线 AL和AL分别与晶体管286和288相连，这些晶体管将地址线分别与地和VDD相连。晶体管286和288响应信号CCOMP来启动比较操作，其中，执行CAM单元与逻辑电平1信号的比较。执行CAM68有一比较输出线290，它被响应信号CPRG的晶体管292预充电至逻辑电平1。比较输出线290提供CCOMP OUT信号。
比较输出线290，274和258通过响应于信号C    COMP的电阻294分别连到缓冲器296，298和300的输入端。缓冲器296，298和300详细表明了图1的框图中示出的缓冲器96并将比较输出线连到控制优先逻辑94。
如前所述，控制优先逻辑94首先通过控制功能优先而后借助于指令寄存器优先而建立优先。控制功能优先是通过下述三列建立起来，即：302分配给分类控制功能，304分配给应答分类控制功能而306分配给执行控制功能。这些到扩展至全部5个指令寄存并且当三极管326和328截止时，通过利用耗尽型晶体管和VDD而保持在逻辑“1”电平。三极管308、310和312被分别连到列302、304和306，而且这三个三极管的功能是响应于逻辑电平“1”比较输出信号（即在比较输出线258、274和290上的CCOMP    OUT）通过接“地”而将各列驱动至逻辑“0”电平。所以，如果它们各自的指令CAM在逻辑电平“1”处提供一比较输出，则将把列驱动至逻辑“0”电平。
各个列的一端被连至功能逻辑电路，该电路包括反相器301，或非门303和或非门305。分配给执行功能的列306与反相器301相连，该反相器在任一执行CAM68提供比较输出时以逻辑电平“1”提供“EXECUTE”输出，或非门303的输入端与列304和反相器301的输出相连，并仅当应答分类CAM比较时和执行指令输出处于逻辑“0”电平时，它以逻辑“1”电平提供一“REPLY    SORT”输出。或非门305有三个输入、即到302，反相器301的输出以及或非门303的输出。或非门305当分类CAM比较时提供一逻辑“1”电平输出作为一SERT输出，而且应答分类输出和执行输出都处于逻辑电平“0”。
与门314的输入端与缓冲器300、列304和306相连并提供一输出至或非门318的一个输入端。与门316的输入缓冲器298和列306相连并有一输出与或非门318的一输入端相连。或非门318还有一输入与缓冲器296相连。或非门318有一与反相器320相连的输出端。控制优先逻辑94的指令寄存器优先级区包括一5×5的阵列，它们对应于指令寄存器26的数字。阵列包括多个列322和324，对应于最优先指令寄存器的列322和对应于低优先指令寄存器的列324。在每列的一端使用VDD和耗尽型晶体管，从而使在由阵列中使用的晶体管没有将它们驱动至逻辑“0”电平时，该列保持为逻辑“1”电平。行与指令寄存器有关而且每行包括一三极管326，该三极管被连到与行的指令寄存器有关的列上，而三极管328被连到与低优先指令寄存器有关的列上。三极管326响应于来自或非门318的逻辑“1”电平以便将与它的指令寄存器有关的列驱动至逻辑“0”电平，而三极管328通过反相器320的输出进行控制并响应于由其而来的逻辑“1”电平以驱动与所有优先指令寄存器有关的列至逻辑“0”电平。所以，对于控制一具有反相器320的逻辑电平1的最优先指令寄存器将会有逻辑电平为1的列。
与门98具有一输入端，它连到和其控制寄存器有关的列而其它输入端被连接以接收CTIME信号和一时钟信号CLK。门98的输出与字线202相连。所以，倘若与任何指令寄存器有关的列在CTIME和CLK期间处于逻辑电平“1”，则门98将提供一逻辑电平“1”信号给字线202从而触发指令寄存器的CAM和RAM。
参见图8，其中示出了一个电路实例，该电路可被包含在分类PLA104和指令定时电路97中。
如前所述，为了通过数据字D接收位8，而将分类PLA104与数据总线22相连（其中述及的位包括指定指令字的操作码，而该指令是分配给开关控制器的）。分类PLA包括具有用来接收SORT信号和时隙13信号的门331的锁存电路330。如果进行了分类，则在时隙13时将位计入锁存电路并存在其中。每个操作码位都作为位和反相位出现在锁存电路330的输出端。因此，锁存电路提供了12条输出线322。由多个列334截断线332从而形成了矩阵。列334的多少与可以通过开关控制器执行的指令的多少是相对应的。通过VDD以及在列的一端形成的耗尽型晶体管，在矩阵中三极管没有将列驱动至逻辑电平“0”时，使列维持在逻辑电平“1”。为了对位8通过D而提供的编码的操作指令进行译码，在整个矩阵中，选定的行、列的交点处标示的斜线放置三极管。所以，对于每个表示分类PLA的指令，只有一列334将保持在逻辑电平“1”，因此，以此识别将被执行的特殊指令。
列334跨越另一组行338而且形成了另一矩阵。行338（每行对应于用于开关控制的读或写信号），并转换以执行一个指令。还提供了另外六列，340，341，342，343和344，355。340、341和342被分别连到图7的功能输出端：SORT、REPLY和EXECUTE，倘若在它们的有关CAM单元上提供了一比较输出C    COMP    OUT，则它们将被驱动至逻辑电平“1”。列343、344和345分别与时隙 信号TS13，TS14和TS15相连。当晶体管346截止时，借助于VDD和与其相连的耗尽型晶体管，行338被充电至逻辑电平“1”。晶体管346被设置于整个矩阵之中，所以根据被译码的指令，所选定的行338将被驱动而至逻辑“0”电平。在每行338中都设置了一个反相器348以便将选定行中的逻辑电平“0”转换成逻辑电平“1”。列340至345截断行而形成用于控制定时的另一矩阵，而所述的定时是执行译码指令所要求的各种读、写信号。将反相器350置于列340至345的输入和矩阵之间。晶体管352位于矩阵的交点处以决定每个读、写信号的定时。例如，当执行分类功能时，输出354在时隙13期间将提供一逻辑“1”电平。输出356在时隙14期间执行应答分类功能时将提供逻辑电平1。以与之相似的方法，当实施执行功能时，在时隙14期间内，输出358将提供一逻辑电平“1”。所以，当执行指定的控制功能时，指令定时电路97的各个输出将在恰当的时隙期间提供前述的所有读、写控制信号。
参考前面提及的题为“用来提供动态分配开关通路的装置和方法”的申请中，它表明开关10在16个标号为0-15的时隙（TS）的周期中，如何操作。本发明也以16个时隙为周期进行操作，这些时隙是通过接收从利用***而来的时钟信号，CLK的计数器101所控制的。该16个时隙完全占用了信号通道时间，而且如前面所讨论的，每一帧有32个通道。
参见图9，其中示出了用于控制开关控制器的有关的各种信号定时。图9所示的定时装置允许连接5个源S1至S5、6个目标D1至D6，源和目标可以是实际的输入/输出端口（例如图1所示的端口80），也可以是脉冲编码调制PCM线路中的端口和通道。在图9所示的16个时隙的通道时间内，TDM数据总线在时隙2到12期间存取源和目标，即当TS信号选通了输入/输出端口80以使端口发送或接收从数据总线来的数据的时期存取源和目标。在其中的一个时隙期间，当源访问数据总线时，要求源成为指令源的特殊编码字出现在门82面前，门82根据其而提供在图9中以剖面线表示的SOP信号，它指出该信号的出现与否取决于源时隙之一是否识别出唯一码。
在将源与TDM数据总线相连之前由CFWR信号启动指定位和逻辑电平“1”相比较。这一比较操作将更新分配优先逻辑电路而且可导致产生CR    FULL信号。该CR    FULL信号在图9中从截面线表示，该信号可能还是不可能为逻辑电平“1”将取决于是否所有的指令寄存器已经赋值。一旦CR    FULL信号成为逻辑“1”电平，则子序列SOP信号以及在时隙3中的时钟信号CLK将导致产生-SOP    REJECT信号。
在源被连到TDM数据总线之前的一个时隙中，通过地址总线提供了该源地址，且源地址将出现在读/写逻辑42处。随着可能的SOP    REJECT信号，一个ASWR信号在同一时刻出现，而且该信号因此而将来自源地址总线的源地址写到分配CAM40的位线上。然后，由于晶体管230上的SOP    REJECT信号的结果，在位线上的信号被读到8位总线。
如果所有指令寄存器都没被赋值而且没有产生SOP    REJECT信号，则SOP和时钟信号将同时在最高优先未赋值指令寄存器的字线202上产生一逻辑电平“1”字线信号WL。该字线将触发用于特定控制寄存器的所有CAM以及RAM。与字线信号WL相同时，将与CIWR信号一起提供一ASWR信号。这些信号使赋值CAM40将来自表明源的地址总线的地址写入将被分配的指令寄存器。该CIWR信号导致了一个逻辑“1”电平（它将被写入赋值位48），由其表明了指令寄存器对源的分配。以上，描述了将指令寄存器赋于一特定源和将源地址写入赋值CAM40所必要的信号的定时。
假定例如把指令寄存器分配给源S1，则源S1的地址会被写入赋值CAM40。在下一帧期间，源地址总线将源地址送至读/写逻辑42。在时隙2和3期间，将出现源地址S1，而当时隙2的第二半时间内，将一个ASCOMP信号供给读/写逻辑42，它将赋值CAM40中的比较操作初始化。由于源地址S1事先已被写入赋值CAM，所以将在线224上提供一逻辑电平“1”的比较输出，这将通过门236导致在字线上产生一字线信号WL。所以，触发了指令寄存器中的所有CAM和RAM。当CAM和RAM都被触发尤其在时隙3的第二半期间内，一个DWR信号被供给与数据RAM有关的读/写逻辑32′所述读/写逻辑32允许在TDM数据总线上的信息被写入到数据RAM28中。该数据将以下面描述的方法进行操作。应该指出，在这时，即当时 隙3的第二半期间时，提供了一STWR1信号因此而将一逻辑电平（1）写入提供一指示的分类CAM70，该指示表示将发生分类控制功能以便对存贮在数据RAM中的数据进行操作。
为了解释应答锁存区30和应答CAM60的功能，应该指出，在时隙2的第二半期间，一AS COMP信号被供给读/写逻辑42以启动比较操作从而产生一逻辑电平“1”，该电平是在赋值CAM40比较输出线224处提供的。在时隙3期间，该逻辑电平“1”连同一时钟信号在字线202上产生一字线信号WL。然而，在时隙3的第二丰期间之前，作为在门238处出现的时钟信号 CUK和比较输出线信号224之结果，由门238将产生一RRLWL信号。因此，在先于字线WL产生之前的时隙3的第一半期间，该RPLWL和 RPLWL信号被放在锁存区30。RPLWL和 RPLWL将允许在数据RAM区28中的数据通过从数据总线写一新数据从而抹掉它之前被传送到锁存区30。这发生在WL产生的时隙3的第二期间。通过启动在应答CAM区60上的比较操作，可将存于锁存区30中的数据读到一目标。在目标地址总线20上提供一目标地址，与此同时，提供一ECOMP信号以使该目标地址与应答CAM区60中存贮的地址相比较。一旦找到比较结果，则线242被驱动至逻辑“1”电平，该电平被送至门244的输入。当时隙2中的时钟信号到达门244时，提供RWL信号，而使锁存区30中的数据被读到数据RAM位线BL。在RWL信号产生的同时，DRD信号被送至读/写逻辑32，而使数据RAM位线BL上的信号被送至数据总线22。
在各种连续操作的时隙13到15期间，写入数据RAM的指令，特别是操作码OP    CODE、位8到D被执行。在图9中，应该指出，在时隙13到15期间产生了信号C    TIME，而且该信号被送至门98使得用于具有最优先功能的最优先指令寄存器产生的字线被执行，在时隙13的第一半期间，提供一CPRG信号以便对三个控制CAM的比较输出线预先进行充电，这三个控制CAM即为执行CAM。应答分类CAM以及分类CAM，在预先充电之后，在时隙13的第二半期间内，提供一C    COMP信号给每个控制CAM以便和一逻辑电平“1”执行比较操作从而确定哪个CAM已被写成逻辑电平“1”。倘若有关的CAM被写成逻辑“1”电平，则比较输出线将在逻辑电平“1”处产生一C    COMP    OUT信号。作为比较操作之结果，控制优先逻辑94将为最高优先功能提供SORT、REPLY    SORT或EXECUTE功能输出，对此而言，已将控制CAM对5个指令寄存器写成逻辑电平“1”。门98将为最优先指令寄存器的字线202提供一逻辑电平“1”输出，此指令寄存器此时正等待最优先控制功能操作。
图10示出了完成分类或应答分类功能的定时。在比较操作之前，CPRG信号在时隙13的第一半期间内使比较输出线成为逻辑“1”电平。在时隙13的第二半期间内，发生比较操作，如果相当的话，则比较输出线保持为逻辑电平“1”，否则其变为逻辑“0”电平，正如图10中的C    COMP    OUT信号的斜线部分指出的那样。通过控制优先逻辑94对C    COMP    OUT信号进行处理，而该信号导致在时隙13到时隙15的第二半期间产生一时钟字线信号WL。在时隙13的第二半期间提供一DRD信号，该信号和来自门98的第一字线WL相“与”从而将数据RAM区28中的数据读到TDM数据总线上。在时隙13处，锁存器330被选通以便接收OP    CODE位8到D，它们是由分类PLA处理而且译码从而对控制信号进行定时的读、写。在时隙14的第二半期间内，指令寄存器的某些区响应于读信号（它取决于分类PLA所译码的指令）而被读出。此时可提供的读信号是：ADRD、SDRD、DRD、RDRD以及EDRD，它们将从指令寄存器的5个CAM或RAM寄贮区之一把数据读到数据总线上。在时隙14的第二半期间内，同时还根据译码的指令，可提供一个或多个指令信号，以便从数据总线对指令寄存器的某些部分完成写操作，而且将可能的“1”或“0”写到控制CAM中，在此同时可提供的写控制信号有：ADWR、SDWR、OWRRDWR、EDWR、EXWR1、STWR0以及ICAWR。响应于这些写信号，我们可将地址写入赋值CAM、源RAM、数据RAM、目标RAM或者应答CAM。我们也可以把逻辑电平“1”写入执行CAM，以此表明需要执行功能;将逻辑电平“0”写入分类CAM，以表明完成了该分类功能;将逻辑电平“0”写入应答分类CAM来表示，已经完成了应答分类功能;或将逻辑电平“0”写入赋值位不赋值给指令寄存器。
参见图11，其中示出了用于执行功能的定时，正如在优先分类功能中可能发生的情况一样。倘若执行CAM68被写入为逻辑电平“1”，则将发生执行功能。如果分类功能将执行CAM置于逻辑电平“1”，则在下一个操作时隙13至15期间，将完成执行功能。正如分类功能一样，在时隙13的第一半期间内，通过由信号CPRG对控制CAMS所进行的预充电，便可启动执行功能。此后，在时隙13的第二半期间内，提供了一个C    COMP信号以启动比较操作。如果执行CAM被写成逻辑电平“1”，则该C    COMP    OUT信号将保持在逻辑电平“1”，这种情况与时隙13的第二半期间处开始的斜线部分指出的情况正好相反，在后者情况下，其逻辑电平降为“0”。这种情况将在时隙13到15的每个时隙的第二半期间内，为请求执行功能的最高优先级指令寄存器产生一字线信号WL。在时隙14的第二半期间内，将读控制信号提供给指令寄存器的一区或多区依靠于先前操作时间内由分类PLA所译码的指令。以便将指令寄存器的区域读到源地址总线。目标地址总线或数据总线。在时隙14的第二半期间内可以提供的读信号可以是：ASRD、SRD、DRD、或ERD。在时隙14的第二半期间内，如果从指令寄存器中将地址读出到源地址总线或目标地址总线，则在由SW    COMP    OUT信号所示的CAM区中的一区开关可以执行比较功能，一旦发现比较，则在时隙15的第二半期间内将穿过开关的相应字而产生一字线，因此而启用开关的CAMS和RAMS。根据从分类PLA而来的译码指令信号，在时隙15的第二半期间内可从指令寄存器将数据或地址读到开关，或者从开关将它们读到指令寄存器。如果从指令寄存器中把数据读到该开关，则指令计数器在时隙15的第二半期间将接收诸如ASRD、SRD、DRD、RRD或ERD的读控制信号，而开关将在相关的CAM或RAM处接收写信号。如果要把开关中的数据读到指令寄存器，则开关的有关部分将在时隙15的第二半期间内接收读信号而指令寄存器将按照其要被写入区域接收下列任一写控制信号：ASWR、SWR、RWR或DWR。如果在时隙14的第二半期间内读到开关中的地址比较操作期间在开关内没有发现，则在时隙15的第二半期间内将产生-COMMAND    REJECT信号，一旦完成了执行功能，则将产生-EXWRO信号将执行CAM写成成为逻辑电平“0”，而若需要应答分类功能时，则可为应答分类提供-RSWR1信号以便将CAM写成逻辑电平“1”。
概而论之，在通道的时隙3到12期间的某时期，当一特定端口和通道源送出成为指令源请求时，要首先启动一指令操作。若果指令寄存器激活，则将最高优先来赋值指令寄存器分配给端口和通道源，而端口和通道地址被写入赋值CAM，同时赋值位被写成逻辑电平“1”。在下一帧期间，当端口和通道地址出现在源地址总线且在赋值CAM中发生比较操作时，在源端口和通道地址时间被写入数据RAM区28期间，产生了一字线和16位字（它们出现在TDM数据总线上）而且分类位10被写成逻辑电平“1”。这便是在时隙2到12期间内的全部执行过程。在时隙13期间，控制CAMS的比较操作引起分类位产生逻辑电平1，别在时隙13到15期间内，任何通道中当分类位被写成逻辑“1”电平时，产生的。
在时隙13到15期间，将产生一字线WL，它用于具有最优先功能的最高优先级指令寄存器的等待执行。在时隙13到15中的连续的通道时间内，按照首先基于功能优先其后基于指令寄存器优先，执行控制功能。这一操作将连续进行直到分类功能和指令寄存器的优先完成，然后，字线WL将在具有写成1的分类位的指令寄存器中产生时为止。从数据RAM中将OP    CODE数据读出到分类PLA，它对指令进行译码并产生必要的读、写控制信号，这些信号将产生指令寄存器中的数据移位，正如从数据RAM中读出并同时写到源CAM中去。当完成分类功能时，分类位将被写成逻辑电平“0”，而且倘若需要执行功能，则将执行位写成逻辑电平“1”。
在时隙13到15中的下一个通道时间，当发生比较时执行位将导致产生一字线而且为了在指令寄存器和开关之间对数据进行移位，将产生读、写控制信号。在完成执行功能之后，执行位将被写成为逻辑电平“0”，而如果需要应答分类功能，则将把应答分类位写成逻辑电平“1”。
在下一个通道时间和在时隙13到15期间，当从指令寄存器的一个区域（例如源或目的RAM）中读出数据时，将执行应答分类功能，而且该分类功能 被写入数据RAM以便通过锁存器30传送到目标。当完成应答分类功能时，将应答分类CAM写成逻辑电平“0”，因此而完成通过数据RAM所接收的全部指令。
在时隙的第一半期间中的下一帧期间内，作为比较之结果，通过源地址总线地址和存贮的地址之间的赋值CAM会产生一字线，因此将提供该RPLWL信号，它便应答锁存装入数据，这一数据是在数据RAM部分28之中的。在此之后，将数据总线上的数据写入数据RAM的全过程反复进行而且执行指令功能。通过指令源提供了最后需要的指令（要建立开关通路）之后，赋值位被写成逻辑电平“0”，因此不对指令寄存器赋值而且端口和通道将不再被认为是指令源。
为了通过开关10在作为源的特定端口和通道之间以及作为目标的特定端口和通道之间建立一交接通路，应使端口和通道成为一指令源而且端口和通道有一指令寄存器，该寄存器中由SOP的结果所赋值。该端口和通道地址被写入赋值CAM。在下一帧期间，一指令字被写入数据RAM而且分类位被置于逻辑电平“1”。该指令被译码，这一指令可以请求数据RAM的低位字节，它包括8位地址，该指令可以被读到数据总线，与此同时，源RAM接收一写控制信号以便从数据总线中写该地址，因此而完成了分类功能并将执行位写成逻辑电平“1”。
在下一个通道时间内，通过将源RAM读到源地址总线，与此同时，将源地址总线上的地址写到开关的源CAM12中完成了执行功能，执行位也可以被写成逻辑电平“0”。在下一帧期间，将指令字读到数据RAM而分类位被写成逻辑电平“1”。该分类功能可以要求数据RAM的低位字节读到数据总线，并同时将其写到目标RAM，完成执行功能以后，该源RAM被读到源地址总线而由源CAM12进行一比较以便触发具有源地址的开关字。该目标RAM被读到目标地址总线并被写入开关的目标CAM从而通过开关完成一通路。
如果希望有一特定目标检查，则一执行返回通路指令可以用应答CAM60建立。为了建立一返回通路，须将一指令字写入数据RAM。该指令字包括一OP    COPE指令以建立一返回通路以及返回通路的目标地址，在分类功能期间，将目标地址写入应答CAM。在后来的帧中，当目标地址出现在目标地址总线上时，应答CAM将进行比较并产生一RWL信号，该信号将导致锁存区30将指令字读到TDM数据总线，在指令字在前个帧期间是存在数据RAM之中的。在锁存区30读到TDM数据总线的同时，将TDM数据总线读到寻址目标。因此，该目标可以检查被执行的指令。在已经发生了COMMAND    REJECT时，拒绝码被读出到目标。
根据以上所述，可以清楚的看到，可提供许多不同类型的指令以各种方法对地址进行移位以便在开关10中建立和切断通路。为了确定是否真正执行了指令，可以建立一应答通路或返回通路。由交换控制器可以完成许多不同的功能，该交换控制器具有很大的灵活性，以便动态交换的全部利益均可得以实现。
虽然本发明是作为一交换控制器而加以描述的，但显而易见，对于本技术领域的熟练工作人员而言，它可用作为执行由该命令指定的位置中的命令和直接指令的命令处理器。由本发明循环移位的地址是在真读出指令中。因此，本发明用被用于直接指令以便去探求目标。
所以，本发明之范围只受附加的权利要求之限制而不受上述特殊实施方案的约束。

Claims (30)

1、一种通讯开关指令处理器，用在具有多个信息源、信息目标、信息处理器以及和所有源、目标和处理器互连的信息总线的开关***之中，其特征在于包括：
一指令寄存器，与接收和存贮指令字的总线相连，指令字由任一源发出用于控制开关操作，所述字包括代码指令部分和命令部分，
与所述总线相连的装置，用来对存贮的指令字的代码指令部分进行译码并响应于被译码的指令部分产生控制信号；
响应于控制信号的装置，用于执行所述指令部分。
2、如权利要求1所述的通讯开关指令处理器，其特征在于：用来执行所述指令部分的装置还包括将所述命令部分传送至由指令部分所指出的位置的装置。
3、如权利要求2所述的通讯开关指令处理器，其特征在于：所述传送装置包括将所述命令部分送至多于一个部位，该部位位于所述指令处理器的内部和/或其外部。
4、如权利要求3所述的通讯开关指令处理器，其特征在于：还包括位于所述部位之一处的至少一个存贮装置。
5、如权利要求1所述的通讯开关指令处理器，其特征在于：所述的源包括数据总线的定时的通道。
6、如权利要求1所述的通讯开关指令处理器，其特征在于：所述的源包括多个空间端口及定时的通道。
7、如权利要求1所述的通讯开关指令处理器，其特征在于：所述的源包括多路总线的部分。
8、如权利要求7所述的通讯开关指令处理器，其特征在于：所述的多路总线是一种TDM总线。
9、如权利要求1所述的通讯开关指令处理器，其特征在于：所述的命令部分包括地址。
10、如权利要求1所述的通讯开关指令处理器，其特征在于：还包括用来存贮所述指令字的装置。
11、如权利要求10所述的通讯开关指令处理器，其特征在于：所述的存贮装置包括多个RAM单元。
12、如权利要求1所述的通讯开关指令处理器，其特征在于：还包括在指令已被完全执行后将指令字传送至多个目标的任意一个装置。
13、如权利要求1所述的通讯开关指令处理器，其特征在于：所述的指令部分可以按命令部分所确定的次序要求执行若干不同类型的控制功能，所述的产生装置还包括按要被执行的控制功能的次序产生该控制信号的装置。
14、如权利要求1所述的通讯开关指令处理器，其特征在于：所述的处理器包括多个接收装置，因此可接收来自所述不同类型源的多个指令字，而且所述的接收装置中的每一装置还包括存贮装置。
15、如权利要求14所述的通讯开关指令处理器，其特征在于：对每个所述的存贮装置被赋予优选，而且处理器还包括以存贮指令字的存贮装置所指定的优先次序将命令字的命令部分提供给所述产生装置的装置。
16、如权利要求15所述的指令处理器，其特征在于：所述的指令部分可依照由命令部分所确定的次序而请求执行若干不同类型控制功能，所述的产生装置还包括以将要执行的控制功能为次序而产生所述控制信号的装置。
17、如权利要求16所述的通讯开关指令处理器，其特征在于：还包括一种在执行完了提供给产生装置的优先指令部分的所有控制功能之前禁止将命令字的命令部分提供给产生装置的装置。
18、如权利要求14所述的通讯开关指令处理器，其特征在于：每个所述的接收装置被赋予优先，并且所述的处理器还包括将指令字对准处于空闲的最优先接收装置的装置。
19、如权利要求14所述的通讯开关指令处理器，其特征在于：还包括一种在用来存贮的所有装置中都存有指令字并又接收一个指令字时提供指令字拒绝信号的装置。
20、如权利要求1所述的通讯开关指令处理器，其特征在于：所述执行装置包括：
响应于控制信号，用于从指令寄存器中将命令部分读到总线的装置;以及
响应于控制信号，用于从总线中把命令部分写到至少所述目标和信息处理器之一，从而将命令部分传送到由指令部分所指定的目标和信息处理器的装置。
21、如权利要求1所述的通讯开关指令处理器，其特征在于还包括：
用于从任何多个提供指令的源中接受指令的装置;
用于从所述指令中抽取一指令子集的装置;以及
根据所述指令子集执行功能的装置。
22、如权利要求21所述的通讯开关指令处理器，其特征在于：还包括在执行功能后将命令发送至目标的装置。
23、如权利要求21所述的通讯开关指令处理器，其特征在于：还包括响应于所述指令子集而产生控制信号之装置。
24、如权利要求23所述的通讯开关指令处理器，其特征在于：将被执行之功能可以包括若干不同类型的功能，而每种类型都具有一预先赋予的优先，而且所述处理器还包括依照功能类型的优先次序执行所述功能之装置。
25、如权利要求24所述的通讯开关指令处理器，其特征在于：依照功能类型的优先次序执行所述功能的装置包括CAM存贮装置，它用来指定将执行的功能之类型;逻辑装置，它提供一输出依照功能类型优先之次序控制功能的执行。
26、如权利要求21所述的通讯开关指令处理器，其特征在于：所述处理器包括多个接受装置，从而可从所述的不同类型源中接受多个命令。
27、如权利要求21所述的通讯开关指令处理器，其特征在于：每个所述接受装置被赋予不同的优先，而且所述处理器还包括将指令指向处于空闲态的最优先接受装置的装置。
28、如权利要求27所述的通讯开关指令处理器，其特征在于：还包括根据赋予接受指令之接受装置的优先依次执行指令的装置。
29、如权利要求28所述的通讯开关指令处理器，其特征在于：被执行的功能被赋予不同的优先，而且处理器还包括按照功能优先的优先次序执行所述功能的装置。
30、如权利要求29所述的通讯开关指令处理器，其特征在于：还包括在先前指令的所有功能都被执行之前禁止继续执行指令的装置。
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