CN100530624C - 导线架基底球格阵列封装构造的方法 - Google Patents
导线架基底球格阵列封装构造的方法 Download PDFInfo
- Publication number
- CN100530624C CN100530624C CNB2006101042505A CN200610104250A CN100530624C CN 100530624 C CN100530624 C CN 100530624C CN B2006101042505 A CNB2006101042505 A CN B2006101042505A CN 200610104250 A CN200610104250 A CN 200610104250A CN 100530624 C CN100530624 C CN 100530624C
- Authority
- CN
- China
- Prior art keywords
- lead frame
- those
- pad
- encapsulation structure
- array encapsulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000005538 encapsulation Methods 0.000 title claims abstract description 71
- 238000000034 method Methods 0.000 title claims description 66
- 239000000853 adhesive Substances 0.000 claims description 35
- 230000001070 adhesive effect Effects 0.000 claims description 35
- 238000010276 construction Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 16
- 238000003466 welding Methods 0.000 abstract description 12
- 239000000084 colloidal system Substances 0.000 abstract description 4
- 238000001514 detection method Methods 0.000 abstract description 3
- 238000005260 corrosion Methods 0.000 abstract description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 abstract 4
- 239000000758 substrate Substances 0.000 abstract 2
- 235000012431 wafers Nutrition 0.000 description 39
- 238000005530 etching Methods 0.000 description 16
- 239000003292 glue Substances 0.000 description 15
- 238000007789 sealing Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 7
- 230000008901 benefit Effects 0.000 description 5
- 239000012811 non-conductive material Substances 0.000 description 5
- 230000002950 deficient Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000002390 adhesive tape Substances 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 238000012856 packing Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 238000002679 ablation Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000004026 adhesive bonding Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000748 compression moulding Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- ORTQZVOHEJQUHG-UHFFFAOYSA-L copper(II) chloride Chemical compound Cl[Cu]Cl ORTQZVOHEJQUHG-UHFFFAOYSA-L 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000009740 moulding (composite fabrication) Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
本发明是有关于一种导线架基底球格阵列封装构造的方法及其使用的无外引脚导线架。该无外引脚导线架具有复数个下层引脚与复数个上层接球垫,在方法中,在封胶之后与接合焊球之前,执行一半蚀刻步骤,以移除该些下层引脚而使该些上层接球垫为电性独立、显露且嵌设于一封胶体内,以供接合焊球,不需要防焊层即可界定并控制该些上层接球垫供焊球回焊接合的面积,可以在低成本封装方法中解决以往导线架基底球格阵列封装构造在焊球回焊时溢流扩散至引脚的问题。此外,还能简易式检测并解决模封溢胶问题。
Description
技术领域
本发明涉及一种半导体晶片的球格阵列封装技术,尤其是有关导线架基底球格阵列封装构造(leadframe-based Ball Grid Array package)的方法,特别是涉及一种可以在低成本封装方法中解决以往导线架基底球格阵列封装构造在焊球回焊时溢流扩散至引脚的问题,以及可以容易检测并解决封胶体底面发生模封溢胶(mold flash)问题的导线架基底球格阵列封装构造的方法及其使用的无外引脚导线架。
背景技术
导线架基底球格阵列封装构造兼具有高密度封装、低成本制作与散热性佳的优点,其是在方法中使用一无外引脚导线架取代以往的印刷电路板或陶瓷电路基板,并使焊球接合于导线架的引脚。焊球则是矩阵排列或多排排列,以供表面接合至一外部电路板。中国台湾专利公告第529770与584316号均揭示有相关的导线架基底球格阵列封装构造。
导线架基底球格阵列封装构造于方法中需要一回焊的加热步骤,使焊球熔融方可焊设于导线架的引脚,处于高温的焊球将变得有湿润性,不受控制地扩散到引脚的其它金属表面,导致焊球高度不足,甚至有桥接短路的问题。一种解决方法是预先半蚀刻该导线架,以使引脚的接球表面在粘晶与封胶之前即为凸出,在封胶时封胶体将包覆引脚的连接引线部位。然而封胶时,引脚平贴于压模模具或粘性胶带的部位仅有引脚的接球表面,容易发生模封溢胶(mold flash)的问题,并且引脚的接球表面与封胶体的底面为同一平面,模封溢胶不容易检测到且不容易被整修移除,导致焊球接合于引脚的接球表面的强度变弱,容易掉球。
中国台湾专利公告第567566号“以导线架为晶片承载件的开窗型球栅阵列半导体封装件及其制法”揭示一种导线架基底球格阵列封装构造的制造方法,将一非导电性材料贴附于一导线架的下表面,并具有通孔以外露出引脚的植球部,利用该非导电性材料作为球格阵列封装构造的防焊层,以界定焊球接合于引脚的面积。由于引脚之间会有间隙,该非导电性材料必须以膜片型态预先形成,增加了额外元件与所需要尺寸成本。此外,在贴附该导线架与该非导电性材料时需要精密的对位,一旦该非导电性材料的通孔无法被引脚完全覆盖,则封装胶体是渗入通孔,导致植球失败。
由此可见,上述现有的导线架基底球格阵列封装构造的制造方法及其导线架在方法、产品结构及使用上,显然仍存在有不便与缺陷,而亟待加以进一步改进。为了解决上述存在的问题,相关厂商莫不费尽心思来谋求解决之道,但长久以来一直未见适用的设计被发展完成,而一般方法及产品又没有适切的方法及结构能够解决上述问题,此显然是相关业者急欲解决的问题。因此如何能创设一种新的导线架基底球格阵列封装构造的方法及其使用的无外引脚导线架,实属当前重要研发课题之一,亦成为当前业界极需改进的目标。
有鉴于上述现有的导线架基底球格阵列封装构造的制造方法及其导线架存在的缺陷,本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识,并配合学理的运用,积极加以研究创新,以期创设一种新的导线架基底球格阵列封装构造的方法及其使用的无外引脚导线架,能够改进一般现有的导线架基底球格阵列封装构造的制造方法及其导线架,使其更具有实用性。经过不断的研究、设计,并经反复试作及改进后,终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于,克服现有的导线架基底球格阵列封装构造的制造方法存在的缺陷,而提供一种新的导线架基底球格阵列封装构造的方法,所要解决的技术问题是使其可以在低成本封装方法中解决以往导线架基底球格阵列封装构造在焊球回焊时溢流扩散至引脚的问题。此外,可以容易检测并解决封胶体底面发生模封溢胶(mold flash)的问题,从而更加适于实用。
本发明的另一目的在于,提供一种新的导线架基底球格阵列封装构造的方法,所要解决的技术问题是使其所提供的一无外引脚导线架除了具有下层引脚与上层接球垫之外,另具有复数个下层牺牲垫(lower-layersacrificial pad),并在该半蚀刻步骤中该些下层牺牲垫是同时被移除,以供该些焊球的回焊填满,而可以增进焊球的接合稳固性,从而更加适于实用。
本发明的还一目的在于,提供一种新的导线架基底球格阵列封装构造的方法,所要解决的技术问题是使其中该无外引脚导线架另具有一晶片承座及复数个连接至该晶片承座的系杆,在该半蚀刻步骤中同时与下层引脚被移除,而可以防止设在晶片承座下方的焊料扩散,从而更加适于实用。
本发明的再一目的在于,克服现有的导线架存在的缺陷,而提供一种新型结构的适用于导线架基底球格阵列封装构造的无外引脚导线架,所要解决的技术问题是使其具有复数个下层引脚与复数个上层接球垫,在封装方法中,在半蚀刻之前,该些下层引脚能固定该些上层接球垫,在半蚀刻之后,该些下层牺牲垫被蚀除的状况可作为接合焊球前的检测并控制该些上层接球垫的接合面积,以供低成本制作导线架基底球格阵列封装构造,从而更加适于实用,且具有产业上的利用价值。
本发明的目的及解决其技术问题是采用以下的技术方案来实现的。依据本发明提出的一种导线架基底球格阵列封装构造的方法,其包括以下的步骤:提供一无外引脚导线架,其具有复数个下层引脚与复数个上层接球垫,并且该无外引脚导线架另具有复数个下层牺牲垫,其被该些下层引脚同层连接且对准于该些上层接球垫下方;固定至少一晶片于该无外引脚导线架上;电性连接该晶片与该无外引脚导线架;形成一封胶体于该无外引脚导线架上;当该封胶体形成之后,进行一半蚀刻的步骤,以移除该些下层引脚,并且使该些上层接球垫为电性独立、显露且嵌设于该封胶体内;以及接合复数个焊球于该些上层接球垫,其中在该半蚀刻步骤中,该些下层牺牲垫同时被移除,以供该些焊球的回焊填满。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的导线架基底球格阵列封装构造的方法,其中所述的该些上层接球垫为多排排列,且每一下层引脚连接有至少两个的该些上层接球垫。
前述的导线架基底球格阵列封装构造的方法,其中所述的该些下层牺牲垫为圆形,且其面积小于该些上层接球垫。
前述的导线架基底球格阵列封装构造的方法,其另包含一锯切步骤,以单离成复数个球格阵列封装构造。
前述的导线架基底球格阵列封装构造的方法,其中所述的无外引脚导线架另具有至少一晶片承座,以供该晶片的设置。
前述的导线架基底球格阵列封装构造的方法,其中所述的无外引脚导线架另具有复数个连接至该晶片承座的系杆(tie bar)。
前述的导线架基底球格阵列封装构造的方法,其中所述的该些系杆形成于该无外引脚导线架的一下层结构,以在该半蚀刻步骤中同时被移除。
本发明与现有技术相比具有明显的优点和有益效果。由以上可知,为了达到上述目的,依据本发明的一种导线架基底球格阵列封装构造的方法,主要包含以下步骤:首先,提供一无外引脚导线架,其是具有复数个下层引脚与复数个上层接球垫;接着,在一粘晶步骤中,固定至少一晶片于该无外引脚导线架上;在粘晶之后或其同时,电性连接该晶片与该无外引脚导线架;接着,在一封胶步骤中,形成一封胶体于该无外引脚导线架上;当该封胶体形成之后,进行一半蚀刻导线架的步骤,以移除该些下层引脚,并使该些上层接球垫为电性独立、显露且嵌设于该封胶体内;之后,接合复数个焊球于该些上层接球垫,具有低成本免用防焊层以界定该些焊球的接合面积、易于检测与解决模封溢胶的问题、以及增进焊球接合强度的功效。
借由上述技术方案,本发明导线架基底球格阵列封装构造的方法及其使用的无外引脚导线架至少具有下列优点:
1、本发明的导线架基底球格阵列封装构造的方法,其是在封胶之后与接合焊球之前,执行一半蚀刻步骤,以移除一无外引脚导线架的下层引脚而使复数个上层接球垫为电性独立、显露且嵌设于该封胶体内,以供接合焊球,不需要防焊层即可界定并控制该些上层接球垫供焊球回焊接合的面积,可以在低成本封装方法中解决以往导线架基底球格阵列封装构造在焊球回焊时溢流扩散至引脚的问题。此外,可以容易检测并解决封胶体底面发生模封溢胶(mold flash)的问题,从而更加适于实用。
2、本发明的导线架基底球格阵列封装构造的方法,其所提供的一无外引脚导线架除了具有下层引脚与上层接球垫之外,另具有复数个下层牺牲垫(lower-layer sacrificial pad),其是被该些下层引脚同层连接且对准于该些上层接球垫下方,并在该半蚀刻步骤中,该些下层牺牲垫是同时被移除,以供该些焊球的回焊填满,而可以增进焊球的接合稳固性,从而更加适于实用。
3、本发明的导线架基底球格阵列封装构造的方法,其中该无外引脚导线架另具有一晶片承座及复数个连接至该晶片承座的系杆,该些系杆是形成于该无外引脚导线架的一下层结构,以在该半蚀刻步骤中同时与下层引脚被移除,而可防止设在晶片承座下方的焊料扩散,从而更加适于实用。
4、本发明适用于导线架基底球格阵列封装构造的无外引脚导线架,所要解决的技术问题是使其具有复数个下层引脚与复数个上层接球垫,该些上层接球垫是一体连接于该些下层引脚的上方,该无外引脚导线架另具有复数个下层牺牲垫,其是被该些下层引脚同层连接且对准于该些上层接球垫下方,在封装方法中,在半蚀刻之前,该些下层引脚能固定该些上层接球垫,在半蚀刻之后,该些下层牺牲垫被蚀除的状况可作为接合焊球前的检测并控制该些上层接球垫的接合面积,以供低成本制作导线架基底球格阵列封装构造,从而更加适于实用,且具有产业上的利用价值。
综上所述,本发明是有关于一种导线架基底球格阵列封装构造的方法及其使用的无外引脚导线架。该无外引脚导线架是具有复数个下层引脚与复数个上层接球垫,在方法中,在封胶之后与接合焊球之前,执行一半蚀刻步骤,以移除该些下层引脚而使该些上层接球垫为电性独立、显露且嵌设于一封胶体内,以供接合焊球,不需要防焊层即可界定并控制该些上层接球垫供焊球回焊接合的面积,可以在低成本封装方法中解决以往导线架基底球格阵列封装构造在焊球回焊时溢流扩散至引脚的问题。此外,还能简易式检测并解决模封溢胶问题。本发明具有上述诸多优点及实用价值,其不论在方法、产品结构或功能上皆有较大的改进,在技术上有显著的进步,并产生了好用及实用的效果,且较现有的导线架基底球格阵列封装构造的制造方法及其导线架具有增进的突出功效,从而更加适于实用,并具有产业的广泛利用价值,诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述,为了能够更清楚了解本发明的技术手段,而可依照说明书的内容予以实施,并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂,以下特举较佳实施例,并配合附图,详细说明如下。
附图说明
图1是本发明的导线架基底球格阵列封装构造的方法的主要流程方块图。
图2A至图2G是依据本发明的一较佳实施例,一种导线架基底球格阵列封装构造在方法中的截面示意图。
图3是依据本发明的一较佳实施例,在该导线架基底球格阵列封装构造的方法中所使用的无外引脚导线架的顶面示意图。
图4是依据本发明的一较佳实施例,该无外引脚导线架的底面示意图。
图5是依据本发明的另一较佳实施例,另一种导线架基底球格阵列封装构造的截面示意图。
1:提供一无外引脚导线架 2:黏晶
3:电性连接 4:封胶
5:半蚀刻以移除下层引脚并显露上层接球垫
6:接合焊球 7:锯切
10:无外引脚导线架 11:下层引脚
12:上层接球垫 13:下层牺牲垫
14:框条 15:晶片承座
16:系杆 20:晶片
21:焊垫 30:焊线
40:封胶体 41:凹陷图案
50:焊球 111:上层接球垫
112:晶片承座 120:晶片
121:主动 122:焊垫
123:凸块 131:粘晶胶
132:间隔球 140:封胶体
141:凹陷图案 150:焊球
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及其功效,以下结合附图及较佳实施例,对依据本发明提出的导线架基底球格阵列封装构造的方法及其使用的无外引脚导线架其具体的实施方式、方法、步骤、结构、特征及其功效,详细说明如后。
请参阅图1所示,是本发明的导线架基底球格阵列封装构造的方法的主要流程方块图。本发明的一种导线架基底球格阵列封装构造的方法,主要包括以下步骤:提供一无外引脚导线架的步骤1、粘晶步骤2、电性连接步骤3、封胶步骤4、半蚀刻以移除下层引脚并显露上层接球垫的步骤5、接合焊球步骤6、以及锯切步骤7,并请配合参阅图2A至2G说明如后。
依据本发明的一具体实施例,首先,在步骤1中,请参阅图2A所示,提供一无外引脚导线架10,其定义有复数个阵列的封装单元,以供制成相对数量的导线架基底球格阵列封装构造。请配合参阅图3及图4所示,图3是依据本发明的一较佳实施例,在该导线架基底球格阵列封装构造的方法中所使用的无外引脚导线架的顶面示意图,图4是该无外引脚导线架的底面示意图,在每一封装单元内,该无外引脚导线架10是具有复数个下层引脚11与复数个上层接球垫12,该些下层引脚11是形成于该无外引脚导线架10的一下层结构,该些上层接球垫12是形成于该无外引脚导线架10的一上层结构并一体连接于该些下层引脚11的上方,该些下层引脚11是连接至该无外引脚导线架10位于封装单元边缘的复数个框条14,以固定该些上层接球垫12。
较佳地,如图3所示,该些上层接球垫12是为多排排列,且每一下层引脚11是连接有至少两个的该些上层接球垫12,以高密度排列该些上层接球垫12而呈多排或矩阵型态。
如图2A及图4所示,该无外引脚导线架10可另具有复数个下层牺牲垫13,其被该些下层引脚11同层连接且对准于该些上层接球垫12下方。在本实施例中,该些下层牺牲垫13是为圆形(如图4所示);该些上层接球垫12则可为方形或其它任意形状。
该无外引脚导线架10另具有至少一晶片承座15,以供晶片20设置,并藉由复数个系杆16(tie bar)连接该晶片承座15至该些框条14。而上述的无外引脚导线架10可利用两层不同图案的蚀刻遮罩(etching mask)贴附于一铜箔上下表面再经蚀刻而构成。
接着,在粘晶步骤2中,如图2B所示,利用已知粘晶技术将至少一晶片20固定于该无外引脚导线架10的该晶片承座15上,该晶片20具有复数个焊垫21,可作为该晶片20的内部集成电路元件的对外电极端。
电性连接步骤3是可执行在粘晶步骤2之后或其同时完成,例如可运用打线或覆晶接合技术以电性连接该晶片20与该无外引脚导线架10。如图2C所示,在本实施例中,在粘晶步骤2之后,打线形成复数个焊线30,其是连接该晶片20的该些焊垫21与该些上层接球垫12,使该晶片20与该无外引脚导线架10两者电性连接。
接着,在封胶步骤4中,请配合参阅图2D所示,可运用压模、印刷或点涂技术形成一封胶体40于该无外引脚导线架10上,以保护该晶片20与该些焊线30,其中以压模技术较为实用,可以使该封胶体40具有较为整齐的外观。在压模时,该无外引脚导线架10的下表面可先贴附至一胶带(图未绘出),当该封胶体40固化成形之后,再撕除胶带。本实施例在步骤4中,该封胶体40是密封该晶片20、该些焊线30与该些上层接球垫12,而该些下层引脚11、该些下层牺牲垫13与该些系杆16的下表面是显露于该封胶体40的底面。
当封胶步骤4之后,进行半蚀刻导线架的步骤5,可利用氯化铜作为铜蚀刻液以蚀刻该无外引脚导线架10的下层结构。如图2E所示,该些下层引脚11与该些下层牺牲垫13将可被移除,并使该些上层接球垫12为电性独立、显露且嵌设于该封胶体40内。该些下层引脚11与该些下层牺牲垫13被移除的空间即构成该封胶体40的一凹陷图案41。
较佳地,如图4所示,该些下层牺牲垫13的尺寸是小于该些上层接球垫12,利用该些下层牺牲垫13界定在半蚀刻步骤5之后该些上层接球垫12的下表面显露面积,故该封胶体40具有防焊与抗蚀的功能,可以省去习知防焊层的构件,而可以降低制造成本。
在本实施例中,该些上层接球垫12的下表面周边是被该封胶体40所包覆,能更佳地固着于该封胶体40内部。此外,当有模封溢胶(mold flash)的状况发生时,一旦局部覆盖至该些下层牺牲垫13的下表面,则会影响半蚀刻效率,部分的下层牺牲垫13或下层引脚11会残留于该封胶体40内,导致该些下层牺牲垫13处的半蚀刻深度不一或是该些下层引脚11的残留金属光泽将不同于该封胶体40的颜色,则可由目视容易辨识,进而检查是否有模封溢胶的问题。即使有模封溢胶发生,在半蚀刻步骤5之后模封溢胶距离该些上层接球垫12有一空隙,可以轻易地整修切除。
之后,进行“接合焊球”的步骤6,如图2F所示,接合复数个焊球50于该些上层接球垫12。其中该些焊球50的接合方法至少有以下两种,其一接合方法为:焊球50是预先成形,以沾助焊剂方式植球于该些上层接球垫12,再经加热回焊使该些焊球50焊设于该些上层接球垫12的显露表面;另一接合方法为:将锡膏印刷于该些上层接球垫12的显露表面,再经回焊以形成该些焊球50,故皆需要加热回焊的处理。而在回焊时该些焊球50是可填满于原本下层牺牲垫13存在的空间,得到较佳的接合稳固性。最后,进行“锯切”步骤7,如图2G所示,沿着封装单元的周边切割该封胶体40,以单离成复数个球格阵列封装构造。
由于在上述的制程方法中,该些下层引脚11是暂时性连接该些上层接球垫12,经过半蚀刻步骤5之后将被移除,故在接合焊球的步骤6之前,该些下层引脚11已经不复存在,故该些焊球50仅可回焊接合于该些上层接球垫12,不会有习知沿着引脚回焊扩散导致焊球50高度不足与焊球50间桥接的问题,而深具产业实用性。并且该些焊球50焊设于该些上层接球垫12的接合面积可预先由该些下层牺牲垫13所界定,不需要额外的防焊层构件即可达到防焊效果。
较佳地,再如图3及图4所示,该些系杆16亦可形成于该无外引脚导线架10的一下层结构,故在该半蚀刻步骤5中该些系杆16能如同该些下层引脚11被移除这般同时被移除。当焊料形成于该晶片承座15的下方,亦不会有沿着系杆16回焊扩散的问题。
请参阅图5所示,是依据本发明的另一较佳实施例,另一种导线架基底球格阵列封装构造的截面示意图。在第二实施例中揭示的另一种导线架基底球格阵列封装构造,其是覆晶封装型态,并主要包含有一无外引脚导线架的上层接球垫111、一晶片120、一封胶体140以及复数个焊球150。其制造方法亦是包括如图1所示的“提供一无外引脚导线架”的步骤1、“粘晶”步骤2、“电性连接”步骤3、“封胶”步骤4、“半蚀刻以移除下层引脚并显露上层接球垫”的步骤5、“接合焊球”步骤6等。
其中,“提供一无外引脚导线架”的步骤1中所提供的无外引脚导线架是具有该些上层接球垫111,其是被复数个下层引脚(图未绘出)所连接,在本实施例中,该无外引脚导线架可另具有一晶片承座112。
接着,在粘晶步骤2中,以覆晶接合方式将该晶片120固定于该无外引脚导线架上,其该晶片120的主动面121具有复数个焊垫122,以复数个凸块123电性连接该些焊垫122至该些上层接球垫111,以同时完成“电性连接”步骤3;较佳地,在粘晶的同时,利用一具有等球径的间隔球132的粘晶胶131粘着该晶片120的主动面121与该晶片承座112,可以增进该晶片120的粘着力与界定该晶片120与该无外引脚导线架的间隙,确保该些凸块123回焊时过度溃缩,但在不同实施例中,若凸块123与导线架的结合关变更为共晶键合或异方性导电接合等等,则该些间隔球132与该粘晶胶131为非必要。
接着,在“封胶”步骤4中,将该封胶体140形成于该无外引脚导线架上;当该封胶体140形成之后,进行“半蚀刻以移除下层引脚并显露上层接球垫”的步骤5,以移除该无外引脚导线架的下层引脚,并使该些上层接球垫111为电性独立、显露且嵌设于该封胶体140内。
之后,“接合焊球”步骤6是接合该复数个焊球150于该些上层接球垫111,而具有低成本免用防焊层以界定该些焊球150的接合面积、易于检测与解决模封溢胶的问题、以及增进焊球接合强度的功效。
以上所述,仅是本发明的较佳实施例而已,并非对本发明作任何形式上的限制,虽然本发明已以较佳实施例揭露如上,然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。
Claims (7)
1、一种导线架基底球格阵列封装构造的方法,其特征在于其包括以下步骤:
提供一无外引脚导线架,其具有复数个下层引脚与复数个上层接球垫,并且该无外引脚导线架另具有复数个下层牺牲垫,其被该些下层引脚同层连接且对准于该些上层接球垫下方;
固定至少一晶片于该无外引脚导线架上;
电性连接该晶片与该无外引脚导线架;
形成一封胶体于该无外引脚导线架上;
当该封胶体形成之后,进行一半蚀刻的步骤,以移除该些下层引脚,并使该些上层接球垫为电性独立、显露且嵌设于该封胶体内;以及
接合复数个焊球于该些上层接球垫;其中在该半蚀刻步骤中,该些下层牺牲垫同时被移除,以供该些焊球的回焊填满。
2、根据权利要求1所述的导线架基底球格阵列封装构造的方法,其特征在于其中所述的该些上层接球垫为多排排列,且每一下层引脚连接有至少两个的该些上层接球垫。
3、根据权利要求1所述的导线架基底球格阵列封装构造的方法,其特征在于其中所述的该些下层牺牲垫为圆形,且其面积小于该些上层接球垫。
4、根据权利要求1所述的导线架基底球格阵列封装构造的方法,其特征在于其另包含一锯切步骤,以单离成复数个球格阵列封装构造。
5、根据权利要求1所述的导线架基底球格阵列封装构造的方法,其特征在于其中所述的无外引脚导线架另具有至少一晶片承座,以供该晶片的设置。
6、根据权利要求5所述的导线架基底球格阵列封装构造的方法,其特征在于其中所述的无外引脚导线架另具有复数个连接至该晶片承座的系杆。
7、根据权利要求6所述的导线架基底球格阵列封装构造的方法,其特征在于其中所述的该些系杆形成于该无外引脚导线架的一下层结构,以在该半蚀刻步骤中同时被移除。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNB2006101042505A CN100530624C (zh) | 2006-08-07 | 2006-08-07 | 导线架基底球格阵列封装构造的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNB2006101042505A CN100530624C (zh) | 2006-08-07 | 2006-08-07 | 导线架基底球格阵列封装构造的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101123236A CN101123236A (zh) | 2008-02-13 |
CN100530624C true CN100530624C (zh) | 2009-08-19 |
Family
ID=39085489
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2006101042505A Expired - Fee Related CN100530624C (zh) | 2006-08-07 | 2006-08-07 | 导线架基底球格阵列封装构造的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN100530624C (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102496608A (zh) * | 2011-12-23 | 2012-06-13 | 日月光半导体制造股份有限公司 | 具有卡合部的半导体封装及其制造方法 |
-
2006
- 2006-08-07 CN CNB2006101042505A patent/CN100530624C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN101123236A (zh) | 2008-02-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI311352B (en) | Fabricating process of leadframe-based bga packages and leadless leadframe utilized in the process | |
CN100485917C (zh) | 电镀于封胶内的无外引脚半导体封装构造的制造方法 | |
CN107424971B (zh) | 芯片载体上基于腔体的特征 | |
CN102005432B (zh) | 四面无引脚封装结构及其封装方法 | |
US8133759B2 (en) | Leadframe | |
CN101814446B (zh) | 基岛露出及多凸点基岛露出引线框结构及其先刻后镀方法 | |
JP2001077232A (ja) | 半導体装置およびその製造方法 | |
KR200492009Y1 (ko) | 예비성형된 리드 프레임 및 이 리드 프레임으로부터 제조된 리드 프레임 패키지 | |
JP2005223331A (ja) | リードフレーム、これを利用した半導体チップパッケージ及びその製造方法 | |
JP2915282B2 (ja) | プラスチックモールドした集積回路パッケージ | |
JP2000223622A (ja) | 半導体装置およびその製造方法並びにそれを使用した実装構造体 | |
CN106158783B (zh) | 具有防溢胶结构的散热片装置 | |
CN100470786C (zh) | 基板底部封胶的球格阵列封装构造 | |
CN100530624C (zh) | 导线架基底球格阵列封装构造的方法 | |
JP4635471B2 (ja) | 半導体装置及びその製造方法、半導体装置の実装構造並びにリードフレーム | |
US6111309A (en) | Semiconductor device | |
JPH09121015A (ja) | 半導体装置 | |
CN201838581U (zh) | 四面无引脚封装结构 | |
JP2003197663A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
CN210467806U (zh) | 具有外凸微型引脚的半导体封装组件 | |
US20210098358A1 (en) | Semiconductor package | |
JP4840305B2 (ja) | 半導体装置の製造方法 | |
CN102130085A (zh) | 具电性连接结构的半导体封装件及其制法 | |
CN106328611A (zh) | 半导体封装构造及其制造方法 | |
JP2010153521A (ja) | 半導体素子の樹脂封止方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090819 Termination date: 20210807 |