CN100524683C - 制作mems静电夹具的方法 - Google Patents

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Abstract

本发明的目的在于形成用于多极静电夹具的夹钳板的方法。该方法包括在半导体平台上方形成第一导电层并限定该第一导电层的彼此电隔离的多个部分。在第一导电层上方形成第一电绝缘层，该第一电绝缘层包括具有从该处延伸第一距离的多个MEMS突起的顶表面。此外，多个极电连接到第一导电层的相应多个部分，其中在该多个极之间施加的电压可操作用于在夹钳板中感应出静电力。

Description

制作MEMS静电夹具的方法
相关申请
本申请涉及2003年8月18日提交的题为“MEMS Based Multi-Polar Electrostatic Chuck”的美国申请序列号No.10/642,939、和2003年9月8日提交的题为“Clamping and De-clamping SemiconductorWafers on an Electrostatic Chuck Using Wafer Inertial Confinement byApplying a Single-Phase Square wave AC Clamping Voltage”的美国申请序列号No.10/657,449、以及2003年10月10日提交的题为“MEMSBased Contact Conductivity Electrostatic Chuck”的美国申请序列号No.10/683,679，在此引入其全文作为参考。
技术领域
本发明通常涉及半导体处理***，更具体的说，涉及用于制作多极MEMS静电夹具用于夹钳衬底并且传递与其相关的热能的方法。
背景技术
硅晶片处理在现代微电子器件制作中是很常见的。这种处理，包括等离子体处理和离子注入可以在低压下进行，其中RF或微波等离子体、或高能粒子束被输送到晶片，在处理期间在该处产生高温。然而，这种高温(例如常规注入超过100℃的温度，以及其它工艺的高达400℃的温度)可能对晶片具有有害影响。
对许多工艺而言，只要晶片温度保持在低于预定限度，例如在离子注入中低于100℃，或通常低于400℃，则不需要精确的温度控制。然而，目前在离子注入中趋势倾向于高功率系列离子注入机，其通常需要利用>200mW/cm2C的热传递系数HTC的冷却和±5％以内的温度控制。
在先进的注入和晶片处理操作中，通常需要精确的温度控制，其中跨越300mm晶片的HTC均匀性例如需要保持在1％以内。这些工艺可以具有例如高达500mW/cm2C的HTC值。本发明的目的就是满足这些高性能需求。
在半导体处理中晶片温度控制已经利用了静电夹具(ESC)一段时间。典型的单极ESC如图1所示，其中ESC 10利用静电力使晶片20保持在原位。晶片20通过绝缘层40与电极30分开。利用电压源50对电极30施加电压(例如示为+)。施加到电极的电压在晶片20处产生静电场(例如示为“-”)，其会在晶片20上感应出等量且相反的电荷(例如示为+)。晶片20上的该静电场在晶片和ESC 10之间产生静电力。因此，该静电力使晶片20保持与绝缘层40相对。
当利用ESC时，可以通过晶片和绝缘层40的接触表面60之间的接触传导率对晶片20进行冷却，其中绝缘层可以利用冷却水来冷却。常规地，晶片20的冷却通常会随着施加到ESC的电压而增强。然而相当高的电压可能会对晶片具有有害影响(例如引起粒子产生)，还可能要进一步考虑昂贵的电源和消耗，以及增加的失效率。
在真空环境中，常规的ESC利用晶片20和绝缘层40之间的冷却气体，其中绝缘层40的接触表面60包括用机器制作在绝缘层中的多个突起(未示出)，在该处提供冷却气体驻留的区域。通常，常规地用机器对陶瓷层进行加工以在其中形成突起，其中这些突起通过珠光处理(bead blasting)形成。然而，常规加工包括陶瓷的绝缘层40通常在精确性以及在晶片处理期间由该陶瓷层引起的潜在粒子关注方面都具有多个缺点。
此外，使用常规机械加工方法通常很难获得跨越300mm的工件的低于5微米的夹具表面平整度(即控制表面的起伏)。例如，当晶片接触常规夹具表面(例如陶瓷夹具表面)时，晶片20并不会在夹具表面周围的所有位置处接触夹具表面60，这会在夹具接触表面和晶片20之间留下间隙(未示出)。由于通常通过机械加工夹具表面引起的跨越夹具接触表面60的变化，该间隙的尺寸通常在5微米的范围内。此外，夹具和晶片表面之间的间隙宽度由于常规夹具表面的起伏而变化。该间隙跨越晶片并不均匀，并且根据夹钳条件进一步变化。
夹具电极30和晶片20之间的绝缘层40的厚度影响局部夹钳力，因而影响跨越晶片的热均匀性。然而常规制作方法对该尺寸的控制很差。绝缘层40中的不均匀性以及夹具10与晶片20之间的物理间隙在夹钳压力方面产生潜在的大空间变化，使精确的温度控制变得很难。模型和测量表明，常规地，平均间隙宽度根据表面和夹钳条件通常在2微米和10微米之间变化。跨越晶片的这种相对较大且不可控制的间隙宽度通常会导致较低的冷却能力和跨越晶片的不均匀的温度。
更进一步，通常已经证实难以形成与现有技术的ESC的电极的电连接。常规地，在电极的中央部分中线路焊接在电极下面。这种焊接可能会不利地干扰跨越晶片的导热均匀性。
因此，在现有技术中需要制作改进的提供在处理期间可易于调节的均匀HTC的静电夹具以及在冷却和加热晶片的过程中都提供较高的热传递能力的夹具的方法。而且，需要提供夹钳表面的静电夹具，该夹钳表面可操作用于在晶片处理期间显著限制粒子污染。
发明内容
下面描述本发明的简化概要以提供对本发明的一些方面的基本理解。该概要并不是本发明的详尽综述。它既不旨在确定本发明的关键或重要元件也不旨在叙述本发明的范围。它的目的是用简化形式描述本发明的一些概念作为后面描述的更详细的说明的序言。
本发明总体上目的在于形成用于加热或冷却半导体衬底的静电夹具的夹钳板的方法。该方法包括在半导体平台上方形成第一导电层，其中该第一导电层包括彼此电隔离的多个部分。在第一导电层上方形成第一电绝缘层，其中该第一电绝缘层包括从第一电绝缘层的顶表面延伸第一距离的多个MEMS突起。多个极电连接到第一导电层的相应多个部分，其中可在该多个极之间施加电压以便在位于该多个突起之上的晶片和夹钳板之间感应出静电力。例如在该多个突起上方进一步形成保护层。
根据本发明的一个示例性方面，在半导体平台的底表面上方形成第二导电层，其中该第二导电层包括电连接到第一导电层的相应多个部分的多个部分。第一导电层和第二导电层例如同时形成。在半导体平台的顶表面和底表面之间形成多个垂直互连，其中该多个垂直互连电连接第一导电层和第二导电层。例如，该多个垂直互连包括通过半导体平台形成的多个通孔或在半导体平台的侧壁上方形成的多个侧壁互连。
根据本发明的另一个示例性方面，在第一电绝缘层的顶表面、第一导电层、和半导体平台中形成一个或多个气体分布凹槽，并且通过第一导电层、半导体平台、和第二导电层形成一个或多个气体分布孔，在该处流动地连接该一个或多个气体分布凹槽和该一个或多个气体分布孔。例如在形成该多个突起之后形成该一个或多个气体分布凹槽。
为了实现上述及相关目的，本发明包括在下文全面描述并在权利要求中具体指出的特征。以下描述和附图详细阐明了本发明的特定说明性实施例。然而，这些实施例表示可以采用本发明的原理的多个不同方式。根据以下结合附图考虑的本发明的详细描述，本发明的其它目的、优点和新特征将变得显而易见。
附图说明
图1是示例性现有技术的静电夹具的局部截面图。
图2是根据本发明一个示例性方面的静电夹具的局部截面图。
图3是根据本发明一个方面的具有多个突起的示例性夹钳板的局部截面图。
图4是根据本发明一个方面的包括多个突起的示例性夹钳板的平面图。
图5是根据本发明一个方面的示例性突起的局部截面图。
图6是示出根据本发明一个方面的示例性夹钳板上的接触热传递系数和应力相对于面积比的曲线图。
图7是示出根据本发明一个方面的示例性夹钳板的接触热传递系数相对于面积比的曲线图。
图8是示出根据本发明一个方面的处于分子和粘滞状态的气体的示例性热传递系数的曲线图。
图9是根据本发明一个方面的包括多个气体分布凹槽的示例性夹钳板的平面图。
图10是示出气体分布凹槽的示例性夹钳板的局部截面图。
图11是示出根据本发明一个方面的凹槽深度和突起距离之间的示例性关系的示例性夹钳板的简化局部截面图。
图12是根据本发明一个方面的包括多个通孔的示例性夹钳板的平面图。
图13是根据本发明另一个示例性方面的静电夹具的局部截面图。
图14是根据本发明另一个示例性方面的静电夹具的局部截面图。
图15是根据本发明一个方面的示例性静电夹具的***级方框图。
图16是示出根据本发明的用于形成基于半导体的静电夹具的示例性方法的流程图。
图17是示出根据本发明另一个示例性方面的用于形成基于半导体的静电夹具的示例性方法的流程图。
图18A-18U示出根据本发明如通过图17的方法形成的简化静电夹具的局部截面图。
图19是示出根据本发明另一个示例性方面的用于形成基于半导体的静电夹具的示例性方法的流程图。
图20A-20I示出根据本发明如通过图19的方法形成的简化静电夹具的局部截面图。
图21示出根据本发明一个方面的已经形成的示例性静电夹具的平面图。
具体实施方式
本发明涉及多极静电夹具(ESC)以及用于形成结合了若干其创造性特征的用于其的夹钳板的相关方法。具体地说，本发明的静电夹具增加了均匀冷却晶片衬底的能力。据此，现在将参考附图描述本发明，其中始终用类似的参考数字表示类似的元件。应当理解，这些方面的描述仅仅是说明性的并且它们不应被理解为限制意义。在下面的描述中，为了解释，阐述了多个具体细节以提供对本发明的全面理解。然而，对于本领域的技术人员来说，显然本发明可以在没有这些具体细节的情况下实施。
本发明借助多极静电夹具(ESC)克服了现有技术的挑战，该多极静电夹具在衬底(例如硅晶片)和与该ESC相关联的半导体夹钳板之间显示出空间上相当均匀的热传递系数(HTC)。获得相当均匀的HTC的一种方法是利用衬底和夹钳板之间的热接触传导率，其中施加到夹钳板的电压通常决定了衬底和夹钳板之间的接触力的量。然而，HTC均匀性通常依赖于接触压力均匀性。保持均匀HTC的一种方式是提供均匀的夹钳表面。然而，固体夹钳表面通常需要跨越衬底的大接触压力，并由此需要施加到ESC的大量功率，以便获得相当高的HTC。根据本发明除去夹钳表面的一部分允许减少功率，同时增加每单位面积的接触压力。
例如，除去夹钳板表面的区域，其中剩余部分通常限定了衬底位于其上的多个突起。根据本发明的一个方面，优化夹钳板的接触表面面积和衬底的表面面积之间的面积比，其中通过该多个突起可产生最大的热传递，同时使对衬底的应力最小化。在该多个突起的每个之间进一步限定间隙，其中在一个实例中，根据后侧粒子来考虑对于该多个突起和间隙的尺寸的实际限制。例如，大于间隙深度的粒子会使衬底无法接触该多个突起，由此使可靠性变差。由于在典型ESC中看到的大部分粒子小于1微米，在一个实例中间隙深度的下限是大约1微米。此外，为了最小化衬底中的应力，间隙宽度(例如突起之间的距离)大约等于衬底的厚度。
获得相当均匀的HTC的另一种方法是使用后侧气体冷却，以便将晶片和ESC之间的气体传导保持在分子自由状态。例如，ESC和晶片之间的间隙使得该间隙显著小于λmfp(冷却气体的平均自由程)。在这种情况下，只要该间隙保持显著小于λmfp，冷却气体的HTC就基本上与该间隙无关。因此希望使该间隙尽可能地小。
在由典型ESC夹钳力(其可以高达几百Torr)提供的压力状态下，气体的平均自由程是大约1微米的量级。这意味着气体传导并不是完全处于分子自由状态内，而是通常在分子自由状态和粘滞状态之间的过渡状态下工作。结果，采用该间隙存在适度的HTC变化。例如，在200Torr下，示例性冷却气体的HTC是大约500mW/cm2C，并且100％的间隙变化(例如间隙范围从1微米到2微米)将引起大约20％的HTC变化。因此，为了满足跨越晶片的期望的1％的温度均匀性，根据本发明的一个方面，间隙宽度均匀性应当小于或等于5％。
当处理后侧冷却气体时，除了间隙均匀性之外，HTC均匀性通常还依赖于压力均匀性。在晶片周边冷却气体的泄漏通常引起气流，其中引入了压力梯度。这个问题可以通过将气流区域限定在晶片周边处或附近的区域来改善。出现的难题是，以提供容易和可靠的制作并且避免放电可能性的方式来结合气体分布凹槽连同提供均匀间隙的表面结构。
本发明克服的另一个难题是实现对表面的控制，同时进一步允许ESC是多极的。单极夹具(例如其中整个ESC是一个电极)可以用在晶片暴露于等离子体的应用中，其中在晶片和电气接地之间建立导电路径。然而，在晶片不是持续接触等离子体的应用中，必需最少两(2)个电极，其中每个电极具有相反的极性，由此在没有通过晶片的电连接的情况下允许晶片保持虚拟接地。因此，本发明引入了多极静电夹具，其包括精确的表面控制同时允许多个电极结合到并电连接到电源。
现在参考附图，本发明的图2示出根据本发明一个方面的示例性多极ESC 100的截面图，其中ESC可操作用于支撑并处理位于其上的衬底105(例如加热或冷却该衬底)。衬底105例如通常特征在于直径D和底表面107，其中底表面具有与其相关联的第一表面面积(未示出)。应当注意，为简单起见，宏观示出了图2的静电夹具100，但是后面的图(例如图10、11以及其它图)更详细地示出了静电夹具100的示例性替换方案的图。
本发明的图2的静电夹具100包括通常是平面的夹钳板110，具有与衬底105的底表面107相关联的顶表面115和相对设置的底表面117。夹钳板110例如包括半导体平台120，其中第一导电层125形成在半导体平台的顶表面127上方。第一导电层125包括多个部分130，其中该多个部分通常彼此电隔离，其中限定了多极ESC 100的多个极131，这将在下文讨论。半导体平台120例如包括半导体衬底132，例如硅晶片，其中形成在其上方的第一导电层125的该多个部分130通常由该多个部分130之间的隔离区134来限定。隔离区134通常使第一导电层125的该多个部分130互相电隔离，其中施加到该多个部分130的电压可操作用于在夹钳板110和衬底105之间产生静电力。
根据本发明的一个示例性方面，利用半导体光刻技术形成夹钳板110，这将在下文描述，其中例如通常在形成第一导电层125期间掩蔽隔离区134。或者，刻蚀隔离区134，其中通常在隔离区中除去第一导电层。半导体平台120例如可以包括单个半导体衬底132，或者，半导体平台可以包括分离的半导体衬底132的嵌镶结构(例如虚线133所示的)，其中第一导电层125进一步形成在半导体衬底的嵌镶结构上方。分离的半导体衬底132的嵌镶结构例如通过将分离的半导体衬底接合在一起以形成大致连续的半导体平台，从而形成半导体平台120。这种嵌镶结构例如有利于需要大于标准硅晶片的直径的静电夹具，其中若干个半导体衬底可接合在一起以形成更大的半导体平台120。
在本发明的另一个替换方面中，半导体平台120可以包括由分离的半导体衬底132形成的多个不同的段135，其中第一导电层125的该多个部分130单独地形成在每个段135上方。该多个段135例如借助绝缘材料诸如陶瓷隔离物137彼此分开，其中第一导电层125的该多个部分130彼此电隔离。
图3示出图2的夹钳板110的一部分的局部截面图，其中更详细地示出本发明的几个示例性方面。应当注意，没有必要按比例绘制这些图，提供这些图主要是为了说明的目的。根据本发明的一个示例性方面，夹钳板110进一步包括大致从图2的第一导电层125的顶表面141向外延伸(由此，大致从夹钳板110的顶表面115向外延伸)的多个电绝缘突起140。再次参考图3，该多个突起140大致形成在第一导电层125上方并且大致从夹钳板110的顶表面115延伸第一距离D1。因此，该多个突起140大致在其间限定多个间隙145，其中该多个突起例如彼此隔开第二距离D2，由此限定该多个间隙的宽度。第二距离D2通常小于将要被夹钳的衬底(未示出)的厚度，由此显著减小了夹钳期间衬底的机械偏差，这将在下文更详细地讨论。例如，第二距离D2小于约100微米。
根据本发明的另一个示例性方面，该多个突起140包括微电子机械结构(MEMS)。例如，半导体平台120包括通常在形成MEMS微结构中所利用的材料，例如硅，其中该多个突起140例如包括形成在其上方的二氧化硅(SiO2)。MEMS微结构通常提供跨越夹钳板110的顶表面117严格控制且一致的尺寸完整性，其中该多个突起140跨越夹钳板从顶表面延伸大概一致的第一距离D1。例如，图4示出包括多个基本是圆柱形或矩形小岛147的多个突起140，其已经形成在夹钳板110的顶表面117的上方。通常该多个突起140可操作用于接触图2所示的衬底105的底表面107，由此限定突起接触面积。优选地，突起接触面积比(AR)是用于接触传导的衬底105的总底表面面积的大约10％，同时该AR小于通过冷却气体(未示出)进行热传导的衬底的总底表面面积的大约5％，这将在下文讨论。例如，图3的该多个小岛147具有大约10微米或更小的直径，并且彼此隔开大约25到100微米。
虽然从夹钳板110的顶表面117延伸的该多个突起140被示为一致的形状并且以有序方式设置，但是也可考虑该多个突起的其它设置，并且可考虑落入本发明的范围内的任何形状或顺序的突起或其它这类替换物。再次参考图2，半导体平台120的顶表面127和多个突起140还可以包括例如形成在其上方的保护涂层148，例如氮化硅(Si3N4)层。如图3所示，保护涂层148例如可以具有低发射率，其中在衬底加热期间从衬底(未示出)向夹钳板115发射的热从该保护涂层被反射，由此促使热传导主要通过间隙中的气体传导(当利用气体传导率时)而发生，这将在下文更详细地讨论。根据另一个实例，保护涂层148在夹钳板110和衬底(未示出)之间提供相当坚硬且惰性的界面149，其中保护涂层通常降低了由于夹钳板的退化而引起污染的可能性。根据另一个实例，保护涂层148可操作用于通常允许衬底(未示出)在夹钳板110和衬底之间的界面149上方横向滑动，其中保护涂层大致与该多个突起140相符，由此使其一个或多个尖锐边缘146A圆滑。
图5示出示例性突起140，其中保护涂层148大致与该多个突起140相符，并且通常已经使一个或多个尖锐边缘146A圆滑，由此限定了突起的一个或多个圆滑的边缘146B。正如将要理解的，由于光刻的原因，这种圆滑会比所示出的更加明显。该一个或多个圆滑的边缘146B例如在衬底105相对于夹钳板110的热运动(例如热膨胀或收缩)期间提供有利的滑动特性。例如，衬底105相对于突起140的热运动158可以通过突起140在衬底105上产生力F。力F至少部分地根据突起140的几何形状而变化。例如，如图3所示的尖锐边缘156更有可能产生大的力F，其中衬底105可能在突起140的尖锐边缘处横向结合。例如，如果力F超过了衬底的屈服强度，则在衬底105中可能会出现应力断裂，由此引起对衬底的潜在污染和/或损伤。另一方面，图5的圆滑边缘146B通常通过将力分散在圆滑的边缘上来将力F限制在衬底105上。将力F限制在衬底105上通常允许该衬底相对于夹钳板110更自由地膨胀或收缩，由此通常限制了在突起140处的横向结合。
根据本发明的另一个示例性方面，再次参考图3，多个突起140可操作用于通常保持图2中从夹钳板的顶表面117到衬底105的底表面107的第一距离D1，其中通过该多个突起的接触传导率跨越夹钳板是均匀的。这通过严格控制该多个突起的表面粗糙度来实现。例如，再次如图4所示，对于该多个突起140的每一个，通过基于MEMS的半导体处理可以获得小于100埃的表面粗糙度161(例如表面抛光)，其中与现有技术的常规机械加工表面相比，可以显著控制通过这种精细的表面抛光的接触传导率。
图6的曲线图示出示例性的基于MEMS的静电夹具的接触热传递系数。曲线163A-163D分别示出在0.5、1、2、和5个大气压的接触压力下，在图2的衬底105和多个基于MEMS的突起140之间的平均HTC。正如可以看到的，HTC在低AR处迅速增加，达到最大值，并且随着AR达到100％而逐渐减小。利用图6的数据，本发明的发明人认识到可以为基于MEMS的突起140对接触传导率确定最优AR。例如，对于通过突起140的热传导的0.5和1.0个大气压之间的接触压力，大约0.1(10％)的AR是近似最优的。当考虑能量消耗时，优选将接触压力保持在2个大气压以下，其中为最优接触传导将最优AR限定在小于约0.2的范围。
再次参考图3，根据本发明的另一个示例性方面，第一距离D1可进一步操作用于通常允许冷却气体(未示出)在多个间隙145内流动，其中静电夹具100可操作用于通过冷却气体的自由分子状态下的热传导将热从衬底传递到夹钳板。例如，为了允许自由分子状态下的热传导，第一距离D1通常在5微米以下。优选地，对于气体传导，从夹钳板110的顶表面117到衬底105的底表面107的第一距离D1大约为1微米或更小。
结合图7可以更全面地理解以上现象，图7示出接触HTC和晶片应力对于多种接触面积比的曲线图。例如，在低面积接触比处(例如AR为大约0.05或更小)，由于突起和晶片之间的小接触面积，使得接触HTC(曲线159A)很小。然而，在一个实例中，希望低接触HTC(以便主要通过位于图2的夹钳板110和衬底105之间的气体的热传导来支配热传导)，这种小面积比通常会使衬底上的应力(图6的曲线159B)不期望地高，尤其是在高静电夹具压力下。随着接触面积比增加(例如所有突起的突起接触面积是整个晶片面积的较大比例)，接触HTC开始增加，达到最大值然后再次下降，这反映了由于突起上每单位面积增加的面积和减小的接触压力所产生的折衷。在该范围内(例如在约0.05到约0.3的AR之间)，接触HTC相对高，由此使得通过位于ESC和衬底之间的气体的压力控制来转换ESC的冷却变得更困难或较不可控，因为接触HTC是被动的并且不能如同气体传导HTC那样被“关断”(例如通过压力改变来关断)。在较高接触面积比下，例如AR为大约0.4或更大，应力可以忽略并且接触HTC也相当的低，以至于主要通过冷却气体后侧压力来支配冷却的激活/去活。
通常，跨越两个本体之间距离的冷却气体热传递系数(HTC)的行为落入下列三种工作状态之一中：粘滞状态、自由分子状态、和过渡状态。在粘滞状态中，热传递系数(HTC)是间隙距离和冷却气体的热导率的函数，而通常与冷却气体压力(下文称为后侧气体压力)无关。在自由分子状态中，HTC是后侧气体压力和冷却气体的分子量的函数，而与间隙距离无关。自由分子状态基本上用小于几微米(例如约3-5微米)的距离(例如第一距离D1)来建立。此外，过渡状态的特征在于粘滞状态和自由分子状态之间的平滑***。
本发明所限定的在自由分子状态中通过气体的热传导提供了多个独特优点。例如，通过将间隙(例如距离D1)保持在冷却气体的平均自由程的数量级，跨越晶片的冷却对间隙距离基本不敏感，并且代替地主要是后侧压力的函数，由此产生跨越晶片的空间冷却均匀性，尽管间隙有轻微的变化(例如由于晶片变形或粒子的原因)。除此之外，由于间隙距离小，与其相关联的体积也小，由此允许通过改变后侧压力极其快速地完成对晶片的冷却。这样本发明允许一达到尖峰退火温度就快速地冷却该晶片。
图8是示出在1和2微米的第一距离D1下HTC的变化过程与氮气的后侧气体压力的关系曲线图。当第一距离D1是1微米时或者当第一距离D1小于冷却气体的平均自由程(MFP)时，对于本实例中处于0到约250Torr的范围内的气体压力，可看到HTC主要是后侧气体压力的函数的自由分子状态。对于大于约250Torr的后侧气体压力或当第一距离D1大于冷却气体(在该图中未示出)的平均自由程(MFP)时可看到HTC主要是第一距离D1的函数的粘滞状态。在这两种状态之间可看到过渡状态。
图8进一步示出在自由分子状态中可以主要通过调节后侧气体压力来控制冷却气体HTC；然而，在较高压力下第一距离D1仍在HTC中起作用。例如，与1微米相比对于2微米的第一距离D1，在大约250-275Torr下冷却气体的热导率开始从自由分子状态向粘滞状态过渡。因此，当将压力从大气压力变到基本真空的压力(例如小于20Torr)时，仍然考虑第一距离D1均匀性。然而，通过控制基本真空和约250Torr之间的压力，可以主要通过与间隙距离的轻微变化无关的后侧压力来控制HTC。因此保持了跨越晶片的冷却均匀性。
根据本发明的另一个示例性方面，如图9所示，夹钳板110包括一个或多个气体分布凹槽150，其中这些气体分布凹槽适于允许冷却气体(未示出)流经其中，并且能快速实现调节冷却气体的压力(后侧压力)。如图10所示，气体分布凹槽150通常在夹钳板110中延伸第三距离D3，其中每个气体分布凹槽与图2中和夹钳板相关联的多个间隙145的至少一个相交。第三距离D3例如小于约100微米，其中冷却气体在气体分布凹槽150内的流动属于粘滞状态。此外，气体分布凹槽的较大的第三距离D3(与间隙145相比)通常允许从夹钳板110抽出冷却气体的快速响应时间。
气体分布凹槽150进一步其特征在于通常与夹钳板110的顶表面117共面的宽度W。气体分布凹槽150的宽度W优选小于100微米或小于位于夹钳板110上的衬底105的厚度(未示出)，以便热传导基本均匀地跨越衬底的底表面107，原因与以上讨论的那些类似。根据另一个示例性方面，每个气体分布凹槽150的宽度大约等于第三距离D3。
通过具有相当大的气体分布凹槽150(例如与突起140之间的间隙145相比)，通过其中的气流处于粘滞状态，对于给定的压力其比自由分子状态中的流速显著约50倍。通过气体分布凹槽150的冷却气体的快速流速易于快速启动衬底的冷却。不过，与该多个间隙145中气体与晶片的接触面积相比，凹槽的总表面面积是非常小的。在这方面，图10没有按比例绘制(而是被提供用于说明)，更确切地说凹槽150之间的间隙145的数量相当大。例如，对于小于约1cm的凹槽距离151和具有约10微米或更小的直径的突起140来说，在凹槽之间可以存在约90个突起或更多。
因此，提供了该多个气体分布凹槽150，其中该多个气体分布凹槽可操作用于显著减小从夹钳板110抽出冷却气体的反应时间。例如，如图9所示，该多个气体分布凹槽150可以从夹钳板110的中心152通常向外伸出，其中该多个气体分布凹槽被这样构图，即夹钳板的顶表面117上的任何位置离该多个气体分布凹槽的至少一个在约5mm之内。优选地，凹槽之间的距离151小于约1cm。虽然该多个气体分布凹槽150被示为放射状延伸凹槽，但是应当理解，可以采用多种方式并采用不同数目来配置这些凹槽，并且这些改变被理解为落入本发明的范围内。另外，如图11的实例所示，凹槽150的深度D3与各个突起140之间的距离D2近似相同。
冷却气体例如包括一种或多种基本上导热的气体，例如氧气、氢气、氦气、氩气、和氮气，其中冷却气体通常被提供到例如包含图2的静电夹具100的工艺腔室(未示出)的环境(未示出)。因此，冷却气体通过静电夹具100从该环境中(例如从工艺腔室内(未示出))抽出，并且抽出到适当的泵(未示出)。根据本发明的另一个示例性方面，再次参考图9，该多个突起之一包括通常与衬底105共轴的环153。环153的直径DR例如略小于图2所示的衬底105的直径D，其中该环可操作用于通常封闭衬底的里面部分154和夹钳板115，通常在该里面部分和环境155之间形成密封。再次参考图9，根据另一个实例，***气体分布凹槽156位于环153内，其中该***气体分布凹槽通常连接该多个分布凹槽150。
根据本发明的另一个示例性方面，如图2所示的示例性静电夹具100进一步包括可操作用于从衬底105和夹钳板110传递热能的基板160。该基板160通常其特征在于与夹钳板110的底表面117相关联的顶表面162。基板160的顶表面162例如通常面向夹钳板110的底表面117，其中基板和夹钳板彼此热耦接。基板160例如包括提供良好热导率的材料，例如金属。示例性基板160金属是铝、铜、或其它具有良好热导率的金属合金。或者，基板160可以包括具有与夹钳板110的热导率类似的热导率的材料，例如非晶硅(a-Si)或碳化硅(SiC)，其中形成第三导电层(未示出)。
根据本发明的另一个示例性方面，夹钳板110进一步包括第二导电层165，其中该第二导电层进一步包括彼此电隔离的多个部分167。第二导电层165的该多个部分167电连接到第一导电层125的相应多个部分130。第二导电层165的该多个部分167例如通常位于半导体平台120的底表面168和基板160的顶表面162之间。根据一个实例，在半导体平台120的顶表面127上方形成第一导电层125期间，第二导电层165的该多个部分167形成在半导体平台120的底表面168上方。
根据本发明的另一个示例性方面，第二导电层165进一步包括多个导电垂直互连170。该垂直互连170例如电连接第一导电层125和第二导电层165。多个电极175例如进一步电连接到第二导电层165，在该处通过该多个垂直互连170将第一导电层125电连接到该多个电极。该多个垂直互连170可以包括例如与半导体平台120相关联的多个通孔180，其中该多个通孔通常从半导体平台的顶表面127延伸到底表面168。因此该多个通孔180将第一导电层125的每个部分130电连接到第二导电层165的相应部分167。例如通过该多个通孔180中的一个或多个可以分别电连接第一导电层125和第二导电层165的每个部分130和167(例如部分130A通过一个或多个通孔180A电连接到部分167A)。如图12所示，例如该多个通孔180通常定位在半导体平台120的周围以便夹钳板110基本上是热和电平衡的。
根据另一个实例，图13示出另一个示例性ESC 100，其中多个垂直互连170与半导体平台120的侧壁185相关联，在该处限定了多个侧壁互连188。第一导电层125的每个部分130例如电连接到相应的侧壁互连188，其中每个侧壁互连可以电连接到相应的电极175。例如，每个相应的电极175包括弹力侧壁接触电极190，其中借助弹力(未示出)相对于相应的侧壁互连188机械地压缩弹力侧壁接触电极，其中电极与侧壁互连的物理接合(例如钎焊(brazing)或环氧接合)不是必需的。
根据本发明的另一个示例性方面，如图14所示，基板160包括第一电绝缘层192，并且第三导电层194形成在其上方。第一电绝缘层192(例如氧化物)通常位于基板160和第三导电层194之间。第三导电层194例如进一步包括与第一导电层125和第二导电层165的相应多个部分130和167分别相关联的多个部分195，其中第三导电层194的每个部分195电连接到第二导电层的相应部分167。第三导电层194的该多个部分195进一步彼此电隔离，在该处使ESC 100的各个极保持隔离。例如，第三导电层194通常沿基板160的侧壁196和顶表面197存在(例如在第一电绝缘层192上方)，其中该多个电极175在基板的侧壁处电连接到第三导电层。或者，第三导电层194可以进一步形成在基板160的底表面198上方，其中该多个电极175在基板的底表面处可以电连接到第三导电层。
第三导电层194例如通常允许基板160接合到夹钳板110上，其中该基板可以与该夹钳板热耦接，并且可以电连接到第二导电层165。将基板160耦接到夹钳板110的底表面117的一种示例性方法通过钎焊来实现，其中夹钳板的底表面117被金属化(例如借助第二导电层165)，其后被真空钎焊到基板的顶表面162上。例如，第三导电层194形成在基板160的顶表面162上方，其中第二和第三导电层165和194被真空钎焊在一起。第二和第三导电层165和194例如包括硅化钨、钨、或钛中的一种或多种，然而任何导电材料都被理解为落入本发明的范围内。
根据本发明的另一个示例性方面，再次参考图13，电绝缘中间板199位于基板160和夹钳板110之间。该中间板199例如包括氮化铝绝缘体晶片，其中该中间板通常使夹钳板110和基板160电绝缘，并且还提供充足的热传导。此外，中间板199可以被钎焊到基板160和夹钳板110上。
再次参考图2，基板160例如进一步包括一个或多个第一流体导管200，其中该一个或多个第一流体导管可操作用于通常允许冷却流体(未示出)例如水流过其中，其中基板基本上借助该冷却流体来冷却。如图17Q所示，基板450可以是导电的，并且进一步包括多个极448，其中该多个极电连接到第二导电层430的相应多个部分，这将在下文讨论。
再次参考图12，根据本发明的另一个示例性方面，多个起模针210与夹钳板110有效耦接，其中该多个起模针210可操作用于在最接近夹钳板110的处理位置(未示出)和通常在夹钳板之上(例如在夹钳板之上约1-2mm)的装载位置(未示出)之间垂直平移衬底105。该起模针210例如包括石英、碳化硅，或陶瓷材料，其中在处理期间由该起模针引起的衬底105的污染被最小化。
根据本发明的另一个示例性方面，静电夹具100进一步包括温度传感器215，该温度传感器可操作用于测量与图2的衬底105相关联的一个或多个温度T。例如，图12的温度传感器215包括高温计，其中该高温计通过夹钳板110的顶表面117中的开口220测量衬底(未示出)的温度T。温度传感器215可以包括例如具有最小体积的腔的高温计，其中该高温计测量衬底105的温度T通过的开口220很小。最小化开口的体积是有利的，其中可以保持温度均匀性。或者，温度传感器215可以包括光学高温计，该光学高温计还可以利用***夹钳板110的光纤棒(未示出)，以致该光纤棒例如占据最小体积的腔。
现在参考图15，示出根据本发明的多个方面的静电夹具100和相关***230的方框图。根据本发明的一个示例性方面，用来控制静电夹具100的该***230包括与电压供应240有效耦接的控制器235。控制器235可操作用于通过控制电压供应240来控制提供到ESC 100的极131的电压V，其中由于由该电压所感应的静电力的原因，该电压与通过衬底105发觉的夹钳力的大小成比例。根据一个实例，控制器235可以通过增加或减小电压V来进一步控制ESC 100的接触HTC的大小，由此静电力、及因此夹钳力相应地增加或减小。再次如图3所示，在第一距离D1为约1微米的情况下，电压V可以很好地保持低于与半导体平台相关的击穿电压(例如小于约100V-150V的电压)，同时仍在多个突起140和衬底105之间提供良好的热接触传导率。
根据以上实例，控制提供到图15的静电夹具100的电压V有利地控制了通过夹钳板的热传导量。例如，在面积比为约0.10(10％)的情况下，可以对ESC 100施加低电压(例如小于20伏)，其中可以在衬底105和夹钳板110之间保持小于约100Torr的低接触压力。在低接触压力下，衬底105仍被夹钳或固定，而在衬底和静电夹具100之间传递最少量的热能，其中该夹具的热部分基本上是“关断”的。当对ESC 100施加更大的电压V(例如约100伏)时，衬底105和夹钳板110之间的接触压力显著增加(例如增加到大约1-2个大气压)，由此快速地增加了衬底105和夹钳板110之间的HTC(例如增加约500mW/cm2C)，并因此有效地“开启”夹具的热部分以加热或冷却衬底。此外，根据另一个实例，将图3的第一距离D1设置为约1微米是有利的，其中衬底105和夹钳板110之间的热阻被最小化，由此降低了热损失效应。然而应当注意，第一距离D1的其它值被理解为落入本发明的范围内。
在该实例中，控制器235可操作用于通过快速控制施加到ESC 100的电压V来控制接触压力，由此允许ESC快速改变状态(例如从加热状态变到冷却状态)。控制器235例如可进一步操作用于反馈来自与ESC相关联的温度传感器245的晶片温度数据T，其中可采用闭环反馈配置来控制电压供应240。或者，当达到预定温度时，控制器235可操作用于通常限制衬底105和ESC 100之间的HTC。
根据本发明的另一个示例性方面，图15的***230进一步包括一个或多个阀250，其中该一个或多个阀可操作用于以衬底105和ESC之间的多种气体热传导方式来选择性地允许一个或多个真空泵255通过静电夹具100抽出冷却气体260。该一个或多个阀250例如包括一个或多个自动阀(例如阀250A)，例如快速电磁阀或提升阀，其中在一个实例中该一个或多个自动阀具有小于约20ms的响应时间。由于可以快速应用施加到静电夹具100的真空，因此这种快速响应时间是有利的。
根据本发明的另一个示例性方面，控制器235可操作用于耦接到该一个或多个真空泵255A-255B、气体供应265、电压供应240、以及该一个或多个阀250A-250C。在本实例中控制施加到静电夹具100的真空有利地控制了通过冷却气体的热传导量。例如，在小于约250Torr的低压下并且图3的间隙距离D1小于约5微米时，主要通过气体压力来支配HTC。因此控制后侧压力的阀250A允许静电夹具100快速改变状态(例如从加热状态变到冷却状态)。因此，控制器235可进一步操作用于通过控制该一个或多个自动阀250来控制衬底105和静电夹具100之间的气体压力。
本发明的目的还在于形成基于半导体的多极静电夹具的方法。虽然这里示例性方法被示出并描述为一系列动作或事件，但是应当认识到，根据本发明由于一些步骤可以以不同的次序进行和/或与除这里所示出和描述的步骤以外的其它步骤同时进行，因此本发明并不受这些动作或事件的所示次序的限制。另外，可以不需要所有示出的步骤来实现根据本发明的方法。而且，应当认识到，这些方法可以结合这里所示出和描述的***来实现，也可以结合未示出的其它***来实现。
现在参考图16，示出了形成用于基于MEMS的多极静电夹具的夹钳板的方法300，其中该夹钳板包括半导体平台。从动作301开始，在半导体平台上方形成第一导电层，其中该第一导电层包括彼此电隔离的多个部分。例如在半导体平台的顶表面上方形成该第一导电层，并且在动作302中在其上方形成第一电绝缘层。如上所述，该第一电绝缘层例如包括具有从该处延伸第一距离的多个MEMS突起的顶表面。在动作303中，多个极电连接到第一导电层的相应多个部分，其中在该多个极之间施加的电压可操作用于通常在位于该多个突起上的衬底和夹钳板之间感应出静电力，在该处保持衬底相对于ESC的位置。
如图17所示，根据本发明的一个示例性方面进一步说明图16的方法300，其中可进一步参考图18A-18S来说明该方法。从图17的动作305开始，例如在半导体衬底例如硅半导体平台上方形成氧化物。如图18A所示，例如在半导体衬底410的前侧404、后侧406，和侧壁408上方形成该氧化物层402(例如在双面抛光的300mm硅晶片上方生长的2微米SiO2层)。在图17的动作310中，在衬底上方形成导电层(例如多晶膜)。例如，如图18B所示，多晶膜412包括形成在衬底410的前侧404、后侧406，和侧壁408上方的约1微米的掺杂多晶硅膜，其中该多晶膜通常是导电的。在图17的动作315中，如图18C进一步示出的，在衬底的后侧上形成氧化物层。氧化物414例如包括2微米的SiO2淀积，其中该氧化物414覆盖衬底410的后侧406，还部分地覆盖该衬底的侧壁408。
再次参考图17，动作320包括构图抗蚀剂层以限定接触孔，以及可选地限定气孔。图18D示出在衬底410的后侧416上方构图抗蚀剂416，其中该抗蚀剂通常限定接触孔418和气孔420。注意，图中示出的接触孔418和气孔420的数目是为了简单起见而示出的，可以限定很多个接触孔和气孔。或者，可以不形成气孔420，例如如上所述当在接触传导率应用中利用ESC时。接触孔418例如用于限定前侧接触(图18D中未示出)，这将在下文讨论。在图17的动作325中，使用带图案的抗蚀剂作为掩模来刻蚀接触孔和气孔，并且图18E示出了该结果，其中氧化物层402和414以及多晶膜412被刻蚀到衬底410，在该处进一步限定接触孔418和气孔420。随后剥离该抗蚀剂，并且在图17的动作330中，例如使用氧化物层414作为硬掩模进一步在衬底中刻蚀接触孔和气孔，该硬掩模在刻蚀衬底的过程中被另外除去。图18F示出动作330的结果，其中衬底410被刻蚀，并且使用多晶膜412作为蚀刻停止(etch stop)来进一步刻蚀氧化物层402和414。例如可使用湿法腐蚀或反应离子刻蚀(RIE)工艺来刻蚀氧化物层402和414。
图17的动作335示出在衬底上方淀积导电层。图18G示出动作335的结果，其中导电层422淀积在衬底410上方(例如化学汽相淀积(CVD)0.1微米的WSi2)，包括衬底的前侧404、后侧406、和侧壁408，以及接触孔418和气孔420的内部。在图17的动作335中形成的导电层422例如可以包括一个或多个第一导电层125、第二导电层165、或第三导电层194，如图2、13、和14所示。
在图17的动作340中，在衬底的前侧上方构图光致抗蚀剂以除去导电层的前侧边缘。可以利用在动作340中形成的光致抗蚀剂限定第一导电层的多个部分，这将在下文说明。图18H示出在衬底410的前侧404上方形成的光致抗蚀剂424，其中前侧边缘426没有被光致抗蚀剂覆盖。可选地，还限定隔离区427，其中该隔离区将用于限定第一导电层(未示出)的该多个部分(未示出)。在图17的动作345中，使用带图案的抗蚀剂作为掩模来刻蚀导电层和多晶膜。图18I示出执行动作345的结果，其中前侧边缘426通常被刻蚀，并且通常沿着前侧边缘426除去导电层422和多晶膜412。根据本发明的一个示例性方面，第一导电层428与第二导电层430通常包括多晶膜412和导电层422，其中在动作345中第一导电层和第二导电层通常彼此电隔离。图18J示出除去光致抗蚀剂后的第一导电层428和第二导电层430，并且其中隔离区427进一步电隔离第一导电层的该多个部分431。
图17的动作350示出在衬底的前侧上方形成前侧氧化物的动作。图18K示出在衬底410的前侧404上方形成的前侧氧化物层432，其中该前侧氧化物通常覆盖第一导电层428并且通常进一步覆盖前侧边缘426。在图16的动作302中示出的第一电绝缘层例如包括图18K的前侧氧化物432。在图17的动作355中，在前侧氧化物层中形成多个MEMS突起。图18L-18M示出该多个突起的形成。在图18L中，光致抗蚀剂434淀积在前侧氧化物层432上方并被构图，并且随后刻蚀该前侧氧化物层，其中通常在除去光致抗蚀剂434之后限定图18M的该多个突起436。再次参考图17，动作360示出在衬底上方淀积保护层。在图18N中，通常在衬底410上方以及区域418和420内形成保护层438，其中衬底的前侧404、后侧406、和侧壁408通常被该保护层覆盖。保护层438例如包括约0.1微米的氮化物(例如氮化硅Si3N4)，其在随后的操作中可以用作蚀刻停止。
根据本发明的另一个示例性方面，在图17的动作365中，在衬底中掩蔽并刻蚀一个或多个气体分布凹槽。然而，当需要通过ESC的接触传导率时，可以不形成气体分布凹槽，并且ESC可以继续进行动作375，这将在下文讨论。然而，当需要气体传导率时，执行动作365，并且图18O示出形成在衬底410的前侧404上方的掩模440的图案形成，其中通常在该处限定气体分布凹槽442。应当注意，气体分布凹槽442是说明性的，并且在截面图中仅示出了一个凹槽；然而可以形成一个以上的凹槽。例如，再次参考图9，多个突起436之一包括环153，其中***气体分布凹槽156位于该环153内。
根据一个实例，再次参考图18O，在衬底的前侧404上方形成相对厚的硬掩模440例如BSG，其中该硬掩模通常容易刻蚀，并且该刻蚀对气体分布凹槽442中的保护层438和氧化物层402另外有选择性。图18P示出执行动作365的结果，其中气体分布凹槽442通常被刻蚀到衬底410(例如衬底被进一步轻微刻蚀)。在图17的动作370中，在衬底上方形成另一保护层以在ESC操作期间保护新形成的气体分布凹槽。图18Q示出执行动作370的结果，其中保护层444通常覆盖顶侧404、后侧406、侧壁408、接触孔418、气孔420、以及气体分布凹槽442。保护层444包括例如0.2微米厚的氮化硅层。
再次参考图17，动作375示出刻蚀衬底的后侧上的保护层。图18R示出执行动作375的结果，其中通常从衬底410的后侧406除去保护层444。保护层444的这种去除通常允许与第二导电层430的电连接。在图17的动作380中，掩蔽并刻蚀第二导电层以通常电隔离第二导电层的多个部分，进一步通常限定静电夹具的各个极。图18S示出在衬底410的后侧406上方形成掩模446。图18T示出刻蚀第二导电层430和多晶膜412的结果，其中该多个极448彼此电隔离。
在图17的动作385中，通常在衬底的后侧上方形成基板，其中该基板可操作用于通常传递来自静电夹具的热。图18U示出执行动作385的结果，其中在衬底410的后侧406上方形成基板450。例如，该基板包括铝，其通过环形掩模(未示出)蒸镀到后侧406上以保护多晶膜412。或者，包括非晶硅的基板450可以通过钎焊电连接到第二导电层430，其中该基板进一步包括氧化物层192和形成在其上的第三导电层194，如图14所示，其中第三导电层被进一步刻蚀以电隔离它的多个部分。
如图19所示，根据本发明的另一个示例性方面进一步说明图16的方法300，其中可以参考图20A-20I进一步说明图19的方法500。从图19的动作505开始，例如，在半导体衬底例如硅半导体平台上方形成氧化物。如图20A所示，例如在半导体平台或衬底610的前侧604、后侧606、和侧壁608上方形成氧化物层602(例如在双面抛光的300mm硅晶片上方生长的2微米SiO2层)。在图19的动作510中，衬底被掩蔽，在该处在掩蔽区的任一侧上限定夹具的极区。例如，用带封住或用其它方式掩蔽该半导体平台以便限定夹具的各个极。在动作515中，在衬底上方形成第一导电层(例如0.1微米Ti膜)。例如，如图20B所示，在衬底610的前侧604、后侧606、和侧壁608上方形成(例如通过CVD或PVD)第一导电层612，其中掩蔽区614电隔离两个或多个极区616A、616B。
再次参考图19，动作520包括在衬底上方形成保护层，如图20C进一步所示。保护层618例如包括形成在衬底610的前侧604、后侧606、和侧壁608上方的氮化物层(例如通过LPCVD形成的500埃的Si3N4)。在图19的动作525中，在半导体平台上方形成第一电绝缘层，并且在图20D中示出执行动作525的结果。该第一电绝缘层例如包括2微米的氧化物620淀积(例如执行两次1微米SiO2的PETEOS)，其中氧化物620进一步覆盖衬底610的前侧604、后侧606、和侧壁608。图19的动作530进一步描述在衬底上方构图光致抗蚀剂，其中限定多个突起区域。例如，图20E示出在衬底610的前侧604和侧壁608上方构图光致抗蚀剂622，在该处限定多个突起区域624。例如在抗蚀剂622的图案形成中进一步使衬底610的后侧606暴露。
图19的动作535示出第一电绝缘层的刻蚀，其中通常限定多个突起。在动作535中，例如第一电绝缘层也被从衬底的后侧除去。图20F示出已经通过刻蚀(例如湿法腐蚀)氧化物层620限定的多个突起626，其中保护层618用作蚀刻停止。衬底610的后侧606已经被进一步刻蚀，由此将氧化物620从衬底的后侧除去。在图19的动作540中，在衬底上方形成另一保护层。图20G示出已经形成在衬底610的前侧604、后侧606、和侧壁608上方的保护层628(例如通过LPCVD形成的500埃的Si3N4层)。
在图19的动作545中，掩蔽衬底的前侧和侧壁边缘，由此使衬底的后侧暴露。图20H示出掩模630，该掩模覆盖衬底610的前侧604和侧壁608，使后侧606暴露。在图19的动作550中随后刻蚀(例如等离子体刻蚀)保护层628和618，并且图20I示出该结果，其中通常从衬底610的后侧606上方的第一导电层612除去保护层628和618。再次参考图19，在动作555中在衬底后侧上形成基板，并且图21示出在衬底610的后侧606上方形成基板632的示例性结果。该基板632通过第一导电层612电连接到该两个或多个极区616A和616B。例如，基板632包括形成在非晶硅基底636上方的导电材料634，其中该导电材料包括彼此电隔离的多个部分，其以类似于上述的方式被进一步钎焊到第一导电层612。
虽然已经相对于特定优选的一个或多个实施例示出并描述了本发明，但是显然，本领域的技术人员可以根据对本说明书及附图的阅读和理解进行等效变型和修改。特别是关于通过上述部件(组件、器件、电路等)执行的各种功能，用于描述这些部件的术语(包括对“装置”的引用)旨在对应于(除非另有说明)执行上述部件的特定功能的任何部件(即，其是功能等效的)，即使与这里所示的本发明的示例性实施例中的执行该功能的公开结构在结构上不等效。此外，尽管可能已经相对于多个实施例中的仅仅一个公开了本发明的具体特征，但是该特征可以与所需的并有利于任何给定或特定应用的其它实施例的一个或多个其它特征结合。

Claims (47)

1.一种形成用于多极静电夹具的夹钳板的方法，包括：
在半导体平台上方形成第一导电层并限定该第一导电层的彼此电隔离的多个部分；
在第一导电层上方形成第一电绝缘层，该第一电绝缘层包括具有从其延伸第一距离的多个MEMS突起的顶表面；以及
形成电连接到第一导电层的相应多个部分的多个极，其中在该多个极之间施加的电压可操作用于在夹钳板中感应出静电力。
2.如权利要求1的方法，其中形成第一导电层包括在半导体平台上方形成多晶硅层。
3.如权利要求2的方法，其中形成第一导电层进一步包括在多晶硅层上方形成金属层。
4.如权利要求1的方法，其中第一导电层形成在半导体平台的顶表面上方，该方法进一步包括在半导体平台的底表面下方形成第二导电层，其中限定该第二导电层的彼此电绝缘的多个部分。
5.如权利要求4的方法，其中第一导电层和第二导电层同时形成。
6.如权利要求4的方法，进一步包括形成将第一导电层的多个部分电连接到第二导电层的相应多个部分的多个垂直互连。
7.如权利要求6的方法，其中形成该多个垂直互连包括在半导体平台的侧壁上方形成多个侧壁接触，其中该多个侧壁接触彼此电隔离，并且其中该多个侧壁接触电连接第一导电层和第二导电层的相应多个部分。
8.如权利要求7的方法，其中形成该多个侧壁接触包括在半导体平台的侧壁上方淀积导电材料。
9.如权利要求8的方法，其中形成该多个侧壁接触包括淀积多晶硅、硅化钨、钨或钛中的一种或多种。
10.如权利要求7的方法，其中第一导电层、第二导电层、和该多个侧壁接触的形成是同时形成的。
11.如权利要求4的方法，其中形成第二导电层包括淀积硅化钨、钨或钛中的一种或多种。
12.如权利要求4的方法，进一步包括在第二导电层下方形成基板，其中该基板可操作用于通过半导体平台将热能从一衬底传递到该基板。
13.如权利要求12的方法，其中形成基板包括在其上形成具有彼此电隔离的多个部分的第三导电层，以及将第三导电层的该多个部分电连接到第二导电层的相应多个部分。
14.如权利要求13的方法，其中形成该多个极包括将多个电极接合到第三导电层的相应多个部分。
15.如权利要求13的方法，其中基板包括具有形成在其上方的氧化物层的非晶硅板，其中第三导电层形成在该氧化物层上方。
16.如权利要求13的方法，其中形成第三导电层包括淀积硅化钨、钨或钛中的一种或多种。
17.如权利要求12的方法，其中形成基板包括将一种或多种金属蒸镀到第二导电层的该多个部分上。
18.如权利要求12的方法，其中形成基板包括将该基板真空钎焊到第二导电层。
19.如权利要求12的方法，进一步包括形成通过基板的一个或多个流体导管，其中冷却流体可操作用于流经其中。
20.如权利要求12的方法，进一步包括在基板内形成热源，其中该热源可操作用于选择性地加热夹钳板。
21.如权利要求1的方法，其中形成第一导电层包括淀积硅化钨、钨或钛中的一种或多种。
22.如权利要求1的方法，其中半导体平台包括硅衬底。
23.如权利要求1的方法，其中第一电绝缘层包括二氧化硅。
24.如权利要求1的方法，进一步包括在第一电绝缘层、第一导电层和半导体平台中形成一个或多个气体分布凹槽。
25.如权利要求24的方法，其中形成该一个或多个气体分布凹槽包括刻蚀第一电绝缘层、第一导电层和半导体平台。
26.如权利要求24的方法，进一步包括形成穿过半导体平台、第一导电层和第一电绝缘层的一个或多个气体分布孔，其中该一个或多个气体分布孔中的至少一个形成为穿过该一个或多个气体分布凹槽中的至少一个。
27.如权利要求26的方法，其中形成该一个或多个气体分布孔包括反应离子刻蚀第一电绝缘层、第一导电层和半导体平台。
28.如权利要求1的方法，其中形成该多个MEMS突起进一步包括：
在第一电绝缘层上方形成掩模，其中该掩模在半导体平台的顶表面上方限定多个谷；
刻蚀该多个谷中的第一电绝缘层；以及
除去掩模，其中在该多个谷之间限定该多个MEMS突起。
29.如权利要求28的方法，其中刻蚀第一电绝缘层使用第一导电层作为蚀刻停止。
30.如权利要求28的方法，其中在所述第一导电层和所述半导体平台上形成保护层后，在所述保护层上形成所述第一电绝缘层。
31.如权利要求30的方法，其中形成保护层包括在第一导电层和半导体平台上淀积氮化物层。
32.如权利要求30的方法，进一步包括除去半导体平台的底表面上的保护层。
33.如权利要求1的方法，其中该多个MEMS突起形成为使得一衬底可操作用于接触该多个MEMS突起，其中限定了突起接触面积，其中突起接触面积与该衬底的表面面积之比在0.02和0.2之间。
34.如权利要求33的方法，其中突起接触面积与该衬底的表面面积之比是0.10。
35.如权利要求1的方法，其中第一距离是1微米。
36.如权利要求1的方法，进一步包括形成穿过夹钳板的温度传感器孔，并且将温度传感器***温度传感器孔中。
37.如权利要求1的方法，其中半导体平台包括多个半导体段的嵌镶结构。
38.如权利要求37的方法，其中该多个半导体段的嵌镶结构包括掺杂的硅。
39.如权利要求37的方法，其中在半导体平台上形成第一导电层包括在该多个半导体段上方形成第一导电层，其中第一导电层的该多个部分的每一个形成在该多个半导体段的一个或多个上方。
40.如权利要求37的方法，进一步包括在形成在该多个半导体段上方的第一导电层的多个部分的每一个之间***电绝缘体。
41.如权利要求40的方法，其中电绝缘体包括陶瓷隔离物。
42.如权利要求1的方法，进一步包括在其上形成第一电绝缘层之后在半导体平台上形成保护层。
43.如权利要求42的方法，其中形成保护层包括在第一电绝缘层和半导体平台上淀积氮化物层。
44.如权利要求42的方法，进一步包括除去半导体平台的底表面上的保护层。
45.如权利要求1的方法，其中形成第一导电层包括导电材料的化学汽相淀积。
46.如权利要求45的方法，其中形成第一导电层包括硅化钨的化学汽相淀积。
47.如权利要求1的方法，其中半导体平台包括具有形成在其上方的氧化物的硅衬底。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7072166B2 (en) * 2003-09-12 2006-07-04 Axcelis Technologies, Inc. Clamping and de-clamping semiconductor wafers on a J-R electrostatic chuck having a micromachined surface by using force delay in applying a single-phase square wave AC clamping voltage
US7663860B2 (en) * 2003-12-05 2010-02-16 Tokyo Electron Limited Electrostatic chuck
US7457097B2 (en) * 2004-07-27 2008-11-25 International Business Machines Corporation Pressure assisted wafer holding apparatus and control method
US20070081880A1 (en) * 2005-09-29 2007-04-12 Riordon Benjamin B Wafer-handling method, system, and apparatus
US8226769B2 (en) * 2006-04-27 2012-07-24 Applied Materials, Inc. Substrate support with electrostatic chuck having dual temperature zones
WO2008020329A2 (en) 2006-05-11 2008-02-21 Regenics As Administration of cells and cellular extracts for rejuvenation
WO2008051369A2 (en) * 2006-10-25 2008-05-02 Axcelis Technologies, Inc. Low-cost electrostatic clamp with fast declamp time and the manufacture
US20090115060A1 (en) * 2007-11-01 2009-05-07 Infineon Technologies Ag Integrated circuit device and method
WO2009136291A2 (en) * 2008-05-09 2009-11-12 Regenics As Cellular extracts
DE102008054982A1 (de) * 2008-12-19 2010-07-01 Carl Zeiss Smt Ag Wafer-Chuck für die EUV-Lithographie
US7932570B1 (en) * 2009-11-09 2011-04-26 Honeywell International Inc. Silicon tab edge mount for a wafer level package
WO2011082371A2 (en) 2009-12-30 2011-07-07 Solexel, Inc. Mobile electrostatic carriers for thin wafer processing
WO2011138687A2 (en) 2010-05-06 2011-11-10 Regenics As Use of cellular extracts for skin rejuvenation
CN103222043B (zh) * 2010-09-08 2016-10-12 恩特格林斯公司 一种高传导静电夹盘
US10242890B2 (en) * 2011-08-08 2019-03-26 Applied Materials, Inc. Substrate support with heater
NL2009874A (en) 2011-12-23 2013-06-26 Asml Netherlands Bv Support, lithographic apparatus and device manufacturing method.
JP6359236B2 (ja) * 2012-05-07 2018-07-18 トーカロ株式会社 静電チャック
US8569115B1 (en) 2012-07-06 2013-10-29 LuxVue Technology Corporation Method of forming a compliant bipolar micro device transfer head with silicon electrodes
WO2014008110A1 (en) * 2012-07-06 2014-01-09 LuxVue Technology Corporation Compliant bipolar micro device transfer head with silicon electrodes
JP5441021B1 (ja) * 2012-09-12 2014-03-12 Ｔｏｔｏ株式会社 静電チャック
AU2013356930B2 (en) 2012-12-10 2017-01-05 Regenics As Use of egg cellular extracts for skin rejuvenation
KR102209735B1 (ko) 2013-02-07 2021-02-01 에이에스엠엘 네델란즈 비.브이. 리소그래피 장치
US9878901B2 (en) 2014-04-04 2018-01-30 Analog Devices, Inc. Fabrication of tungsten MEMS structures
US20160230269A1 (en) * 2015-02-06 2016-08-11 Applied Materials, Inc. Radially outward pad design for electrostatic chuck surface
US10381248B2 (en) 2015-06-22 2019-08-13 Lam Research Corporation Auto-correction of electrostatic chuck temperature non-uniformity
US10763142B2 (en) 2015-06-22 2020-09-01 Lam Research Corporation System and method for determining field non-uniformities of a wafer processing chamber using a wafer processing parameter
US10386821B2 (en) * 2015-06-22 2019-08-20 Lam Research Corporation Systems and methods for calibrating scalar field contribution values for a limited number of sensors including a temperature value of an electrostatic chuck and estimating temperature distribution profiles based on calibrated values
US9673025B2 (en) * 2015-07-27 2017-06-06 Lam Research Corporation Electrostatic chuck including embedded faraday cage for RF delivery and associated methods for operation, monitoring, and control
US20180025931A1 (en) * 2016-07-22 2018-01-25 Applied Materials, Inc. Processed wafer as top plate of a workpiece carrier in semiconductor and mechanical processing
US20180102247A1 (en) * 2016-10-06 2018-04-12 Asm Ip Holding B.V. Substrate processing apparatus and method of manufacturing semiconductor device
US10535505B2 (en) * 2016-11-11 2020-01-14 Lam Research Corporation Plasma light up suppression
US10943808B2 (en) * 2016-11-25 2021-03-09 Applied Materials, Inc. Ceramic electrostatic chuck having a V-shape seal band
EP3884513A4 (en) * 2018-11-19 2022-08-03 Entegris, Inc. ELECTROSTATIC CHUCK WITH CHARGE DISCHARGE COATING

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2678381B2 (ja) 1987-05-06 1997-11-17 ユニサーチ・リミテッド 交流電界励振を利用した静電チャック
JP2779950B2 (ja) 1989-04-25 1998-07-23 東陶機器株式会社 静電チャックの電圧印加方法および電圧印加装置
US5452177A (en) 1990-06-08 1995-09-19 Varian Associates, Inc. Electrostatic wafer clamp
US5325261A (en) 1991-05-17 1994-06-28 Unisearch Limited Electrostatic chuck with improved release
US5444597A (en) 1993-01-15 1995-08-22 Blake; Julian G. Wafer release method and apparatus
US5822171A (en) * 1994-02-22 1998-10-13 Applied Materials, Inc. Electrostatic chuck with improved erosion resistance
US5583736A (en) 1994-11-17 1996-12-10 The United States Of America As Represented By The Department Of Energy Micromachined silicon electrostatic chuck
US5792562A (en) 1995-01-12 1998-08-11 Applied Materials, Inc. Electrostatic chuck with polymeric impregnation and method of making
US5838529A (en) 1995-12-22 1998-11-17 Lam Research Corporation Low voltage electrostatic clamp for substrates such as dielectric substrates
US5810933A (en) 1996-02-16 1998-09-22 Novellus Systems, Inc. Wafer cooling device
US5958813A (en) 1996-11-26 1999-09-28 Kyocera Corporation Semi-insulating aluminum nitride sintered body
US6117246A (en) 1997-01-31 2000-09-12 Applied Materials, Inc. Conductive polymer pad for supporting a workpiece upon a workpiece support surface of an electrostatic chuck
JPH10284583A (ja) 1997-04-04 1998-10-23 Mitsubishi Electric Corp 静電チャック除電方法及び半導体製造装置
US6138745A (en) 1997-09-26 2000-10-31 Cvc Products, Inc. Two-stage sealing system for thermally conductive chuck
US5969934A (en) * 1998-04-10 1999-10-19 Varian Semiconductor Equipment Associats, Inc. Electrostatic wafer clamp having low particulate contamination of wafers
US6149774A (en) 1998-06-10 2000-11-21 Delsys Pharmaceutical Corporation AC waveforms biasing for bead manipulating chucks
JP3323135B2 (ja) 1998-08-31 2002-09-09 京セラ株式会社 静電チャック
TW432453B (en) * 1998-11-12 2001-05-01 Applied Materials Inc Apparatus for protecting a substrate support surface and method of fabricating same
US6067222A (en) * 1998-11-25 2000-05-23 Applied Materials, Inc. Substrate support apparatus and method for fabricating same
US6236555B1 (en) 1999-04-19 2001-05-22 Applied Materials, Inc. Method for rapidly dechucking a semiconductor wafer from an electrostatic chuck utilizing a hysteretic discharge cycle
JP3805134B2 (ja) * 1999-05-25 2006-08-02 東陶機器株式会社 絶縁性基板吸着用静電チャック
JP2002009139A (ja) * 2000-06-20 2002-01-11 Nikon Corp 静電チャック

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Publication number Publication date
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