CN100521124C - 承载器及其制造方法 - Google Patents

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Abstract

一种承载器制造方法，首先，提供一第一基板，该第一基板的一表面形成有一线路层且该线路层具有若干个接点；接着，形成一防焊层于该线路层并显露出该些接点；之后，将一具有一开口的第二基板结合于该第一基板的该表面以组成一承载器，并使该开口显露出该防焊层及该第一基板的该些接点。由于该些接点位于该开口内，其可增加线路配置空间，并且设置于该开口中的芯片可直接电性连接至该些接点，使芯片封装构造的厚度缩小。此外，由于该承载器分别由不同的基板以压合等方式形成，因此可简化制程，且可各别进行测试，以提升该承载器的制造良率。

Description

承载器及其制造方法
技术领域
本发明是关于一种承载器，特别是一种可增加线路配置空间的承载器。
背景技术
如图1所示，现有的具有容晶穴的芯片封装构造100主要包含一承载器110、一第一芯片120、一第二芯片130及一封胶体140，该承载器110通常由一基板111与一散热片112所组成，该基板111具有一上表面113、一下表面114及一开口115，将该散热片112贴附至该基板111的该下表面114使得该基板111的该开口115形成可容置芯片的容晶穴，该基板111的该上表面113形成有若干个第一接点116、若干个第二接点117与若干个球垫118，该第一芯片120的一背面122贴设于该散热片112的一表面119，该第二芯片130贴设于该第一芯片120的一主动面121，若干个第一焊线150电性连接该第一芯片120的若干个第一焊垫123与该基板111的该些第一接点116，若干个第二焊线160电性连接该第二芯片130的若干个第二焊垫131与该基板111的该些第二接点117，该封胶体140形成于该基板的该上表面113以密封该些第一焊线150与该些第二焊线160，若干个焊球(未图示)设置于该些球垫118以外接电路板。由于该芯片封装构造100为多芯片的封装构造，因此线路的配置及芯片的设置较复杂，且由于该些第一接点116与该些第二接点117皆形成于该基板111的同一表面，因此该些第一焊线150与该些第二焊线160的高度需精确控制，避免该些第一焊线150与该些第二焊线160互相接触而造成短路，因此该封胶体140的高度会较高，使得该芯片封装构造100的厚度较厚。
发明内容
本发明的主要目的在于提供一种能减小芯片封装构造的厚度以及简化制程和提升产品制造良率的承载器制造方法。
本发明的另一目的在于提供一种能减小芯片封装构造厚度的承载器。
依据本发明的一种承载器制造方法，首先，提供一第一基板，该第一基板具有一第一表面、一第二表面及一贯穿该第一表面与该第二表面的第一通孔，该第一表面形成有一线路层且该第一线路层具有若干个接点，该第二表面形成有一金属层，该线路层电性连接该金属层；接着，形成一防焊层于该线路层上，该防焊层并显露出该些接点；之后，提供一第二基板，该第二基板具有一第三表面、一第四表面及一贯穿该第三表面与该第四表面的开口，以该第二基板的该第四表面结合于该第一基板的该第一表面，其中该开口显露该防焊层及该第一基板的该些接点。
依据本发明的一种承载器，其包含：
一第一基板，其具有一第一表面及一第二表面，该第一表面形成有一第一线路层，该第一线路层具有若干个第一接点，该第二表面形成有一金属层，且该第一线路层电性连接该金属层；
一第一防焊层，其覆盖该第一线路层并显露出该些第一接点；以及一第二基板，其具有一第三表面、一第四表面及一贯穿该第三表面与该第四表面的第一开口，该第二基板以该第四表面朝向该第一基板的该第一表面，并结合于该第一基板的该第一表面上，且该第一开口显露该第一基板的该些第一接点。
由于本发明的承载器的该些接点位于该开口内，其可增加线路配置空间，并且设置于该开口中的芯片可直接电性连接至该些接点，使芯片封装构造的厚度缩小。此外，由于该承载器分别由不同的基板以压合等方式形成，因此可简化制程，且可各别进行测试，以提升该承载器的制造良率。
附图说明
图1为现有芯片封装构造的截面示意图。
图2A至图2J是依据本发明的第一具体实施例，一种承载器制造过程中的截面示意图。
图3是依据本发明的第一具体实施例，一芯片设置于该承载器所形成的芯片封装构造的截面示意图。
图4是依据本发明的第二具体实施例，另一种承载器的截面示意图。
图5是依据本发明的第二具体实施例，芯片及被动组件设置于该具有开口的承载器的截面示意图。
图6是依据本发明的第三具体实施例，芯片设置于另一种具有开口的承载器的截面示意图。
具体实施方式
请参阅图2A至图2J所示，依据本发明的第一具体实施例揭示一种承载器200的制程，首先，请参阅图2A，提供一第一基板210，该第一基板210可为多层(multi-layer)电路基板。该第一基板210具有一第一表面211及一第二表面212，在本实施例中，该第一基板210另具有一贯穿该第一表面211与该第二表面212的第一通孔213，该第一表面211形成有一经图案化的第一线路层214，且该第一线路层214具有若干个第一接点214a，该第二表面212形成有一未经图案化的第一金属层215，或者，该第一金属层215也可为经图案化的线路层，在本实施例中，该第一金属层215是未经图案化，该第一线路层214通过该通孔213电性连接该第一金属层215。接着，请参阅图2B，形成一第一防焊层220于该第一线路层214上及该第一通孔213内，该第一防焊层220并显露出该些第一接点214a，该第一防焊层220可以网版印刷或旋转涂布等方式形成，该第一防焊层220可为绿漆。之后，请参阅图2C，可形成一保护层310于该第一线路层214及该些第一接点214a上，该保护层310系覆盖该些第一接点214a以避免该些第一接点214a接触空气而被氧化，该保护层310可为绿漆、光阻或胶带，此外，该第一线路层214另形成有一黑氧化层320，其中该第一基板210的该第一表面211定义有一组件放置区A，该黑氧化层320形成于该组件放置区A以外的该第一线路层214。接着，请参阅图2D，提供一第二基板230，并将该第二基板230以压合等方式结合于该第一基板210上，其中该黑氧化层320具有增加该第二基板230与该第一基板210间接合力的功效，该第二基板230具有一第三表面231、一第四表面232及至少一贯穿该第三表面231与该第四表面232的开口233，在本实施例中，该第三表面231形成有一第二线路层234，该第二线路层234未经图案化，该第二基板230可选自于单层或双层的铜箔基板。之后，将该第二基板230的该第四表面232朝向该第一基板210的该第一表面211，并使该第二基板230结合于该第一基板210的该第一表面211上，其中该第二基板230的该开口233显露出该第一防焊层220及该第一基板210的该些第一接点214a。此外，在进行压合该第一基板210与该第二基板230的步骤前，可先移除覆盖于该些第一接点241a上的该保护层310。接着，请参阅图2E，可形成一贯穿该第二基板230的该第三表面231与该第一基板210的该第二表面212的第二通孔235，该第二通孔235可以机械钻孔或雷射钻孔形成。之后，请参阅图2F，形成一遮蔽层330于该第二基板230的该第三表面231上，该遮蔽层330覆盖该开口233及该第二线路层234。接着，请参阅图2G，形成一第二金属层240于该第二通孔235内壁以电性连接该第二线路层234与该第一金属层215，在本实施例中，该第二金属层240是以电镀形成，该第二金属层240的材质为铜，较佳地，在进行电镀该第二金属层240于该第二通孔235内壁的步骤前，先以溅镀、化学气相沉积或无电电镀等方式形成电镀种子层于该第二通孔235内壁，以利该第二金属层240附着于该第二通孔235内壁。接着，请参阅图2H，移除该遮蔽层330以显露出该开口233内的该些第一接点214a，并进行图案化该第二线路层234的步骤以形成若干第二接点234a，此外，在此步骤中，亦可同时图案化该第一金属层215以形成若干第三接点215a。最后，请参阅图2I，形成一第二防焊层250于该第二线路层234与该第一金属层215上，该第二防焊层250显露出该第二线路层234的若干个第二接点234a及该第一金属层215的若干个第三接点215a，该第二防焊层250的材质可与该第一防焊层220的材质相同。较佳地，请参阅图2J，形成一电镀层260(例如镍金)于该些第一接点214a、该些第二接点234a与该些第三接点215a，其可防止该些第一接点214a、该些第二接点234a与该些第三接点215a氧化且增加该些第一接点214a、第二接点234a及第三接点215a与凸块或焊线的连接强度。本实施例的该承载器200分别由该第一基板210与具有该开口233的该第二基板220以压合等方式形成，因此可简化该承载器200的制程，此外，在压合等步骤前可先行制造及测试该第一基板210与该第二基板220，因此在压合步骤后可提升该承载器200的制造良率。并且由于该些第一接点214a位于该开口233内，因此其可使该承载器200的线路配置空间增加。
请参阅图3，其是将一芯片340设置于该承载器200的该开口233的封装构造，该芯片340具有一主动面341、一背面342及若干个焊垫343，该些焊垫343设置于该芯片340的该主动面341，该芯片340的该背面342设置于该开口233内，若干个焊线350电性连接该些焊垫343及显露于该开口233中该些第一接点214a，因此该些焊线350的高度可降低，使得芯片封装构造的整体厚度缩小。
另，请参阅图4，其为本发明的第二具体实施例，一承载器400包含有一第一基板410与一第二基板420，该第一基板410具有一第一表面411及一第二表面412，该第一表面411形成有一经图案化的第一线路层413，且该第一线路层413具有若干个第一接点414，一第一防焊层415形成于该第一线路层413上，并显露出该些第一接点414，第二基板420具有一第三表面421、一第四表面422及若干个贯穿该第三表面421与该第四表面422的第一开口423、423’，该第三表面421形成有一经图案化的第二线路层424，且该第二线路层424具有若干个第二接点425，一第二防焊层426覆盖该第二线路层424，并显露出该些第二接点425，该第二基板420以压合等方式结合于该第一基板410上，且该些开口423、423’显露出该第一防焊层415及该第一基板410的该些第一接点414，该第二线路层424可以一通孔A与该第一线路层413电性连接。请参阅图5，在该第一开口423中设置有一第一芯片430，在该第一开口423’中设置有一被动组件440，该第一芯片430具有若干个凸块431，该些凸块431与该第一开口423中的该些第一接点414电性连接，该被动组件440电性连接于该第一开口423’中的该些第一接点414，此外，一第二芯片450可堆栈设置于该第一芯片430的晶背上，并以若干个焊线460电性连接该第二芯片450与该第二基板420的第二接点425。一封胶体470填充于该第一开口423中，以密封保护该第一芯片430、该第二芯片450及该些焊线460。本实施例中具有该些第一开口423、423’的该承载器400分别由该第一基板410与具有该些开口423的该第二基板420以压合等方式形成，因此可简化该承载器400的制程，此外，在压合等步骤前可先行制造及测试该第一基板410与该第二基板420，因此在压合步骤后可提升该承载器400的制造良率，并使得该承载器400的线路配置空间增加，且该些开口423、423’可容置不同的电子组件，以降低半导体封装构造的厚度。
请参阅图6，其为本发明的第三具体实施例，一承载器500包含有一第一基板510与一第二基板520，该第一基板510具有一第一表面511及一第二表面512，该第一表面511形成有一经图案化的第一线路层513，且该第一线路层513具有若干个第一接点514，一第一防焊层515形成于该第一线路层513上，并显露出该些第一接点514，该第二基板520具有一第三表面521及一第四表面522，该第四表面522形成有一经图案化的第二线路层524，且该第二线路层524具有若干个第二接点525，一第二防焊层526覆盖该第二线路层524，并显露出该些第二接点525，该第二基板520以压合等方式结合于该第一基板510上，并使该第一线路层513与该第二线路层524电性连接，在本实施例中，该第二基板520具有一贯穿该第三表面521与该第四表面522的第一开口523且该第一开口523显露出该第一基板510的该些第一接点514。该第一基板510具有一贯穿该第一表面511及该第二表面512的第二开口516，该第二开口516显露出该第二基板520的第二接点525，在该第一开口523中设置有一第一芯片530，在该第二开口516中设置有一第二芯片540，该第一芯片530具有若干个第一凸块531，该些第一凸块531与该第一开口523中的该些第一接点514电性连接。该第二芯片540具有若干个第二凸块541，该些第二凸块541与该第二开口516中的该些第二接点525电性连接。

Claims (13)

1、一种承载器制造方法，其特征在于包含如下步骤：
提供一第一基板，该第一基板具有一第一表面、一第二表面及一贯穿该第一表面与该第二表面的第一通孔，该第一表面形成有一第一线路层且该第一线路层具有若干个第一接点，该第二表面形成有一第一金属层，该第一线路层电性连接该第一金属层；
形成一第一防焊层于该第一线路层上，该第一防焊层显露出该些第一接点；以及
提供一第二基板，该第二基板具有一第三表面、一第四表面及一贯穿该第三表面与该第四表面的开口，以该第二基板的该第四表面结合于该第一基板的该第一表面，其中该开口显露该第一防焊层及该第一基板的该些第一接点，上述显露的该第一防焊层用以承载一芯片或一被动组件。
2、如权利要求1所述的承载器制造方法，其特征在于：该第一基板的该第一表面定义有一组件放置区，于该组件放置区以外的该第一线路层形成一黑氧化层。
3、如权利要求2所述的承载器制造方法，其特征在于：其还包括在前述形成该黑氧化层之前，更包含如下步骤：
形成一保护层于该组件放置区内的该第一防焊层及该第一线路层的第一接点上。
4、如权利要求3所述的承载器制造方法，其特征在于：其还包括在前述形成该黑氧化层之后，更包含如下步骤：
移除该组件放置区的保护层。
5、如权利要求1所述的承载器制造方法，其特征在于：其还包括在前述提供一第二基板与第一基板结合之后，更包含如下步骤：
形成一第二线路层于该第三表面；
形成一遮蔽层于该第二基板的该第三表面以覆盖该开口；
形成一第二通孔，该第二通孔贯穿该第二基板的该第三表面与该第一基板的该第二表面并电性连接该第一金属层与该第二线路层；
移除该遮蔽层以显露该开口内的该些第一接点；
图案化该第二线路层并形成若干个第二接点；
形成一第二防焊层于图案化的该第二线路层并显露该些第二接点；
形成一电镀层于该些第二接点。
6、如权利要求1所述的承载器制造方法，其特征在于：该第一金属层具有若干个第三接点，结合第一基板和第二基板之后，其还包括形成一电镀层于该些第一接点和该些第三接点。
7、一种承载器，其包含一第一基板，其具有一第一表面及一第二表面；以及一第二基板，其具有一第三表面、一第四表面；其特征在于：该第一基板的第一表面形成有一第一线路层，该第一线路层具有若干个第一接点，该第二表面形成有一金属层，且该第一线路层电性连接该金属层；该承载器还包括一第一防焊层，其覆盖该第一线路层并显露出该些第一接点；该第二基板包括一贯穿该第三表面与该第四表面的第一开口，该第二基板以该第四表面朝向该第一基板的该第一表面，并结合于该第一基板的该第一表面上，且该第一开口显露该第一防焊层及该第一基板的该些第一接点，上述显露的该第一防焊层用以承载一芯片或一被动组件。
8、如权利要求7所述的承载器，其特征在于：该第三表面形成有一第二线路层，该第二线路层具有若干个第二接点。
9、如权利要求8所述的承载器，其特征在于：其另包含有一通孔，该通孔电性连接该第一线路层与该第二线路层。
10、如权利要求8所述的承载器，其特征在于：该第一基板另具有一贯穿该第一表面与该第二表面的第二开口，该第二开口显露该第二基板的该些第二接点。
11、如权利要求8所述的承载器，其特征在于：其另包含有一第二防焊层，该第二防焊层形成于该第二线路层并显露第二接点。
12、如权利要求7所述的承载器，其特征在于：该第一基板为多层电路基板；该第二基板选自于单层或双层的铜箔基板。
13、如权利要求7所述的承载器，其特征在于：该第一基板的该第一表面定义有一组件放置区，该组件放置区以外的该第一线路层具有一黑氧化层。
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CN101594730B (zh) * 2008-05-26 2012-01-04 欣兴电子股份有限公司 具有导热结构的电路板
CN101789383B (zh) * 2009-01-23 2012-03-21 欣兴电子股份有限公司 具有凹穴结构的封装基板的制作方法
CN101853818B (zh) * 2009-04-02 2013-09-11 欣兴电子股份有限公司 具有凹穴的封装基板结构及其制作方法
CN101916751B (zh) * 2010-07-30 2012-05-23 日月光半导体制造股份有限公司 封装结构及其制作方法
CN102745639B (zh) * 2011-04-22 2015-09-09 欣兴电子股份有限公司 微机电的承载件及其制法
CN103474401B (zh) * 2012-06-06 2016-12-14 欣兴电子股份有限公司 载板结构与芯片封装结构及其制作方法
TWI556381B (zh) * 2014-02-20 2016-11-01 矽品精密工業股份有限公司 半導體封裝件及其製法
CN106158808B (zh) * 2015-03-25 2019-11-08 恒劲科技股份有限公司 电子封装件及其制法
CN105097764B (zh) * 2015-06-30 2018-01-30 通富微电子股份有限公司 封装结构
TWI591768B (zh) * 2015-11-30 2017-07-11 矽品精密工業股份有限公司 封裝結構及其製法
CN111968949B (zh) * 2020-08-27 2022-05-24 青岛歌尔微电子研究院有限公司 芯片封装工艺及封装芯片

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