CN100518021C - 一种td-scmda直放站gps同步的方法与装置 - Google Patents

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CN100518021C CNB2006100849659A CN200610084965A CN100518021C CN 100518021 C CN100518021 C CN 100518021C CN B2006100849659 A CNB2006100849659 A CN B2006100849659A CN 200610084965 A CN200610084965 A CN 200610084965A CN 100518021 C CN100518021 C CN 100518021C
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Abstract

本发明涉及一种TD-SCDMA直放站GPS同步的方法与装置,该装置包括GPS卫星接收天线、GPS信号接收电路、控制信号处理电路以及电源电路,其特征在于:GPS卫星接收天线连接到GPS信号接收电路,GPS信号接收电路的输出连接到控制信号处理电路的输入,控制信号处理电路的输出特定的步骤在特定时刻输出控制信号。不仅可实现简单的获得TD-SCDMA***的两个转换点,实现直放站的上下行切换,实现***同步的方法和装置,而目工作可靠,投入成本低。

Description

一种TD-SCMDA直放站GPS同步的方法与装置
技术领域
本发明涉及一种TD-SCMDA直放站GPS同步的方法与装置。
背景技术
TD-SCDMA是ITU正式发布的第三代移动通信空间接口技术规范之一,它得到了CWTS及3GPP的全面支持。是中国电信百年来第一个完整的通信技术标准,是UTRA-FDD可替代的方案,是集CDMA、TDMA等技术优势于一体、***容量大、频谱利用率高、抗干扰能力强的移动通信技术,它采用了智能天线、联合检测、同步CDMA、多时隙、可变扩频***、自适应功率调整等技术。
TD-SCDMA的码片速率为1.2Mc/s,载频带宽为1.6MHz,它的下行和上行的信息是在同一频率的不同时隙上进行传送的,图3是TD-SCDMA的帧结构图。帧结构将10ms的无线帧分成两个5ms的子帧,每个子帧中有7个常规时隙和3个特殊时隙,三个特殊时隙分别为下行导频时隙DwPTS,保护时隙GP和上行导频时隙UpPTS。7个常规时隙分别为TS0,TS1,TS2,TS3,TS4,TS5,TS6。其中TS0总是分配给下行链路,而TS1总是分配给上行链路。上行时隙和下行时隙之间由转换点分开。在TD-SCDMA中,每个5ms的子帧有两个转换点:第一个转换点是从下行链路到上行链路,位置在DwPTS和UpPTS之间的GP,第一个转换点相对于每个子帧的开始时间是固定的;第二个转换点是从上行链路到下行链路。位置根据网络的需要在不同的上下行时隙配比关系而定,第二个转换点在***中是可变的。
在TD-SCDMA***中,上行链路信号和下行链路信号处于同一频率,通过时分复用的方式来区分上行和下行。因此TD-SCDMA直放站需要获取两个转换点的位置信息与时刻参数,实现其射频链路的上下行切换,从而达到与***的同步。
发明内容
本发明的目的是要提供一种TD-SCMDA直放站GPS同步的方法与装置,该方法及装置工作可靠,投入成本低。可简单的获得TD-SCDMA***两个转换点,以实现直放站的上下行切换,及***同步。
该方法包括如下步骤:
a、TD-SCDMA基站端下行帧TS0时隙的发射时间是GPS时间的整数秒;
b、TD-SCDMA直放站的第一切换点时刻为TD-SCDMA基站下行帧TS0时隙发射时间滞后1008chips处;
c、TD-SCDMA直放站的第二切换点为手动设置值,其中,手动设置值为A,B,C三个待选项,其中手动设置值A表示TD-SCDMA直放站的第二切换点时刻为TD-SCDMA基站端下行帧TS0时隙发射时间滞后2072chips处,手动设置值B表示TD-SCDMA直放站的第二切换点时刻为TD-SCDMA基站端下行帧TS0时隙发射时间滞后2936chips处,手动设置值C表示TD-SCDMA直放站的第二切换点时刻为TD-SCDMA基站端下行帧TS0时隙发射时间滞后3800chips处;
d、直放站监控模块根据设定的第一切换点时刻与第二切换点时刻,输出相对应的控制信号来控制直放站射频链路进行上下行切换;
本发明TD-SCDMA直放站GPS同步的装置,包括:GPS卫星接收天线、GPS信号接收电路、控制信号处理电路以及电源电路,其特征在于:GPS卫星接收天线连接到GPS信号接收电路,GPS信号接收电路的输出连接到控制信号处理电路的输入,控制信号处理电路的输出按权利要求1所述的步骤在特定时刻输出控制信号。
本发明的显著优点在于:该装置工作可靠,投入成本低并可简单的获得TD-SCDMA***两个转换点,以实现直放站的上下行切换,及***同步。
附图说明
图1为本发明实施例的装置原理图;
图2为本发明实施例的装置时序图;
图3为TD-SCDMA的帧结构图;
图4为本发明实施例的装置同步信号示意图。
具体实施方式
GPS的时间是包括年、月、日、时、分、秒的(格林威治时间),基站收到这个时间后,将其换算成以10ms为单位的一个值,然后模上4096得到NodeB的SFN值,具体到空口是每个长度为5ms的子帧,是基带处理板上由FPGA向DSP发送5ms中断来保证空口帧对齐。这也表明TD-SCDMA基站端下行帧TS0时隙的发射时间是GPS时间的整数秒,参照图2所示,由于基站端的TS0发射时间在整个***都是同步且在GPS时间整数秒发射的,该装置采用基站TS0发射时间作为基准。由于直放站的链路只能有上行开、下行关,上行关、下行开,上行关、下行关这三种状态,不能同时处理上行与下行链路的同时放大,所以T1的最大时延是48chips,也就是直放站与基站间的空中传输时延不得大于48chips,在本装置中将第一转换点设置在GP中点处,也就是在TS0发射时间后1008chips处。第二转换点本装置默认为TD-SCDMA基站端下行帧TS0时隙发射时间滞后3800chips处,也可手动设置TD-SCDMA直放站的第二切换点时刻为TD-SCDMA基站端下行帧TS0时隙发射时间滞后2072chips处或2936chips处。
参照图2,从一个子帧的时序图,并且按照基站-直放站-UE正向与反向的过程可以知道直放站是如何分开处理上下行链路信号的放大。从图2我们可以看出,***以TS0的发射时间作为基准,在经历T1长的空中传播时延后TS0到达直放站端。直放站在与GPS卫星同步的同时,其***时间也是与TD-SCDMA整个***时间是一致的,只要T1的时延不超过48chips,那么直放站的下行放大链路可以将TS0与DwPTS完全纳入下行放大的时区,以及其它的时隙和直放站相关链路的正常放大。放大后直放站输出信号到达UE接收端,这期间的空中传输时延与设备时延为T2,这是直放站的下行链路的工作过程。同样,反向的上行链路的放大道理相同:与下行链路不同的是,上行链路的时间基准是基站UpPTS的接收标准时间,同时UE的发射时间不是滞后而是提前,但是提前量是和滞后量相同的。
同步装置原理图说明:如图1所示,rst(秒脉冲信号)的上升延作为复位信号(计数归零),该信号起到校准与同步的作用,clk(12.8MHz晶振信号)经过I15(10分频单元)成为1.28MHz的周期信号,该信号的上升延作为计数开始,要产生两个周期信号,ware1和ware2(如图4所示,其中ware2有3∶3、2∶4、1∶5三种时隙配比不同的波形,图4是以时隙配比3∶3为例)。
其中ware1由I2产生,ware1的下降延作为ware2信号的触发源,ware2信号的生成由I13完成。I13产生六路信号:q1、q2-正向反向3∶3波形,q3、q4-正向反向2∶4波形,q5、q6-正向反向1∶5波形。六路输出进入地址选择器I14,I14的输出表如下表:
Figure C20061008496500051
GPS同步装置源程序:
--cnt10
Library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity CNT10 is
port(clk:in std_logic;
     rst:in std_logic;
     cp:out std_logic_vector(3 downto 0));
end CNT10;
architecture CNT10 of CNT10 is
signal count:std_logic_vector(3 downto 0);
signal temp1:std_logic;
signal temp2:std_logic;
constant md1:std_logic_vector(3 downto 0):=″1001″;--10
begin
a:process(clk,rst)
begin
        if(clk′event and clk=′1′)then
        temp1<=rst;
        temp2<=temp1;
        end if;
end process a;
abc:process(clk,temp1,temp2)
begin
   if(temp1=′1′and temp2=′0′)then
       count<=(others=>′0′);
       elsif(clk′event and clk=′1′)then
          if(count=md1)then
            count<=(others=>0′);
          else
            count<=count+1;
          end if;
   end if;
end process abc;
cp<=count;
end CNT10;
--module 1
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity MUDULE1 is
port(clk:in std_logic;
     rst:in std_logic;
     p1:out std_logic);
end MUDULE1;
architecture MUDULE1 of MUDULE1 is
--begin
signal count:std_logic_vector(20 downto 0);
constant md1:std_logic_vector(20 downto 0):=″000000000001111101111″;--1007
constant md2:std_logic_vector(20 downto 0):=″100111000011111111111″;--1279999
signal temp1:std_logic;
signal temp2:std_logic;
begin
a:process(clk,rst)
begin
         if(clk′event and clk=′1′)then
         temp1<=rst;
         temp2<=temp1;
         end if;
end process a;
abc:process(clk,temp1,temp2)
begin
if(temp1=′1′and temp2=′0′)then
     count<=(others=>′0′);
     elsif(clk′event and clk=′1′)then
          if(count=md2)then
              count<=(others=>′0′);
          else
              count<=count+1;
          end if;
      end if;
end process abc;
efg:process(clk)
begin
    if(clk′event and clk=′1′)then
     if(count<md 1)then
         p1<=′1′;
      else
         p1<=′0′;
      end if;
    end if;
end process efg;
end MUDULE1;
--module2
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity MODULE2 is
port(clk:in std_logic;
Figure C20061008496500081
in std_logic;
q2:out std_logic;
q3:out std_logic);
end MODULE2;
architecture MODULE2 of MODULE2 is
--begin
signal count:std_logic_vector(12 downto 0);
constant md1:std_logic_vector(12 downto 0):=″0101011100111″;--2791;
constant md2:std_logic_vector(12 downto 0):=″1100011111111″;--6399;
signal temp1:std_logic;
signal temp2:std_logic;
begin
a:process(clk,rst)
begin
        if(clk′event and clk=′1′)then
        temp1<=rst;
      temp2<=temp1;
      end if;
end process a;
abc:process(temp1,temp2,clk)
begin
  if(temp1=′0′and temp2=′1′)then
         count<=(others=>′0′);
         elsif(clk′event and clk=′1′)then
             if(count=md2)then
               count<=(others=>′0′);
             else    --原来是elsif
              count<=count+1;
        end if;
    end if;
end process abc;
efg:process(clk)
begin
    if(clk′event and clk=′1′)then
       if(count<=md1)then
           q2<=′0′;
       q3<=′1′;--加上
        else
             q2<=′1′;
       q3<=′0′;--加上
         end if;
      end if;
end process efg;
end MODULE2;

Claims (2)

1.一种TD-SCDMA直放站GPS同步的方法,其特征在于,该方法包括如下步骤:
a.TD-SCDMA基站端下行帧TSO时隙的发射时间是GPS时间的整数秒;
b.TD-SCDMA直放站的第一切换点时刻为TD-SCDMA基站端下行帧TSO时隙发射时间滞后1008chips处;
c.TD-SCDMA直放站的第二切换点为手动设置值,其中,手动设置值为A,B,C三个待选项,其中手动设置值A表示TD-SCDMA直放站的第二切换点时刻为TD-SCDMA基站端下行帧TSO时隙发射时间滞后2072chips处,手动设置值B表示TD-SCDMA直放站的第二切换点时刻为TD-SCDMA基站端下行帧TSO时隙发射时间滞后2936chips处,手动设置值C表示TD-SCDMA直放站的第二切换点时刻为TD-SCDMA基站端下行帧TSO时隙发射时间滞后3800chips处;
d.直放站控制信号处理电路根据设定的第一切换点时刻与第二切换点时刻,输出相对应的控制信号来控制直放站射频链路进行上下行切换。
2.一种实现如权利要求书1所述的TD-SCDMA直放站GPS同步的方法的专用装置,包括:GPS卫星接收天线、GPS信号接收电路、控制信号处理电路以及电源电路,其特征在于:GPS卫星接收天线连接到GPS信号接收电路,GPS信号接收电路的输出连接到控制信号处理电路的输入,控制信号处理电路的输出按权利要求1所述的四个步骤在特定时刻输出控制信号。
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