CN100498754C - 一种复杂电路***通用总线 - Google Patents

一种复杂电路***通用总线 Download PDF

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Abstract

本发明涉及一种复杂电路***通用总线，其特征在于：它包括***主机、***总线、数字模块电路接口、***数字模块电路和***模拟模块电路；***总线包括数字并行***总线和模拟并行***总线，它们分为控制总线、地址总线和数据总线，总线***的一端连接一拨断开关，主机连接拨断开关的另一端，***主机的数字端通过拨断开关连接到数字并行总线另一端的数字模块电路接口一端，数字模块电路接口另一端通过数字并行总线连接到***数字模块电路；***主机的模拟端通过拨断开关连接模拟并行总线另一端的***模拟模块电路。本发明提供了一种通用总线***，大大降低了评估***的设计周期，提高了评估速度，技术也比较简单。本发明可广泛应用于复杂电路的评估测试***。

Description

一种复杂电路***通用总线
技术领域
本发明涉及一种通用总线，特别是关于一种对复杂电路***通用总线。
背景技术
目前，在各种电子设备***中，存在各种总线结构，但它们都是为专用***而设计的。电子技术飞速发展，各种新产品层出不穷，时下流行的***总线也有很多种。对于复杂电路***来说，特别是集成电路，希望能够在掩模制造之前进行实际硬件电路设计结果的评估和仿真测试，以增加设计结果的可信性和可靠性。传统的测试方法都是先建立相应的***，然后对其进行调试和测试分析。这种做法具有的特点是针对性强，可以直接针对所设计的集成电路或***进行评估；其缺点则是通用型不强，特别是对中小集成电路设计来说，这种专用评估***存在设计周期长、技术复杂的特点，因此一般不宜采用。到目前为止，还没有看到对复杂电路***进行评估和仿真测试的通用总线的相关报道。
发明内容
针对上述问题，本发明的目的是提供一种具有总线一般特性的通用总线，能够对大多数***进行测试。
为实现上述目的，本发明采取以下技术方案：一种对复杂电路***进行评估和测试的通用总线***，其特征在于：所述通用总线***包括***主机、***总线、数字模块电路接口、***数字模块电路和***模拟模块电路；所述***总线包括数字并行***总线和模拟并行***总线，所述数字并行***总线和模拟并行***总线均分为控制总线、地址总线和数据总线，所述***总线的一端连接一拨断开关，所述***主机连接所述拨断开关的另一端，所述***主机的数字端依次通过所述拨断开关和所述数字并行***总线连接到数字模块电路接口一端，所述数字模块电路接口另一端通过数字并行***总线连接到所述***数字模块电路；所述***主机的模拟端依次通过所述拨断开关、所述模拟并行***总线连接到***模拟模块电路。
所述***总线的布局为三排插座，每排64引脚，三排共192引脚。
所述***总线信号分为***管脚信号、地址数据总线信号、***控制总线信号、IIC总线信号、IIS总线信号、自定义扩展IO、液晶屏接口信号、触摸屏信号、***模块选择信号和电源信号；所述***管脚信号包括CLKo、nRESET、CLKi和RESET，所述地址数据总线信号包括D[15:0]和A[19:0]，所述***控制总线信号包括nCS[1:0]、INT[1:0]、nWE、nOE、nACK和nWAIT，所述IIC总线信号包括SCL和SDA，所述IIS总线信号包括I2SLRCK、I2SSDO、I2SSDI、I2SSCLK、和CDCLK，所述自定义扩展IO包括MCUIO[0:9]和PLDIO[0:21]，所述液晶屏接口信号包括VD[23:0]、LCD_PWREN、VCLK、VFRAME、VLINE、VM、VSYNC、HSYNC、VDEN和LEND，所述触摸屏信号包括nXPON、XMON、nYPON和YMON，所述***模块选择信号包括arm_nOE、dsp_nOE、mcu_nOE和sopc_nOE，所述电源信号包括VCC5、VCC12、VCC-12、VCC3P3和GND。
所述***主机包括ARM***、单片机***、SOPC***和DSP***中的一种或一种以上，所述***主机之间通过串口线或网线实现通信，同一时刻只能有一个所述***主机接通所述***总线。
所述***主机的模块板上设置有电平转换电路。
所述数据总线上设置有驱动电路，其通过读写逻辑控制数据输出方向。
所述数据总线上设置有驱动电路，其通过读写逻辑控制数据输出方向。
本发明由于采取以上技术方案，其具有以下优点：1、由于本发明提供了一种通用总线***，所以大大降低了评估***的设计周期，技术也比较简单。2、由于本发明提供了复杂电路的总线结构，所以可以方便快捷地建立起所需要的评估***。3、由于本发明的总线可连接不同的数字和模拟单元电路，用户可对总线进行设置，构成所需仿真的器件结构，所以大大提高了评估速度，同时增加集成电路设计的可靠性。本发明可广泛应用于复杂电路的评估测试***。
附图说明
图1是本发明的***结构示意图
图2是本发明***主机的CPLD扩展IO实现框图
图3是本发明***主机对******数字/模拟模块电路的写入时序图
图4是本发明***主机对******数字/模拟模块电路的读出时序图
图5是本发明***总线布局示意图
具体实施方式
下面结合附图和实施例，对本发明进行详细的描述。
如图1所示，本发明由***主机1、***总线2、数字模块电路接口3、***数字模块电路4和***模拟模块电路5组成，其中，***总线2包括数字并行***总线21和模拟并行***总线22，这些总线都分为数据总线、控制总线和地址总线三类。
***主机1是本发明的主体，包括ARM(Advance RISC Machine公司生产的一种RISC处理器)***、单片机***、SOPC(System On Programmable Chip，ALTERA公司生产的可编程逻辑***)***和DSP(digital signal processor，数字信号处理器)***中的一种或一种以上，它们之间通过串口线或网线进行通信，也可以根据情况自行定义(如图2所示)，如CPLDIO是***主机1上CPLD/FPGA扩展的IO，是通过CPLD扩展的IO实现的，其中MCUIO是***主机1上核心控制器上的IO，A和B为插座。上述方式都为不同***之间的互联提供了灵活的接口。***主机1通过***总线2控制外部***数字模块电路4和***模拟模块电路5(控制时序如图3、图4所示)。
数字模块电路接口3的两端分别通过数字并行总线21连接***主机1和***数字模块电路4，确保不同电平的数字电路***之间实现无缝连接，主要起到电平转换的作用。
***数字模块电路4可以是任何具有本发明总线结构的数字***，它们通过数字并行总线21实现相互间的连接。
***模拟模块电路5可以是200MHz压控振荡器、10-bit比较器、两极4-bit直接比较电路、流水线模块电路、编码电路与由200MHz运算放大器构成的积分、微分、放大、低通滤波器和高通滤波器以及评估含有A/D转换电路的集成电路结构的***。
如果任何两个***主机1之间或***主机1与模块4、5间的电平信号不同，例如DSP的电平为3.3V，CPLD的信号为5V，则需要在各自的***主机5V信号的模块板上增加电平转换电路，使其达到3.3V。本发明建议所有的***模块统一采用3.3V电源，对于不符合要求、需进行电平转换的模块，推荐电平转换芯片为CBTD16210。
对于数据总线而言，如果需传输的数据量很大，那么，为缓冲需要加设驱动电路如芯片74HC16245(一种16路的双向缓冲芯片)，通过读写逻辑控制输出方向。由于同一时刻只能有一个***主机1控制***总线2，所以在***总线2的一端连接一个拨断开关，***主机1连到拨断开关的另一端，保证同一时刻只有一块***主机可以使用***总线2的IO资源。***总线2的电平信号使用3.3V。
整个***总线2的布局(如图5所示)为：ABC为三排插座，单排64引脚，三排共192引脚。物理构件是整个***总线的载体。***总线2的信号按照分组方式进行描述(见表1)，其中I表示输入信号，0表示输出信号，IO表示输入输出信号。
表1
Figure C200710118291D00071
Figure C200710118291D00081
***管脚信号包括：
CLKo时钟输出信号，为所有总线设备提供时钟信号，除了INT[1:0]和nRESET信号外，其它所有时序电路都通过CLKo的上升沿触发，***时钟频率工作在0—100MHz。
nRESET为***输出的低电复平位信号，将总线上所有寄存器和信号恢复到初始状态，与CLKo信号异步工作；
CLKi为由外部模块向***主机输入的时钟信号，可选信号，工作在0—100MHz；
RESET为***输出的高电平复位信号，可选，用于复位***模块上高电平复位器件。
地址数据总线信号包括：
D[15:0]为***总线所具有的独立16位输入/输出数据总线；
A[19:0]为***总线所具有的独立20位输出地址总线，可寻址1M空间。
***控制总线信号包括：
nCS[1:0]为***输出的总线片选信号，可寻址两个1M地址空间；
INT[1:0]为输入的***总线中断信号，由***模块产生，用以中断***主机；
nWE属于输出信号，***主机对***模块写入信息时有效；
nOE属于输出信号，***主机读取***模块信息时有效；
nACK属于输入信号，***模块确认信号；
nWAIT属于输入信号，延长***主机总线周期信号，当nWAIT为低电平时，当前总线周期不能完成操作。
IIC总线信号包括：
SCL为IIC总线时钟信号，属于输入/输出信号；
SDA为IIC总线数据信号，属于输入/输出信号。
IIS总线信号包括：
I2SLRCK为IIS总线通道选择时钟信号，属于输入/输出信号；
I2SSDO为IIS串行数据输出；
I2SSDI为IIS串行数据输入；
I2SSCLK为IIS串行时钟信号，属于输入/输出信号；
CDCLK为CODEC***时钟信号，属于输出信号。
自定义扩展IO包括：
MCUIO[0:9]为***主机处理器扩展IO；
PLDIO[0:21]为***主机CPLD扩展IO，由于***主机处理器IO不能配合总线完成某些特定时序，可通过***主机上可编程器件进行IO扩展以完成特定操作。
液晶屏接口信号包括：
VD[23:0]为液晶屏数据总线，用于数据输出；
LCD_PWREN为液晶屏开关控制信号，属于输出信号；
VCLK为液晶屏时钟输出；
VFRAME为液晶屏帧信号输出；
VLINE为液晶屏行信号输出；
VM交替改变象素的行和列电压极性，属于输出信号；
VSYNC为列同步信号输出；
HSYNC为行同步信号输出；
VDEN为数据使能信号，属于输出信号；
LEND为行结束信号，属于输出信号。
触摸屏信号包括：
nXPON为触摸屏X轴正信号；
XMON为触摸屏X轴负信号；
nYPON为触摸屏Y轴正信号；
YMON为触摸屏Y轴负信号。
***模块选择信号包括：
arm_nOE属于输入信号，当该信号有效时，***主机为ARM模块；
dsp_nOE属于输入信号，当该信号有效时，***主机为DSP模块；
mcu_nOE属于输入信号，当该信号有效时，***主机为MCU模块；
sopc_nOE属于输入信号，当该信号有效时，***主机为SOPC模块。
电源信号包括：
VCC5为***主电源(5V电源)，最大电流5A，满足大部分模块供电需求；
VCC12为12V电源，可选，特殊需求使用；
VCC-12为—12V电源，可选，特殊需求使用；
VCC3P3为3.3V电源，***主机工作电压，最大工作电流3A；
GND为地信号。
A、B、C各排总线的排列顺序依次表示如下(如表2、表3、表4所示)：
表2
 
序号 名称 用途 序号 名称 用途
A1 VCC5 5V电源 A2 GND 地
A3 MCUIO0 处理器IO A4 MCUIO1 处理器IO
A5 MCUIO2 处理器IO A6 MCUIO3 处理器IO
A7 MCUIO4 处理器IO A8 MCUIO5 处理器IO
A9 MCUIO6 处理器IO A10 MCUIO7 处理器IO
A11 MCUIO8 处理器IO A12 MCUIO9 处理器IO
A13 VCC3P3 3.3V电源 A14 VCC3P3 3.3V电源
A15 GND 地 A16 GND 地
A17 PLDIO0 PLD扩展IO A18 PLDIO1 PLD扩展IO
A19 PLDIO2 PLD扩展IO A20 PLDIO3 PLD扩展IO
A21 PLDIO4 PLD扩展IO A22 PLDIO5 PLD扩展IO
A23 VCC3P3 3.3V电源 A24 VCC3P3 3.3V电源
A25 GND 地 A26 GND 地
A27 PLDIO6 PLD扩展IO A28 PLDIO7 PLD扩展IO
A29 GND 地 A30 GND 地
A31 PLDIO8 PLD扩展IO A32 PLDIO9 PLD扩展IO
A33 PLDIO10 PLD扩展IO A34 PLDIO11 PLD扩展IO
A35 PLDIO12 PLD扩展IO A36 PLDIO13 PLD扩展IO
A37 PLDIO14 PLD扩展IO A38 PLDIO15 PLD扩展IO
 
A39 VCC3P3 3.3V电源 A40 VCC3P3 3.3V电源
A41 GND 地 A42 CLKo 时钟输出(模块向外提供的时钟)
A43 PLDIO16 PLD扩展IO A44 PLDIO17 PLD扩展IO
A45 PLDIO18 PLD扩展IO A46 PLDIO19 PLD扩展IO
A47 PLDIO20 PLD扩展IO A48 PLDIO21 PLD扩展IO
A49 VCC3P3 3.3V电源 A50 VCC3P3 3.3V电源
A51 GND 地 A52 I2SLRCK IIS信号
A53 CLKi 时钟输入(外部向模块提供的时钟) A54 I2SSDO IIS信号
A55 RESET 复位(高有效) A56 I2SSDI IIS信号
A57 GND 地 A58 I2SSCLK IIS信号
A59 VCC12 12V电源 A60 CDCLK IIS信号
A61 VCC-12 -12V电源 A62 GND 地
A63 VCC5 5V电源 A64 VCC5 5V电源
表3
 
序号 名称 用途 序号 名称 用途
B1 VCC5 5V电源 B2 GND 地
B3 D0 数据总线0 B4 D1 数据总线1
B5 D2 数据总线2 B6 D3 数据总线3
B7 D4 数据总线4 B8 D5 数据总线5
B9 D6 数据总线6 B10 D7 数据总线7
B11 D8 数据总线8 B12 D9 数据总线9
B13 D10 数据总线10 B14 D11 数据总线11
B15 VCC3P3 3.3V电源 B16 GND 地
B17 D12 数据总线12 B18 D13 数据总线13
B19 D14 数据总线14 B20 D15 数据总线15
B21 GND 地 B22 GND 地
B23 A0 地址总线0 B24 A1 地址总线1
B25 A2 地址总线2 B26 A3 地址总线3
B27 A4 地址总线4 B28 A5 地址总线5
B29 A6 地址总线6 B30 A7 地址总线7
B31 A8 地址总线8 B32 A9 地址总线9
B33 A10 地址总线10 B34 A11 地址总线11
B35 A12 地址总线12 B36 A13 地址总线13
B37 A14 地址总线14 B38 GND 地
B39 A15 地址总线15 B40 A16 地址总线16
B41 A17 地址总线17 B42 A18 地址总线18
 
B43 A19 地址总线19 B44 GND 地
B45 nCS0 片选信号0 B46 nCS1 片选信号1
B47 INTO 中断请求信号0 B48 INT1 中断请求信号1
B49 VCC3P3 3.3V电源 B50 nRESET 复位信号(低有效)
B51 nWE 写信号 B52 nACK 确认握手信号(从外部输入模块)
B53 nOE 输出使能 B54 GND 地
B55 nWAIT 等待信号 B56 SDA IIC数据信号
B57 VCC3P3 3.3V电源 B58 arm_nOE arm板使能
B59 SCL IIC时钟信号 B60 dsp_nOE dsp板使能
B61 mcu_nOE mcu板使能 B62 sopc_nOE sopc板使能
B63 VCC5 5V电源 B64 VCC5 5V电源
表4
 
序号 名称 用途 序号 名称 用途
C1 VCC5 5V电源 C2 GND 地
C3 VD0 液晶数据0 C4 VD1 液晶数据1
C5 VD2 液晶数据2 C6 VD3 液晶数据3
C7 VD4 液晶数据4 C8 VD5 液晶数据5
C9 VD6 液晶数据6 C10 VD7 液晶数据7
C11 VD8 液晶数据8 C12 VD9 液晶数据9
C13 VD10 液晶数据10 C14 VD11 液晶数据11
C15 VD12 液晶数据12 C16 VD13 液晶数据13
C17 VCC3P3 3.3V电源 C18 GND 地
C19 VD14 液晶数据14 C20 VD15 液晶数据15
C21 VD16 液晶数据16 C22 VD17 液晶数据17
C23 GND 地 C24 GND 地
C25 VD18 液晶数据18 C26 VD19 液晶数据19
C27 VD20 液晶数据20 C28 VD21 液晶数据21
C29 GND 地 C30 GND 地
C31 VD22 液晶数据22 C32 VD23 液晶数据23
C33 VD24 液晶数据24 C34 GND 地
C35 GND 地 C36 GND 地
C37 VCC3P3 3.3V电源 C38 VLINE 液晶行信号
C39 GND 地 C40 GND 地
C41 LCD_PWREN 电源信号 C42 VFRAME 液晶帧信号
C43 VCC3P3 3.3V电源 C44 LEND 液晶信号
C45 VCLK 液晶信号 C46 GND 地
C47 GND 地 C48 VDEN 液晶信号
C49 GND 地 C50 GND 地
 
C51 nXPON 触摸屏信号 C52 HSYNC 液晶信号
C53 XMON 触摸屏信号 C54 GND 地
C55 nYPON 触摸屏信号 C56 VSYNC 液晶信号
C57 YMON 触摸屏信号 C58 GND 地
C59 GND 地 C60 VM 液晶信号
C61 VCC3P3 3.3V电源 C62 GND 地
C63 VCC5 5V电源 C64 GND 地
本发明提供一个能够连接100MHz时钟频率、200MHz模拟信号的评估***总线。总线可连接不同的数字电路器件和模拟单元电路，用户可以对其总线进行设置，从而构成所需要仿真的器件结构，可以大大的提高评估速度，增加集成电路设计的可靠性。
尽管为说明目的公开了本发明的具体实施例和附图，其目的在于帮助理解本发明的内容并据以实施，但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换、变化和修改都是可能的。因此，本发明不应局限于最佳实施例和附图所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。

Claims (10)

1、一种对复杂电路***进行评估和测试的通用总线***，其特征在于：所述通用总线***包括***主机、***总线、数字模块电路接口、***数字模块电路和***模拟模块电路；所述***总线包括数字并行***总线和模拟并行***总线，所述数字并行***总线和模拟并行***总线均分为控制总线、地址总线和数据总线，所述***总线的一端连接一拨断开关，所述***主机连接所述拨断开关的另一端，所述***主机的数字端依次通过所述拨断开关和所述数字并行***总线连接到数字模块电路接口一端，所述数字模块电路接口另一端通过数字并行***总线连接到所述***数字模块电路；所述***主机的模拟端依次通过所述拨断开关、所述模拟并行***总线连接到***模拟模块电路。
2、如权利要求1所述的一种对复杂电路***进行评估和测试的通用总线***，其特征在于：所述***总线的布局为三排插座，每排64引脚，三排共192引脚。
3、如权利要求1所述的一种对复杂电路***进行评估和测试的通用总线***，其特征在于：所述***总线的信号分为***管脚信号、地址数据总线信号、***控制总线信号、IIC总线信号、IIS总线信号、自定义扩展IO、液晶屏接口信号、触摸屏信号、***模块选择信号和电源信号；所述***管脚信号包括CLKo、nRESET、CLKi和RESET，所述地址数据总线信号包括D[15:0]和A[19:0]，所述***控制总线信号包括nCS[1:0]、INT[1:0]、nWE、nOE、nACK和nWAIT，所述IIC总线信号包括SCL和SDA，所述IIS总线信号包括I2SLRCK、I2SSDO、I2SSDI、I2SSCLK、和CDCLK，所述自定义扩展IO包括MCUIO[0:9]和PLDIO[0:21]，所述液晶屏接口信号包括VD[23:0]、LCD_PWREN、VCLK、VFRAME、VLINE、VM、VSYNC、HSYNC、VDEN和LEND，所述触摸屏信号包括nXPON、XMON、nYPON和YMON，所述***模块选择信号包括arm_nOE、dsp_nOE、mcu_nOE和sopc_nOE，所述电源信号包括VCC5、VCC12、VCC-12、VCC3P3和GND。
4、如权利要求2所述的一种对复杂电路***进行评估和测试的通用总线***，其特征在于：所述***总线的信号分为***管脚信号、地址数据总线信号、***控制总线信号、IIC总线信号、IIS总线信号、自定义扩展IO、液晶屏接口信号、触摸屏信号、***模块选择信号和电源信号；所述***管脚信号包括CLKo、nRESET、CLKi和RESET，所述地址数据总线信号包括D[15:0]和A[19:0]，所述***控制总线信号包括nCS[1:0]、INT[1:0]、nWE、nOE、nACK和nWAIT，所述IIC总线信号包括SCL和SDA，所述IIS总线信号包括I2SLRCK、I2SSDO、I2SSDI、I2SSCLK、和CDCLK，所述自定义扩展IO包括MCUIO[0:9]和PLDIO[0:21]，所述液晶屏接口信号包括VD[23:0]、LCD_PWREN、VCLK、VFRAME、VLINE、VM、VSYNC、HSYNC、VDEN和LEND，所述触摸屏信号包括nXPON、XMON、nYPON和YMON，所述***模块选择信号包括arm_nOE、dsp_nOE、mcu_nOE和sopc_nOE，所述电源信号包括VCC5、VCC12、VCC-12、VCC3P3和GND。
5、如权利要求1或2或3或4所述的一种对复杂电路***进行评估和测试的通用总线***，其特征在于：所述***主机包括ARM***、单片机***、SOPC***和DSP***中的一种或一种以上，当***主机为多个时，***主机之间通过串口线或网线实现通信，同一时刻只能有一个所述***主机接通所述***总线。
6、如权利要求1或2或3或4所述的一种对复杂电路***进行评估和测试的通用总线***，其特征在于：所述***主机的模块板上设置有电平转换电路。
7、如权利要求5所述的一种提供对复杂电路***进行评估和测试的通用总线的***，其特征在于：所述***主机的模块板上设置有电平转换电路。
8、如权利要求1或2或3或4或7所述的一种对复杂电路***进行评估和测试的通用总线***，其特征在于：所述数据总线上设置有驱动电路，其通过读写逻辑控制数据输出方向。
9、如权利要求5所述的一种对复杂电路***进行评估和测试的通用总线***，其特征在于：所述数据总线上设置有驱动电路，其通过读写逻辑控制数据输出方向。
10、如权利要求6所述的一种对复杂电路***进行评估和测试的通用总线***，其特征在于：所述数据总线上设置有驱动电路，其通过读写逻辑控制数据输出方向。
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CN112260680B (zh) * 2020-10-16 2021-05-14 上海爻火微电子有限公司 通信电路与电子设备
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