CN100486334C - 视频解码*** - Google Patents

Abstract

本发明是有关视频解码***的技术，尤其在将DDR SDRAM用作外部存储器保存数据时，通过重新排列宏块，在DDR SDRAM中最大限度地减少宏块的存储器存取次数和DDR特性所需的不必要的追加命令读取次数，以有效进行视频解码器的码流解码及显示所需宏块的存储器存取。此外，通过本发明技术，还可从整体方面减少视频解码所需的消耗时间，并能给数字播放信号接收器提供其它附加功能，以最大限度地提高存储器的使用效率。

Description

视频解码***

【技术领域】

本发明是有关适用于数字播放信号接收器或数字视频会议***应用领域中的压缩标准(Moving Picture Experts Group：MPEG)-2视频解码***的码流存储存取控制装置的技术。

【背景技术】

目前，MPEG-2正逐渐成为全球化数字播放装置的视频压缩标准。因此，每个数字播放信号接收器中均应安装MPEG-2视频解码***。

图1是安装有上述视频解码***的数字播放信号接收器的结构模块图，其结构由CPU121、***解码器122、视频解码器123、音频解码器124、OSD/GFX(OnScreen Display/Graphic Engine)125、显示处理器126、存储仲裁器110和外部存储器100组成。

上述***解码器121在一个频道里的多个节目中，选择用户希望收看的一个节目，并从中分离出信息包模式的音频和视频比特流。然后，通过仲裁器110和外部存储器100，将分离出的视频比特流输入到视频解码器123中，并通过仲裁器110和外部存储器100，将分离出的音频比特流输送给音频解码器124。

上述视频解码器123可在接收的视频比特流中，筛选出顶置(各种标题信息、开始代码等)信息，并对纯数据信息进行可变距离解码(Variable LengthDecoding：VLD)处理，然后通过逆量子化(IQ)过程、逆离散余弦转换(InvertedDiscrete Cosine Transform：IDCT)过程以及利用运动矢量进行的运动补偿(MC)过程，将其恢复成原画面的像素值。

也就是说，在MPEG-2视频译码器将25～60码流的图像压缩成I、P、B图像并向外传送时，数字播放信号接收器的MPEG-2视频解码器123接收上述图像信息，并以分片(slice)单位对其进行解码处理。在此，上述分片单元是宏块(macroblock)的延续。

此时，如果***采用帧内(Intra)宏块，便将通过视频解码器内的VLD(Variable Length Decoder)、IQ(Inverse Quantizer)和IDCT(Inverse DiscreteCosine Transform)，恢复原图像信号。如果采用帧间(Inter)宏块，便从外部存储器的参考流总读取宏块，并通过当前宏块数据和运动补偿，恢复原图像信号，然后将相应的宏块写入外部存储器内。在此，一个码流被解码保存到外部存储器中后，显示处理器126将会在适当的时间读取该码流，并将其显示在画面上。

上述视频解码器123为了写入和读取视频解码所需的比特流、读取运动补偿所需的数据以及写入被解码的数据，将通过上述存储仲裁器110，存取上述存储器100内的数据。

上述音频解码器124利用MPEG运算法则或音频解码(AC)-3运算法则，将所输入的音频比特流恢复成原信号。此时，与上述视频解码器123相同，音频解码器124也为了写入和读取音频解码所需的比特流以及写入被解码的数据，将通过上述存储仲裁器110，存取上述存储器100内的数据。

上述CPU121为了对数字播放信号接收器进行整体上的控制，例如进行上述音频/视频数据分离、音频/视频解码以及显示，将通过上述存储仲裁器110，存取上述存储器100内的数据。

最近，SOC(System On Chip)模式正逐渐成为数字播放信号接收器的主要研发对象。即，将CPU121、***解码器122、视频解码器123、音频解码器124、OSD/GFX125、显示处理器126等存储器存取装置(Memory Access Unit：MAU)载入一个芯片内。

此外，SOC模式的数字播放信号接收器可采用CPU121与A/V相关处理块(122～126)共同拥有存储器100的统一存储器(Unified Memory)形式，还可采用CPU121与A/V相关处理块(122～126)分别拥有存储器的形式。

在上述SOC模式的数字播放信号接收器采用统一存储器的形式时，将存储器配置到MAU块之间，以方便使用和减少存储器的界面线。即，可大量减少外部装置的连接栓。

如图1所示，SOC芯片内部的多个MAU(121～126)通过存储仲裁器(memoryarbitor)110，并列连接在外部统一存储器100中。

上述存储仲裁器110为了存取存储器100内的数据，在参与存储器数据总线仲裁的多个MAU(121～126)中，只允许一个MAU拥有对总线的使用权。即，在上述多个MAU(121～126)中的任意一个MAU欲向上述存储器100内写入数据或读取存储器100内的保存数据时，首先应向上述存储仲裁器110发出存取上述存储器100内数据的请求(Request)信号。此时，上述存储仲裁器110将确认每个MAU发出的请求信号，然后确定首先处理哪一个MAU发出的请求，并向被确定的MAU赋予存储器数据总线的使用权，以便存取存储器100内的存储数据(ack)。

在统一存储器内连接设有多个MAU的***中，每个MAU均应方便自如地读写存储器内的数据，而只有如此方能确保***的稳定运行。

为此，在多个MAU块共同拥有一个存储器的***类型中，为确保每个模块存取存储器内数据的速度，而需要进行有效性存储器控制。在此，应确保存储器的带宽(Bandwidth)。在确保存储器带宽的方法中，有一种方法是提高存储器的运动时脉。但若提高存储器的运动时脉，就有可能导致防噪音所需的***结构复杂，并需要添加确保时脉所需的硬件模块，以至于存储器的成本费用大幅上升。因此，亟待推出一个能够在适当的存储器运动时脉最大限度地确保带宽的最佳方法。

此外，为了在数字播放信号接收器中，解码并显示高画质(HighDefinition：HD)级图像或支持大量数据播放等程序，应增加视频解码芯片的处理速度。为此，需要配置拥有较高数据处理速度的双倍数据率(double data rate：DDR)同步式DRAM(SDRAM)等外部存储器100。

也就是说，具有HD级解码功能的视频解码器需要相对较大的带宽，这是因为除了要对HD级视频存储器进行写入和显示所需的存储器读取之外，还要进行运动补偿所需的存储器读取。在为进行运动补偿所需的存储器读取时，需要读取多个宏块上的数据，这将导致操作***的运行超负荷等问题。

在将DDR SDRAM用作外部存储器100时，每个MAU将采用128比特的内部总线，向存储仲裁器110发送或接收数据，而上述存储仲裁器110则采用32比特或64比特的外部数据总线，向DDR SDRAM100发送或接收数据。在通过64比特的外部数据总线与DDR SDRAM100进行通信联络时，上述DDR SDRAM100可在一个时脉内读写两次数据。

此外，在将DDR SDRAM或SDRAM用作外部存储器100时，为在特定地址上存取存储器内数据，而需要进行多个时脉的初始化过程。在通过一次性的存取方式读取一个存储库内多个数据时，可连续读取数据。在此，由于多个MAU块共同拥有一个存储器，因此每个MAU块存取存储器内数据的时间不应超出特定的时间，这是因为MAU块内部缓冲器的大小有限。如图1所示，数字播放信号接收器中的MAU块与其它MAU块相比，视频解码器内的存储器存取次数相对较多，其发生量最多可达整体存储器带宽的70％。

此时，可通过初期减少附加时脉引起时间延迟的方式，减少对存储器的存取次数，还可通过最大限度地减少一次性存取过程中的存取量，以此实现运行时间的减少目的。

【发明内容】

为了进行HD级视频解码处理，需要在存储器100内设置比特缓冲器的存储空间和保存被解码处理的码流存储空间。尤其为了保存被解码处理的码流，大约需要10～13Mbyte的存储空间。

因此，需要推出一个可减少多个MAU块共同拥有存储器的保存码流存储器的使用方法。

本发明旨在提供一个减少DDR SDRAM用外部存储器的带宽及解码时间所需视频解码***的存储器存取控制装置。

为了实现上述目的，本发明中的视频解码***由如下结构组成：即，对压缩的比特流进行可变距离解码、逆量子化、逆离散余弦转换、运动补偿，以将其恢复成原图像信号的视频解码器；由多个存储库构成，并以场结构组成每个存储库的内存印象图，可按场结构保存并输出亮度(Y)和色差(CbCr)信号的DDRSDRAM；在存储器内写入和存取被视频解码处理的数据时，按前后场的顺序重新排列被视频解码处理的一个宏块的亮度(Y)信号和色差(CbCr)信号的像素，并通过多分区写入存取过程，将其保存到DDR SDRAM中，而在进行运动补偿或显示所需的存储器读取存取时，通过多分区读取存取的方式，读取保存在DDR SDRAM内数据的存储存取控制器。

在此，存储存取控制器至少由两节管线结构组成。此时，存储存取控制器可分为如下两个结构：即，保存被视频解码处理数据的写入FIFO；保存按前后场的顺序重新排列在视频解码器中被视频解码处理的一个宏块的亮度(Y)信号和色差(CbCr)信号的像素，并将其保存到上述写入FIFO中，然后通过多分区写入存取的方式，生成将其保存到上述DDR SDRAM内所需写入FIFO的读取/写入地址和DDR SDRAM写入地址的宏块写入控制器。此外，在存储存取控制器至少由三节管线结构组成时，存储存取控制器还可分为如下两种结构：即，保存从DDR SDRAM内读取数据的读取FIFO；在一个时脉周期内，生成可通过多分区读取存取，从DDR SDRAM中读取列状数据，并将其保存到读取FIFO内所需读取FIFO的读取/写入地址和DDR SDRAM读取地址的宏块读取控制器。

在上述宏块写入控制器中，还包括对由视频解码器进行视频解码处理后输出的宏块数据进行压缩处理的压缩器。

此外，在上述宏块读取控制器中，还应包括对从DDR SDRAM中读取的宏块数据处于压缩状态时进行延长处理的延伸器(stretcher)。

通过详细说明附带图解的几个实施例，本发明的其它目的、特点及效果将会变得更加明了。

如上所示，通过本发明中的视频解码***，在多个MAU块共同拥有存储器时，可有效进行视频解码器的码流解码及显示所需的宏块存储器存取。尤其通过本发明技术，可从整体上减少视频解码消耗时间，并给数字播放信号接收器提供其它附加功能，以最大限度地提高存储器的使用效率。此外，通过本发明可提供高性能存储器存取，以便一个视频解码器进行两个HD级视频解码处理。

【附图说明】

图1是常规式数字播放信号接收器的结构模块图；

图2是本发明中视频解码***的存储器存取控制装置结构模块图；

图3是对图2中存储仲裁界面器的详细模块图；

图4是在本发明中采用64比特的外部存储器总线时，针对一个宏块的Y信号，1RAW内、外存储器的列排列结果示意图；

图5是在本发明中采用64比特的外部存储器总线时，针对一个宏块的C信号，1RAW内、外存储器的列排列结果示意图；

图6a和图6b是在本发明采用压缩模式时，外部存储器的各列宏块排列示意图；

图7a是对图2中读取FIFO的详细结构示意图；

图7b是在采用非压缩模式时，对图7a中读取FIFO的控制示例图；

图7c是在采用压缩模式时，对图7a中读取FIFO的控制示例图；

图8是在本发明中采用32比特的外部存储器总线时，针对一个宏块的Y信号，1RAW内、外存储器的列排列结果示意图。

【具体实施方式】

下面将参照附图对本发明实施例的结构及其作用进行详细说明。在此，附图中的内容及其附带说明的本发明结构和作用至少属于本发明技术的一个实施例，但本项发明的技术性范围并不局限于说明书上的内容，因此必须要根据权利范围来确定其技术性范围。

图2是本发明中视频解码***的存储器存取控制装置结构模块图。在此，存储存取控制器220位于视频解码器210和存储仲裁器110之间。上述存储存取控制器220由宏块写入控制器221、写入FIFO(First InputFirst Output：FIFO)222、存储仲裁界面器(ARB_IF)223、读取FIFO224和宏块读取控制器225组成。为了方便说明，我们将上述宏块写入控制器221和写入FIFO222统一命名为宏块(Macro Block：MB)写入器，而将上述读取FIFO224和MB读取控制器225统一称之为MB读取器。

上述视频解码器210对被压缩处理的比特流进行可变距离解码(VLD)、逆量子化(IQ)、逆离散余弦转换(IDCT)以及运动补偿(MC)，以将其恢复成原图像信号。

此时，由MPEG规定的图像形式可分为I、P、B三种图像类型。在此，被进行IDCT处理的数据为I图像时，它将属于可直接显示的完整图片，而该数据为B、P图像时，则属于需要进行运动补偿处理的不完整图片。

在上述数据属于I图像类型时，被进行IQ/IDCT处理的结果，将通过MB写入器，被保存到外部存储器100中。

但在上述数据属于B、P图像时，则需要读取保存在外部存储器100中的过去图像，并对其进行运动补偿处理，以将其恢复成原画面。即，在上述数据属于B、P图像时，可利用保存在外部存储器100中的过去图像和可变距离解码处理的运动矢量，对当前像素值进行运动补偿处理，然后加上IDCT处理值，以将其恢复成完整的图像。此时，被恢复到完整图像将通过MB写入器，被保存到外部存储器100中。

上述MB写入控制器221为了重新排列被视频解码处理的数据，并将其保存到外部存储器100中，然后向写入FIFO222输出写入地址和使能信号等数据，以实现视频解码器210和存储仲裁界面器223之间的控制信号通信。

也就是说，上述MB写入控制器221将通过对宏块排列的控制，最大限度地减少外部存储器100中的宏块处理所需存储器存取次数，并最大限度地减少DDR特性所带来的不必要的追加命令(word)读取次数。

此外，上述MB写入控制器221内还包括压缩器，以便在必要时，在上述压缩器中进行宏块压缩处理，然后通过写入FIFO222，将其保存到外部存储器100。相反，上述MB读取控制器225内还包括延伸器，以在外部存储器100内的读取宏块处于压缩状态时，通过对其进行延长处理，将其恢复成原状。

上述MB写入控制器221利用相应宏块的压缩与否、压缩方式、视频格式信息、当前解码中的码流信息，计算存储器写入请求所需的开始地址和数据量，然后对由视频解码器210输出的数据进行适当的重新排列，并将其保存到写入FIFO222中。

在上述MB读取控制器225中，将从运动补偿所需的参照宏块位置信息中生成存储器读取地址，并与存储器读取请求一起，被输入到存储仲裁界面器223中，然后通过存储仲裁界面器223，对从外部存储器100的相应存储器读取地址中读取的数据进行适当的重新排列，并将其保存到读取FIFO224中。

在从存储器100中读取的数据处于压缩状态时，上述MB读取控制器225将通过延伸器对其进行恢复处理，而在上述读取数据处于半像素(Halfpel)模式时，将通过计算适当值的模块，组成运动补偿所需的宏块模式，生成适当的读取信号，以便在视频解码器210内的运动补偿器读取。

也就是说，外部存储器100的存储器写入存取过程发生在将由视频解码器210进行视频解码处理的数据保存到外部存储器100中时，而存储器读取存取则发生在由视频解码器210进行运动补偿或将被视频解码处理的数据显示在显示装置上时。

图3是上述存储仲裁界面器223的详细模块图。在此，上述存储仲裁界面器223由命令(CMD)生成器301、CAS(Column Address Strobe)生成器302、写入数据地址生成器303及读取数据地址生成器304。

上述命令生成器301将生成外部DDR SDRAM100内的RAW地址、开始列地址以及对在外部DDR SDRAM100内的读写数据量和读写请求的区别信号、多分区存取与否等命令，并生成发出存储器存取请求所需的命令，以便向存储仲裁器110发出存储器存取请求。此外，在根据存储仲裁器110的存储器数据总线的确认(ack)信号，属于是多分区的类型时，还将生成相应存储库的地址及其命令。

上述CAS生成器302将根据固定模式，适当调整并生成将通过存储仲裁器110传送给外部DDR SDRAM100中的列地址。

上述读取数据地址生成器303将计算并生成读取FIFO224的地址，以便从外部DDR SDRAM100中读取的数据按适当的顺序重新排列到读取FIFO224中。

上述写入数据地址生成器304生成可将保存在写入FIFO222中的数据重新写入外部DDR SDRAM100内所需的存储器写入地址，并将其发送给存储仲裁器110。

作为本发明技术中的一个实施例，假设上述外部存储器100利用DDRSDRAM和64比特的外部数据总线读写数据。

也就是说，在上述外部DDR SDRAM100和存储存取控制器220之间采用64比特的外部数据总线，而在上述存储存取控制器220和视频解码器210之间，则采用128比特的内部存储器总线。

上述存储存取控制器220将对宏块进行重新排列，并将其保存到DDRSDRAM100中，以便最大限度地减少外部DDR SDRAM100对宏块的存储器存取次数和DDR特性所带来的不必要的追加命令读取次数。此时，上述外部DDRSDRAM100的内存印象图将根据视频模式和压缩与否及压缩方式，进行适当的形式更改。

在此，需要重点考虑的三种存储器存取方式是视频解码后的宏块写入和运动补偿所需宏块读取以及显示所需的宏块读取。

图4是在非压缩模式中隔行扫描的图像亮度宏块排列示例图，此时的排列结果属于场结构的内存印象图形式。在一个宏块中，亮度(Y)信号由8bit x 16 x 16数据组成，而色差(CbCr)信号则分别由8bit x 8 x 8数据组成。在此，亮度信号由4个Y块(8 x 8)组成，而色差信号则由2个C块(8 x 8)组成。

如图4所示，在上述MB写入控制器221中，假如按前后场的顺序重新排列Y块像素，并将其保存到写入FIFO222中，然后写入外部DDR SDRAM100内，便会形成以场为单位的内存印象图。在此，一个Y块沿着水平方向排列64比特，如果一次性存取两个Y块，就会形成128比特。

据此，在针对一个宏块，进行场预测运动补偿所需的外部存储器存取时，列地址将以场的顺序增加，以此减少存储器的读取反应时间(read latency)，并提高读取效率。

如图4所示，Y信号代表相应于1RAW的一个宏块的外部存储器100的列地址。在此，Y信号中的1RAW由8个宏块组成。

如图4所示，外部DDR SDRAM100中的外部数据大小为64比特，且同时采用上升沿时脉和下降沿时脉，因此其实际上的内存印象图大小应为128比特单位形成，其中的列地址将以双数单位增加。即，列地址将以0、2、4、6等双数单位增加。据此，存储仲裁界面器223将从上升沿时脉中读取相应于双数单位的列地址数据，并从下降沿时脉中读取相应于单数单位的列地址数据。因此，DDR SDRAM100与DRAM相比，在同一存储时脉内的存储效率相当于增加两倍。

如图4所示，一个Y块(即8像素的亮度值)中的数据为64比特，但它将与沿着宏块的列方向邻接的8像素值，置于相邻地址的列中。即，在进行运动补偿，且为了半像素预测(Halfpel Prediction)而经3个竖块读取数据时，实际上将读取4个竖块，并丢弃一个竖块，但在为显示而进行存储器读取时，无需进行追加性的数据读取，只需依次读取即可。在求出运动补偿量和显示数据读取量时，将形成如图4中的最佳宏块排列结果。

图5是在非压缩模式中隔行扫描的图像色差宏块排列示例图，此时的排列结果属于场结构的内存印象图形式。在此，Cb成分和Cr成分将从横向位置上的相同值中读取，因此其排列结果便于一次性存取。

如图5所示，色差(CbCr)信号在1RAW中排列16个宏块。

也就是说，色差(CbCr)信号也按前后场的顺序重新排列每个像素，并以场单位组成内存印象图。此时，一个C块将被重新排列成分别拥有4*4大小的前场Cb像素、前场Cr像素、后场Cb像素、后场Cr像素。此外，其它C块也按相同的结构模式重新排列CbCr像素。其目的在于，使一个C块对应于按前后场的顺序重新排列像素的两个Y块。

如图5所示，由于对CbCr信号进行重新排列，因此在以64比特单位进行存储器存取时，将以64比特单位存储器存取色差信号，以使其相应于64比特的Y信号，并以此增加处理效率。此外，在进行一次存储器存取时，使其能够读写至16个命令(1个命令相当于128比特)，以便通过一次性存取，将一个宏块全部写入外部存储器中。

图6a和图6b是对在MB写入控制器221的压缩器中视频解码的数据被进行1/2压缩和3/4压缩时，DDR SDRAM100内宏块的像素位置和列地址之间关系示意图。

也就是说，在图6a的1/2压缩和图6b的3/4压缩中，均将8像素值的竖向邻接像素置于下一个列地址中。此时，在根据横向的1/2压缩效果，沿着横向进行邻接地址排列时，所丢弃的值有可能会更多。因此，在进行运动补偿所需的数据读取时，最大限度地减少不必要的读取时间，而在进行显示所需的数据读取时，将采取读取一个、丢弃一个的结构方式。此时，由于压缩效果将从整体上减少数据读取存取时间，因此在整体上的读取存取量最为有效。

此外，在采用3/4压缩的方式中，可沿着横竖方向压缩数据，以此减少1/4量的数据。为此，如图6b所示，一次性存取的量可将两个分片上的数据置于一个存储库内。

图7是上述存储仲裁界面器223通过读取存取，从外部存储器100中读取的数据传送给MB读取控制器225所需的读取FIFO224的结构及其地址控制方法示意图。

如图7a所示，上述读取FIFO224由6个32x32的FIFO结构组成，以便将要传送给MB读取控制器225内延伸器的压缩数据，重新排列成总线幅度为64比特的数据。在此，分别采用地址0～9、10～19、20～29的3节缓冲器，以便支持读取存取时的管线存取。此时，读取FIFO的节数可根据需求的读取性能进行增减。

如图4所示，采用上述非压缩的形式时，可从内存印象图上的空间横向读取数据，并将其传送给读取FIFO224中。但如图7b所示，在沿着竖向读取3条线上的数据时，将会出现成双读取存取结果，因此只对两条线进行数据读取存取。此时，将根据其不同位置，其中1条线上的64比特数据将被丢弃。此外，在采用压缩模式时，如图7c所示，通过对读取地址和每个FIFO使能信号的控制，一次性读取的数据A和B将被写入同一条线上，并在相应线上写满后，将会自动写入其它线上的数据D和C。此外，在向MB读取控制器255内的延伸器发送数据时，将采用先读取并输出A和D，后读取并输出B和C的方式。

也就是说，本发明***至少拥有两节以上的管线结构，以便在存储仲裁界面器223和写入FIFO222以及读取FIFO224之间，独立运行读取和写入操作，这将能够最大限度地减少存储器存取时的解码延迟时间。在本发明实施例的说明中，写入FIFO222和读取FIFO224分别采用了两节和三节缓冲器的结构模式，这种结构模式可根据MAU的数量增减节的个数。

图8是在外部存储器100采用32比特的外部存储器总线进行数据读写时，内存印象图的变化示例图。在考虑到存储器价格等因素，而采用一个设有32比特数据栓的存储器或两个16比特存储器时，应采用32比特的外部数据总线，并进行相应的变化。在此，可将沿着列方向排列的两个列配置为过去的64比特值，并处理成一个时脉接收一个数据的结果。

此时，将通过写入FIFO222，完成MB写入控制器221和存储仲裁界面器223之间的数据传送。在此，写入FIFO222的大小空间足以保存非压缩标准的宏块。因此，可同时保存两个被进行1/2压缩的宏块。

本发明在上述MB写入控制器221中，对将要保存到外部存储器100内的宏块进行压缩处理时，将以两个宏块单位控制存储器写入存取。即，在存取第双数个宏块时，将针对Y和C块发出写入请求。

此外，本发明在通过具有上述结构特点的内存印象图进行MPEG视频解码处理时，将减少存储器存取次数，并为减少读取、写入、初始化时所需的时脉导致时间延迟及带宽浪费等问题，而采用多分区存取方式。即，在采用写入存取及场图像的方式时，为了向内存印象图上的两个分片写入数据，而采用2存储库存取模式。此外，在采用读取存取方式时，为进行运动补偿而需读取多个宏块上的数据。为此，将采用1存储库存取、2存储库存取或4存储库存取。对此，可根据本发明中的内存印象图结构、码流结构或视频格式、数据总线大小予以适当的支持。

通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。

因此，本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利范围来确定其技术性范围。

Claims (6)

1、视频解码***，包括：

对压缩的比特流进行可变距离解码、逆量子化、逆离散余弦转换、运动补偿，以将其恢复成原图像信号的视频解码器；

由多个存储库构成，并以场结构组成每个存储库的内存印象图，按场结构保存并输出亮度和色差信号的双倍数据率同步式动态随机存取存储器；

在存储器内写入和读取被视频解码处理的数据时，按前后场的顺序重新排列被视频解码处理的一个宏块的亮度信号和色差信号的像素，并通过多分区写入存取过程，将其保存到双倍数据率同步式动态随机存取存储器中，而在进行运动补偿或显示所需的存储器读取存取时，通过多分区读取存取的方式，读取保存在双倍数据率同步式动态随机存取存储器内数据的存储存取控制器。

2、如权利要求项1所述的视频解码***，其特征在于，

存储存取控制器至少由两节管线结构组成；

此时，上述存储存取控制器分为如下两个结构：

保存被视频解码处理数据的写入FIFO；

保存按前后场的顺序重新排列在视频解码器中被视频解码处理的一个宏块的亮度信号和色差信号的像素，并将其保存到上述写入FIFO中，然后通过多分区写入存取的方式，生成将其保存到上述双倍数据率同步式动态随机存取存储器内所需写入FIFO的读取/写入地址和双倍数据率同步式动态随机存取存储器写入地址的宏块写入控制器。

3、如权利要求项2所述的视频解码***，其特征在于，

在上述宏块写入控制器中，还包括对由视频解码器进行视频解码处理后输出的宏块数据的亮度信号和色差信号的像素按照前后场的顺序进行重新排压缩处理以保存到上述写入FIFO中的压缩器。

4、如权利要求项3所述的视频解码***，其特征在于，

上述宏块写入控制器在对要保存到双倍数据率同步式动态随机存取存储器中的宏块进行压缩处理时，以两个宏块单位控制双倍数据率同步式动态随机存取存储器的写入存取。

5.如权利要求项1所述的视频解码***，其特征在于，

在存储存取控制器至少由三节管线结构组成时，存储存取控制器还分为如下两种结构：即，

保存从双倍数据率同步式动态随机存取存储器内读取数据的读取FIFO；

在一个时脉周期内，生成通过多分区读取存取，从双倍数据率同步式动态随机存取存储器中读取列状数据，并将其保存到读取FIFO内所需读取FIFO的读取/写入地址和双倍数据率同步式动态随机存取存储器读取地址的宏块读取控制器。

6、如权利要求项5所述的视频解码***，其特征在于，

在上述宏块读取控制器中，还包括对从双倍数据率同步式动态随机存取存储器中读取的宏块数据处于压缩状态时进行延长处理的延伸器。

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