CN100465748C - 薄膜晶体管阵列基板及其制作方法 - Google Patents

Abstract

一种薄膜晶体管阵列基板及其制作方法，其中扫描配线与数据配线设置于基板上，并于基板上划分出多个像素区域，而薄膜晶体管对应于像素区域，并通过扫描配线与数据配线进行驱动。像素电极分别设置于像素区域内，且每一像素电极电连接至其所对应的薄膜晶体管。另外，栅绝缘层设置于基板上，并覆盖扫描配线与薄膜晶体管的栅极，而图案化衬层设置于栅绝缘层上，并于每一数据配线下方形成多个不连续图案，以暴露出数据配线下方的部分栅绝缘层，而使得每一数据配线的一部分直接接触其下方的栅绝缘层。

Description

薄膜晶体管阵列基板及其制作方法

技术领域

本发明涉及一种主动元件阵列基板(active device array substrate)及其制作方法，且特别涉及一种薄膜晶体管阵列基板(thin film transistor arraysubstrate)及其制作方法。

背景技术

显示器为人与信息的沟通界面，目前以平面显示器为发趋势。平面显示器主要有以下几种:有机电致发光显示器(organic electroluminescencedisplay，OELD)、等离子显示器(plasma display panel，PDP)以及薄膜晶体管液晶显示器等(thin film transistor liquid crystal display，TFT-LCD)。其中，又以薄膜晶体管液晶显示器的应用最为广泛。

薄膜晶体管液晶显示器主要由薄膜晶体管阵列基板(thin film transistorarray substrate)、彩色滤光阵列基板(Color Filter)和液晶层(Liquid CrystalLayer)所构成，其中薄膜晶体管阵列基板是由多个以阵列方式排列的像素单元(pixel unit)所组成。其中，每一像素单元由薄膜晶体管以及与薄膜晶体管电连接的数据配线(data line)、扫描配线(scan line)及像素电极(pixelelectrode)所组成。上述的薄膜晶体管包括栅极(gate)、通道层(channellayer)、源极(source)及漏极(drain)，且薄膜晶体管用来作为像素单元(pixelunit)的开关元件。

图1A为一种公知的薄膜晶体管阵列基板的俯视示意图，而图1B为图1A中沿A-A’线的剖面图。如图1A与1B所示，基板102上设置有第一金属层110，其包括扫描配线(scan line)112、栅极114以及共用配线(common line)116。此外，栅绝缘层120覆盖第一金属层110，其材质通常是氮化硅(silicon nitride)，而通道层132设置于栅极114上方的栅绝缘层120上。第二金属层140设置在基板102上，且第二金属层140包括数据配线142与源极144a及漏极144b。

请再参照图1A与1B，源极144a及漏极144b设置于栅极114上方的通道层132两侧，且栅极114、通道层132、源极144a及漏极144b构成薄膜晶体管146。此外，保护层(图中未表示)设置于第一金属层110、栅绝缘层120以及第二金属层140上，其中保护层(图中未表示)具有接触窗152，以暴露出漏极144b。另外，像素电极162位于保护层上，且通过接触窗152与漏极144b电连接。值得注意的是，公知为了降低在图案化第二金属层140时，因背通道蚀刻(Back Channel Etching，BCE)不完全而产生漏电流的机率，通常会在制作通道层132的同时，在数据配线142的下方保留半导体层134。

承上所述，公知此种薄膜晶体管阵列基板在制作与使用上通常具有下列缺点:

(一)在制作薄膜晶体管阵列基板的过程中，干蚀刻的步骤是利用等离子体轰击气体分子，使气体分子产生电荷分离的状态，所以容易产生电荷的累积。这些电荷经过一段时间的聚集与累积后，可能会击穿已成膜好的金属层，使得第一金属层与第二金属层发生短路的情形。

(二)当过多的半导体材料残留在像素电极下，便可能会导致显示时产生辉点(Defect or Brightness Dot)。

(三)数据配线位于半导体层上，然而由于数据配线的材质通常为铬(Cr)、钼(Mo)、钨(W)等对非晶硅附着性不佳的材料，因此在制作数据配线时，往往容易发生断线(Open)的现象。

发明内容

本发明的目的就是提供一种薄膜晶体管阵列基板，以减少静电破坏与数据配线断线发生，并可降低半导体残留型辉点发生率。

本发明的另一目的就是提供一种具有较高合格率的薄膜晶体管阵列基板的制作方法，用以避免上述问题发生，进而降低制作成本。

基于上述或其它目的，本发明提出一种薄膜晶体管阵列基板，其主要包括基板、多条扫描配线、多条数据配线、多个薄膜晶体管、多个像素电极、栅绝缘层以及图案化衬层。其中，扫描配线与数据配线设置于基板上，并于基板上划分出多个像素区域，而薄膜晶体管对应于像素区域，并通过扫描配线与数据配线进行驱动。此外，像素电极分别设置于像素区域内，且每一像素电极电连接至其所对应的薄膜晶体管。另外，栅绝缘层设置于基板上，并覆盖扫描配线与薄膜晶体管的栅极，而图案化衬层设置于栅绝缘层上，并对应位于数据配线下方。其中，图案化衬层于每一数据配线下方形成多个不连续图案，以暴露出数据配线下方的部分栅绝缘层，而使得每一数据配线的一部分直接接触其下方的栅绝缘层。

在本发明的较佳实施例中，上述的薄膜晶体管阵列基板例如还包括多条共用配线，其与扫描配线大致平行且交替设置于基板上，而栅绝缘层还覆盖共用配线。

在本发明的较佳实施例中，上述的每一共用配线的两侧分别具有向外延伸的多个分支，且这些分支紧邻于数据配线。

在本发明的较佳实施例中，上述的图案化衬层的材质例如是非晶硅(amorphous silicon，a-Si)。

在本发明的较佳实施例中，上述的不连续图案位于扫描配线与数据配线的交越处以及共用配线与数据配线的交越处，并沿其所对应的数据配线延伸。

本发明提出一种薄膜晶体管阵列基板的制作方法。首先，提供基板，其中基板上划分有多个像素区域。接着，于基板上形成多条扫描配线与多个栅极。然后，于基板上形成栅绝缘层，并使栅绝缘层覆盖扫描配线与栅极。接着，形成且图案化半导体层于栅绝缘层上，以形成图案化衬层，并分别于栅极上方形成岛状结构。然后，于每一栅极上方的岛状结构两侧分别形成源极及漏极，并且形成多条数据配线。其中，图案化衬层对应位于数据配线下方，且图案化衬层于每一数据配线下方形成多个不连续图案，以暴露出数据配线下方的部分栅绝缘层，而使得每一数据配线的一部分直接接触其下方的栅绝缘层。接着，于基板上形成保护层，并在保护层内形成多个接触窗，以暴露出源极及漏极。之后，于每一像素区域内的保护层上分别形成像素电极，且每一像素电极通过其所对应的接触窗电连接至其所对应的源极及漏极。

在本发明的较佳实施例中，上述在形成扫描配线与栅极的同时，还包括形成多条共用配线，且这些共用配线与扫描配线大致平行且交替设置于基板上。

在本发明的较佳实施例中，上述的每一共用配线的两侧分别具有向外延伸的多个分支，且这些分支紧邻于数据配线。

在本发明的较佳实施例中，上述的不连续图案形成于扫描配线与数据配线的交越处以及共用配线与数据配线的交越处，并沿其所对应的数据配线延伸。

承上所述，本发明在不改变工艺及光刻掩膜数目下，将原本位于数据配线下的连续的半导体层设计成不连续的图形。如此，当静电发生时，可阻断静电的传递路径，减少静电破坏的来源。此外，由于半导体层的面积减少，可提高源极及漏极金属的附着性，减少数据线断线发生。另外，半导体层的面积减少也可降低半导体残留型辉点发生率。因此，本发明不需增加光刻掩膜数目或任何制造成本，就可达到上述三项效果，并可有效提高合格率以降低成本。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1A为一种公知的薄膜晶体管阵列基板的俯视示意图。

图1B为图1A中沿A-A’线的剖面图。

图2A至2F依次为本发明的较佳实施例的一种薄膜晶体管阵列基板的制作方法的俯视示意图。

图3为图2F中沿B-B’线的剖面图。

图4A为本发明的较佳实施例的另一种薄膜晶体管阵列基板的俯视示意图。

图4B为图4A中沿C-C’线的剖面图。

主要元件标记说明

102:基板

110:第一金属层

112:扫描配线

114:栅极

116:共用配线

120:栅绝缘层

132:通道层

134:半导体层

140:第二金属层

142:数据配线

144a:源极

144b:漏极

146:薄膜晶体管

152:接触窗

162:像素电极

202:基板

202a:像素区域

210:第一金属层

212:扫描配线

214:栅极

216:共用配线

216a:分支

220:栅绝缘层

230:半导体层

230a:开口

232:岛状结构

234:图案化衬层

240:第二金属层

242:数据配线

244a:源极

244b:漏极

246:薄膜晶体管

252:接触窗

262:像素电极

具体实施方式

请参照图2A至2F，其依次为本发明的较佳实施例的一种薄膜晶体管阵列基板的制作方法的俯视示意图。

首先，如图2A所示，提供基板202，其中基板202上划分有多个像素区域202a。并且，在基板202上形成第一金属层210，再对此第一金属层210进行图案化，以形成扫描配线212与多个栅极214。在本实施例中，基板202例如是玻璃基板或其它材质的透明基板，而第一金属层210的材质例如是铬(Cr)、钼(Mo)、钨(W)等。

值得一提的是，本发明在图案化第一金属层210时，还例如可在基板202上形成多条共用配线216，其与扫描配线212大致平行且交替设置于基板202上。此外，每一共用配线216的两侧例如可分别具有向外延伸的多个分支216a。

接着，如图2B所示，在基板202上形成栅绝缘层220，并使栅绝缘层220覆盖扫描配线212与栅极214。在本实施例中，栅绝缘层220的材质例如是氮化硅。

然后，如图2C所示，在栅绝缘层220上形成半导体层230，并且对此半导体层230进行图案化，以在每一栅极214上方形成岛状结构232，用以作为薄膜晶体管的通道层。此外，还在预定形成数据配线的位置上形成一图案化衬层234，其例如包括多个不连续图案。在本实施例中，半导体层230的材质例如是非晶硅。

之后，如图2D所示，在基板202上形成第二金属层240，并对此第二金属层240进行图案化，以在每一栅极214上方的岛状结构232两侧分别形成源极244a及漏极244b，并且形成多条数据配线242。其中，第二金属层240的材质例如是铬(Cr)、钼(Mo)、钨(W)等金属，而本实施例的每一共用配线216的分支216a例如是紧邻于数据配线242设置。此外，源极244a及漏极244b与其对应的栅极214以及作为通道层的岛状结构232构成薄膜晶体管246，并可通过扫描配线212与数据配线242进行驱动。

值得注意的是，由于图案化衬层234的不连续图案对应位于数据配线242的下方，而暴露出数据配线242下方的部分栅绝缘层220，因此在形成数据配线242时，每一数据配线242的一部分会直接接触其下方的栅绝缘层220。

接着，如图2E所示，在基板202上形成保护层(图中未表示)，其中保护层(图中未表示)覆盖栅绝缘层220、半导体层230以及第二金属层240，而此保护层(图中未表示)的材质例如是氮化硅。并且，在保护层(图中未表示)内形成多个接触窗252，以暴露出漏极244b。

然后，如图2F所示，在每一像素区域202a内的保护层250上分别形成像素电极262，且每一像素电极262通过其所对应的接触窗252电连接至其所对应的漏极244b。在本实施例中，像素电极262的材质例如是铟锡氧化物(Indium Tim Oxide)或其它透明导电材质。

基于以上所述，请同时参照图2F与图3，其中图3为图2F中沿B-B’线的剖面图。本发明是在不改变工艺及光刻掩膜数目下，将原本位于数据配线242下方的连续的半导体层230设计成断开的图形，亦即上述的图案化衬层234。如此，当静电发生时，可阻断静电的传递路径，减少静电破坏的来源，且由于半导体层的面积减少，可提高源极及漏极金属的附着性，减少数据线断线发生；也可降低半导体残留型辉点发生率。

在本发明上述实施例中，在数据配线242下方的半导体层230的特定位置上形成多个开口230a，以构成具有多个不连续图案的图案化衬层234。其中，图案化衬层234的不连续图案位于扫描配线212与数据配线242的交越处、共用配线216与数据配线242的交越处以及数据配线242的下方。

当然，本发明的图案化衬层234并不限定为上述实施例所披露的。图4A为本发明的较佳实施例的另一种薄膜晶体管阵列基板的俯视示意图，而图4B为图4A中沿C-C’线的剖面图。如图4A与4B所示，本实施例仅在扫描配线212与数据配线242的交越处以及共用配线216与数据配线242的交越处形成图案化衬层234，且图案化衬层234的不连续图案沿其所对应的数据配线242延伸。

值得一提的是，本发明在设计半导体层的图形布局时，还可通过调整图案化衬层的面积，使不同机种所应用的薄膜晶体管阵列基板上的半导体层总面积相同。如此一来，在利用干蚀刻(Dry Etching)工艺进行图案化的动作时，可使干蚀刻工艺的工艺参数(Recipe)达到一致化，以简化工艺控管的步骤。

综上所述，本发明的薄膜晶体管阵列基板及其制作方法不需增加光刻掩膜数目或任何制造成本，便可在数据配线下方形成图案化衬层，并至少具有下列特征与优点:

(一)减少数据配线下方的半导体层的面积，电荷累积量也相对的降低，因此当静电发生时，不仅可阻断静电的传递路径，还可避免第一金属层与第二金属层被击穿。如此，将可大幅改善因静电破坏导致数据配线与共用配线短路或扫描配线与数据配线短路的问题，进而提高制造合格率与产品可靠度。

(二)减少半导体层的图形布局面积，能减少缺陷(Defect)的发生，亦即可避免半导体层残留在像素电极下，而导致显示时发生辉点的现象。因此，本发明可大幅提高制造合格率与面板的显示质量。

(三)因为数据配线的金属材质，例如铬、钼、钨等，与栅绝缘层的氮化硅材质的附着力较为优越，因此利用半导体层形成的图案化衬层可增加数据配线与栅绝缘层的附着面积，进而避免数据配线发生断线。因此，本发明具有较高制造合格率，并可节省制作成本。

(四)在设计端便可通过图案化衬层来调整半导体层的总面积，以达到工艺参数一致化。因此，可减少开发量产时调整工艺参数的麻烦，并使得后续的工艺控管更为简易。

虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与改进，因此本发明的保护范围当视权利要求所界定者为准。

Claims (9)

1.一种薄膜晶体管阵列基板，其特征是包括:

基板；

多条扫描配线，设置于该基板上；

多条数据配线，设置于该基板上，且上述这些数据配线与上述这些扫描配线于该基板上划分出多个像素区域；

多个薄膜晶体管，分别设置于上述这些像素区域，并通过上述这些扫描配线与上述这些数据配线进行驱动；

多个像素电极，分别设置于上述这些像素区域内，且各该像素电极电连接至其所对应的该薄膜晶体管；

栅绝缘层，设置于该基板上，并覆盖上述这些扫描配线与上述这些薄膜晶体管的栅极；以及

图案化衬层，设置于该栅绝缘层上，并对应位于上述这些数据配线下方，其中该图案化衬层于各该数据配线下方形成多个不连续图案，以暴露出上述这些数据配线下方的部分该栅绝缘层，而使得各该数据配线的一部分直接接触其下方的该栅绝缘层。

2.根据权利要求1所述的薄膜晶体管阵列基板，其特征是还包括多条共用配线，其与上述这些扫描配线大致平行且交替设置于该基板上，而该栅绝缘层还覆盖上述这些共用配线。

3.根据权利要求2所述的薄膜晶体管阵列基板，其特征是各该共用配线的两侧分别具有向外延伸的多个分支，且上述这些分支紧邻于上述这些数据配线。

4.根据权利要求1所述的薄膜晶体管阵列基板，其特征是该图案化衬层的材质包括非晶硅。

5.根据权利要求1所述的薄膜晶体管阵列基板，其特征是上述这些不连续图案位于上述这些扫描配线与上述这些数据配线的交越处以及上述这些共用配线与上述这些数据配线的交越处，并沿其所对应的上述这些数据配线延伸。

6.一种薄膜晶体管阵列基板的制作方法，其特征是包括:

提供基板，其中划分该基板为多个像素区域；

于该基板上形成多条扫描配线与多个栅极；

于该基板上形成栅绝缘层，并使该栅绝缘层覆盖上述这些扫描配线与上述这些栅极；

形成且图案化半导体层于该栅绝缘层上，以形成图案化衬层，并分别于上述这些栅极上方形成岛状结构；

于各该栅极上方的该岛状结构两侧分别形成源极及漏极，并且形成多条数据配线，其中该图案化衬层对应位于上述这些数据配线下方并于各该数据配线下方形成多个不连续图案，以暴露出上述这些数据配线下方的部分该栅绝缘层，而使得各该数据配线的一部分直接接触其下方的该栅绝缘层；

于该基板上形成保护层，并在该保护层内形成多个接触窗，以暴露出上述这些源极及漏极；以及

于各该像素区域内的该保护层上分别形成像素电极，且各该像素电极通过其所对应的该接触窗电连接至其所对应的该源极及漏极。

7.根据权利要求6所述的薄膜晶体管阵列基板的制作方法，其特征是在形成上述这些扫描配线与上述这些栅极的同时，还包括形成多条共用配线，且上述这些共用配线与上述这些扫描配线大致平行且交替设置于该基板上。

8.根据权利要求7所述的薄膜晶体管阵列基板的制作方法，其特征是各该共用配线的两侧分别具有向外延伸的多个分支，且上述这些分支紧邻于上述这些数据配线。

9.根据权利要求6所述的薄膜晶体管阵列基板的制作方法，其特征是上述这些不连续图案形成于上述这些扫描配线与上述这些数据配线的交越处以及上述这些共用配线与上述这些数据配线的交越处，并沿其所对应的上述这些数据配线延伸。

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