CN100461904C - 基于多核架构处理器实现的基带处理装置 - Google Patents
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Abstract
本发明涉及通信领域。本发明提出一种基于多核架构处理器实现的基带处理装置，采用多个数字信号处理器，每个数字信号处理器包括多个处理单元；数字信号处理器用作上行码片处理器、下行码片处理器、符号处理器。本发明能有效提高了单板BBU的集成度，增加了单板BBU支持的用户数目；硬件设计简单，而且可以灵活配置为支持三载波的智能天线或者六载波的单天线。
Description
技术领域
本发明涉及通信领域，具体涉及基于多核结构处理器实现的基带处理装置。
背景技术
对于基站(Node B)而言，其集成度以及承载的用户数目在很大程度上取决于单板BBU(Baseband Unit，基带处理单元)的集成度及承载的用户数目。
对于目前通常的基站BBU装置，一般而言有如下几种实现方法：
(1)采用通用DSP(数字信号处理器)实现。这种实现方法是目前较为通用的。TI、ADI等公司的DSP产品均有被用来实现Node BBBU的案例。
(2)采用可重配置计算阵列架构的高集成度通用处理器实现。这类可重配置处理器的架构与DSP的最大不同之处在于，它们通常采用由大量并行计算单元构成的计算单元阵列，而不是仅包含几个功能性核心处理单元。从目前公开的资料来看，Freescale(飞思卡尔)公司、PicoChip公司以及Philips(飞利浦)公司均已有相关商用产品发布。
(3)采用专用基带处理芯片实现。从目前公开的资料来看，暂时还没有厂商推出相关商用产品
对于上述三种目前比较通用的Node B BBU设计方案而言，分别具有其相应优缺点：
(1)基于通用DSP处理器实现的NodeB BBU装置，尽管具有灵活性大、便于升级、便于调试、开发周期短等优势，但是具有集成度低，硬件设计复杂，软件调试复杂，成本高等明显缺陷。
(2)基于可重配置计算阵列架构通用处理器实现的Node B BBU装置，硬件设计相对简单，集成度相对较高灯优点，但是其也有开发周期相对较长，软件实现相对较为复杂，***调试维护与升级相对比较复杂等缺点。
(3)基于专用基带处理芯片的解决方案的优势在于集成度高，生产成本低。但是，由于需要针对TD-SCDMA基带单元各部分架构进行专门的ASIC(专用集成电路)电路设计与实现，这类实现方案需要较长的开发周期、较高的人力成本，并有一定的风险性，而且由于大部分***固化在ASIC芯片上，不便于***的调试与升级.
发明内容
(一)要解决的技术问题
本发明的目的是要克服目前现有技术的缺陷，提出一种可以提高了单板BBU的集成度、增加单板BBU支持的用户数目、组网灵活性强、硬件设计简单的基于多核架构处理器实现的基带处理装置。
(二)技术方案
本发明提出一种基于多核架构处理器实现的基带处理装置，该装置采用若干个数字信号处理器，每个数字信号处理器包括若干个处理单元；数字信号处理器用作上行码片处理器、下行码片处理器、符号处理器，其中：
(1)上行码片处理器、下行码片处理器、符号处理器与BBU控制器相连，用于信令交互；
(2)上行码片处理器与前端射频通路相连，用于获取上行空口数据并进行处理；
(3)上行码片处理器与符号处理器相连，用于将上行码片处理完成之后得到的符号数据送给符号处理器进行处理；
(4)上行码片处理器与下行码片处理器相连，用于给下行码片处理器提供下行控制所需的上行测量结果；
(5)符号处理器与下行码片处理器相连，用于将下行符号处理完成的数据送给下行码片处理器进行处理；
(6)下行码片处理器与下行射频通路相连，用于将处理完成的码片级数据送给射频端在空口进行发送。
上述的基于多核架构处理器实现的基带处理装置，一种优选的方案是数字信号处理器的个数为5N个，每个包括4个处理单元；5N个数字信号处理器分别用作3N个上行码片处理器、N个下行码片处理器和N个符号处理器；这样的基带处理装置支持智能天线下3N个载波的基带软件处理功能；其中N为正整数。
这样的基带处理装置，每个上行码片处理器中的4个处理单元是等同的，其中一个处理单元完成天线校准、上行同步码检测、智能天线与联合检测、测量的功能，另外三个处理单元完成智能天线与联合检测、测量的功能；下行码片处理器中的4个处理单元是等同的，都完成扩频调制、快速控制的功能；符号处理器中的4个处理单元是等同的，都完成信道编解码的功能。
上述的基于多核架构处理器实现的基带处理装置，一种优选的方案是数字信号处理器的个数为5N个，每个包括4个处理单元；5N个数字信号处理器分别用作2N个上行码片处理器、N个下行码片处理器和2N个符号处理器；这样的基带处理装置支持单天线下6N个载波的基带软件处理功能；其中N为正整数。
这样的基带处理装置，每个上行码片处理器中的4个处理单元是等同的，其中一个处理单元完成上行同步码检测、智能天线与联合检测、测量的功能，另外三个处理单元完成智能天线与联合检测、测量的功能；下行码片处理器中的4个处理单元是等同的，其中两个完成扩频调制的功能、另外两个完成快速控制的功能；每个符号处理器中的4个处理单元是等同的，都完成信道编解码的功能。
上述的基于多核架构处理器实现的基带处理装置，另一种优选的方案是数字信号处理器的个数为4N个，每个包括4个处理单元；其中3N个数字信号处理器分别同时用作上行码片处理器以及部分下行码片处理器，N个数字信号处理器用作符号处理器以及部分下行码片处理器；这样的基带处理装置支持智能天线下3N个载波的基带软件处理功能；其中N为正整数。
这样的基带处理装置，对于同时用作上行码片处理器以及部分下行码片处理器的数字信号处理器，其4个处理单元是等同的，其中一个处理单元完成上行同步码检测、快速控制、智能天线与联合检测、测量的功能，另外三个处理单元完成智能天线与联合检测、测量的功能；对于用作符号处理器以及部分下行码片处理器的数字信号处理器，其4个处理单元是等同的，其中一个应用于完成扩频调制的功能，另外三个用于完成信道编译码的功能。
本发明还提出一种基于多核架构处理器实现的兼容的基带处理装置，该装置兼容支持智能天线下多个载波的基带软件处理功能，和单天线下多个载波的基带软件处理功能；它采用若干个数字信号处理器，每个数字信号处理器包括若干个处理单元；数字信号处理器用作上行码片处理器、下行码片处理器、符号处理器，其中：
(1)上行码片处理器、下行码片处理器、符号处理器与BBU控制器相连，用于信令交互；
(2)上行码片处理器与前端射频通路相连，用于获取上行空口数据并进行处理；
(3)上行码片处理器与符号处理器相连，用于将上行码片处理完成之后得到的符号数据送给符号处理器进行处理；
(4)上行码片处理器与下行码片处理器相连，用于给下行码片处理器提供下行控制所需的上行测量结果；
(5)符号处理器与下行码片处理器相连，用于将下行符号处理完成的数据送给下行码片处理器进行处理；
(6)下行码片处理器与下行射频通路相连，用于将处理完成的码片级数据送给射频端在空口进行发送。
上述的基于多核架构处理器实现的兼容的基带处理装置，有种优选的方案是数字信号处理器的个数为5N个，每个包括4个处理单元；5N个数字信号处理器中，其中2N个用作上行码片处理器、N个用作下行码片处理器、N个用作符号处理器；另外N个处理器用作上行码片处理器时，本装置支持智能天线下3N个载波的基带软件处理功能，当这N个处理器用作符号处理器时，本装置支持单天线下6N个载波的基带软件处理功能。
上述的基于多核架构处理器实现的兼容的基带处理装置，当具有3N个上行码片处理器时，每个上行码片处理器中的4个处理单元是等同的，其中一个处理单元完成天线校准、上行同步码检测、智能天线与联合检测、测量的功能，另外三个处理单元完成智能天线与联合检测、测量的功能；下行码片处理器中的4个处理单元是等同的，都完成扩频调制、快速控制的功能；符号处理器中的4个处理单元是等同的，都完成信道编解码的功能；
当具有2N个上行码片处理器时，每个上行码片处理器中的4个处理单元是等同的，其中一个处理单元完成上行同步码检测、智能天线与联合检测、测量的功能，另外三个处理单元完成智能天线与联合检测、测量的功能；下行码片处理器中的4个处理单元是等同的，其中两个完成扩频调制的功能、另外两个完成快速控制的功能；每个符号处理器中的4个处理单元是等同的，都完成信道编解码的功能。
上述的基于多核架构处理器实现的兼容的基带处理装置，当改变数字信号处理器的数目时，可以灵活兼容支持可变载波数目的智能天线下以及单天线下的基带软件处理功能。
(三)有益效果
采用本发明提出的基于多核架构处理器实现的基带处理装置，具有以下优点：
(1)采用多核架构的设计，提高了单板BBU的集成度；
(2)采用多核架构的设计，增加了单板BBU支持的用户数目，从而增加了单个NodeB设备所支持用户的数目；
(3)可以灵活配置为支持三载波的智能天线或者六载波的单天线，增加了组网的灵活性；
(4)硬件设计简单，易于维护、调试和升级，而且开发周期短。
附图说明
图1为实施例1的硬件连接示意图；
图2为实施例2的硬件连接示意图；
图3为实施例3的硬件连接示意图；
图4为实施例4的硬件连接示意图；
图5为实施例5的硬件连接示意图；
图6为实施例6的硬件连接示意图；
图7为实施例7的硬件连接示意图。
具体实施方式
本发明提出基于多核架构处理器实现的基带处理装置，结合附图和实施例说明如下。以下实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由各权利要求限定。
实施例1
参照说明书附图1，本实施例用于说明单板BBU支持智能天线下三个载波的所有基带软件功能，下文简称“3CSA(3Carrier SmartAntenna)方案”。
采用的基于多核架构的处理器，每个处理器包含4个处理单元，下文如无特殊说明，“核”均指处理器上的一个处理单元。采用4个处理单元的设计是由于目前市面上可以购买到通用的具有4个处理单元的处理器。如果日后出现具有2个、6个或其他处理单元的处理器，同样能实现本发明，也应属于本发明的保护范围。
如图1所示，对于3CSA方案，本实施例中的处理器个数为5个，对应到处理器个数为5N中N＝1的情况，其中每个BBU板包含3个上行码片处理器(分别是上行码片处理器0/1/2)，一个下行码片处理器，一个符号处理器。其中，上行码片处理器0/1/2分别完成一个载波的上行码片级处理功能；下行码片处理器完成三个载波的下行码片级处理功能；符号处理器完成三个载波的符号级处理功能。
图1中BBU板上各处理器之间的数据交互如下：
(1)三个上行码片处理器0/1/2、下行码片处理器、符号处理器与BBU控制器相连，用于信令交互。
(2)三个上行码片处理器0/1/2与前端射频通路相连，用于获取上行空口数据进行处理。
(3)三个上行码片处理器0/1/2与符号处理器相连，用于将上行码片处理完成之后得到的符号数据送给符号处理器进行处理；
(4)三个上行码片处理器0/1/2与下行码片处理器相连，用于给下行码片处理器提供下行控制所需的上行测量结果。
(5)符号处理器与下行码片处理器相连，用于将下行符号处理完成的数据送给下行码片处理器进行处理。
(6)下行码片处理器与下行射频通路相连，用于将处理完成的码片级数据送给射频端在空口进行发送。
下面对3CSA方案中，各个处理器的软件功能分别进行介绍：
(一)上行码片处理器的软件功能介绍：
对于3CSA方案，每个BBU板包含三个上行码片处理器，每个上行码片处理器分别完成一个载波的上行码片级处理。3CSA方案中，上行码片处理器上的软件功能在4个核上的分布如表1所示：
表1
上表中，4个核的地位完全对等，每个核上的功能分布作为一个整体，都可以在其他任何一个核上实现。其中：
(1)天线校准功能单元用于实现对射频收发通路的自动校准功能；
(2)上行同步码检测功能单元用于在用户接入时，对UE上发的上行同步码进行检测以确定相应UE的功能；
(3)智能天线与联合检测功能单元用于实现上行信号的检测、解调功能；
(4)测试功能单元用于实现相关基带测量功能。
这些功能和技术都属于现有技术，本领域技术人员都知道如何用处理单元实现这些功能。
(二)下行码片处理器软件功能：
对于3CSA方案，每个BBU板包含一个下行码片处理器，完成三个载波下所有下行码片级处理功能。3CSA方案中，下行码片处理器上的软件功能在4个核上的分布如表2所示：
表2
可见，4个核的地位完全对等，每个核上的功能分布作为一个整体，完成可以在其他任何一个核上实现。其中：
(1)扩频调制功能单元用于实现对下行信号的扩频调制功能；
(2)快速控制功能单元，用于根据接收到的上行信号，对所要发送的下行信号进行时间和功率控制。
这些功能和技术都属于现有技术，本领域技术人员都知道如何用处理单元实现这些功能。
(三)符号处理器软件功能介绍：
对于3CSA方案，每个BBU板包含一个符号处理器，完成三个载波下所有符号级处理功能。3CSA方案符号处理器上的软件功能在4个核上的分布如表3所示：
表3
可见，4个核的地位完全对等，每个核上的功能分布作为一个整体，完成可以在其他任何一个核上实现。其中：
信道编解码功能单元用于实现对下行信号完成信道编码以及对于上行信号完成信道译码功能。
这个技术都属于现有技术，本领域技术人员都知道如何用处理单元实现这些功能。
可以看出，由于采用多核架构的设计，本发明能有效提高了单板BBU的集成度；增加了单板BBU支持的用户数目，从而增加了单个NodeB设备所支持用户的数目；而且硬件设计简单，易于维护、调试和升级，开发周期短。
实施例2
参照说明书附图2，本实施例用于说明单板BBU支持式单天线下六个载波的所有基带软件功能，下文简称“6C1A(6Carrier SingleAntenna)方案”。
采用的基于多核架构的处理器，每个处理器包含4个处理单元。同样的，如果日后出现具有2个、6个或其他处理单元的处理器，同样能实现本发明，也应属于本发明的保护范围。
参照说明书附图2，对于6C1A方案，本实施例中的处理器个数为5个，对应到处理器个数为5N中N＝1的情况，其中每个BBU板包含两个上行码片处理器(分别是上行码片处理器0/1)，一个下行码片处理器，两个符号处理器(分别是符号处理器0/1)。其中，上行码片处理器0/1分别完成三个载波的上行码片级处理功能；下行码片处理器完成六个载波的下行码片级处理功能；符号处理器0/1分别完成三个载波的符号级处理功能
图2中BBU板上各处理器之间数据交互如下所述：
(1)两个上行码片处理器0/1、下行码片处理器、两个符号处理器0/1、帧协议处理器与BBU控制器进行相连，用于信令交互；
(2)两个上行码片处理器0/1分别与前端射频通路相连，用于获取上行空口数据进行处理；
(3)两个上行码片处理器0/1分别与符号处理器0/1相连，用于将上行码片处理完成之后得到的符号数据送给符号处理器进行符号级处理；
(4)两个上行码片处理器0/1分别与下行码片处理器相连，用于给下行码片处理器提供下行控制所需的上行测量结果；
(5)两个符号处理器0/1与下行码片处理器相连，用于将下行符号处理完成的数据送给下行码片处理器进行处理；
(6)下行码片处理器与下行射频通路相连，用于将处理完成的码片级数据送给射频端在空口进行发送。
下面对6C1A方案中，各个处理器上软件功能分别进行介绍：
(一)上行码片处理器软件功能介绍：
对于6C1A方案，每个BBU板包含两个上行码片处理器，每个上行码片处理器分别完成三个载波的上行码片级处理。6C1A方案中，上行符号处理器上的软件功能在4个核上的分布如表4所示：
表4
4个核的地位完全对等，每个核上的功能分布作为一个整体，完成可以在其他任何一个核上实现。其中：
(1)上行同步码检测功能单元用于在用户接入时，对UE上发的上行同步码进行检测以确定相应UE的功能；
(2)智能天线与联合检测功能单元用于实现上行信号的检测、解调功能；
(3)测试功能单元用于实现相关基带测量功能。
这些功能和技术都属于现有技术。
(二)下行码片处理器软件功能介绍：
对于6C1A方案，每个BBU板包含一个下行码片处理器，完成六个载波下所有下行码片级处理功能。6C1A方案下行码片处理器上的软件功能在4个核上的分布如表5所示：
表5
可见，4个核的地位完全对等，每个核上的功能分布作为一个整体，完成可以在其他任何一个核上实现。其中：
(1)扩频调制功能单元，用于实现对下行信号的扩频调制功能；
(2)快速控制功能单元，用于根据接收到的上行信号，对所要发送的下行信号进行时间和功率控制。
这些功能和技术都属于现有技术。
(三)符号处理器软件功能介绍：
对于6C1A方案，每个BBU板包含两个符号处理器，每片分别完成三个载波下所有符号级处理功能。6C1A方案下符号处理器上的软件功能在4个核上的分布如表6所示：
表6
可见，4个核的地位完全对等，每个核上的功能分布作为一个整体，完成可以在其他任何一个核上实现。其中：
信道编解码功能单元用于实现对下行信号完成信道编码以及对于上行信号完成信道译码功能。
这个技术都属于现有技术。
同样可以看出，由于采用多核架构的设计，本发明能有效提高了单板BBU的集成度；增加了单板BBU支持的用户数目，从而增加了单个NodeB设备所支持用户的数目；而且硬件设计简单，易于维护、调试和升级，开发周期短。
实施例3
参照说明书附图3，本实施例用于说明兼容3CSA和6C1A方案的设计。在本实施例中，对应到处理器个数为5N中N＝1的情况，采用相同的5个基于多核架构的DSP来实现BBU装置，每个处理器包含4个处理单元。同样的，如果日后出现具有2个、6个或其他处理单元的处理器，同样能实现本发明，也应属于本发明的保护范围。其中，
(1)DSP0/1在3CSA和6C1A方案中均作为上行码片处理器0/1使用；
(2)DSP2在3CSA和6C1A方案中均作为符号处理器0使用；
(3)DSP4在3CSA和6C1A方案中均作为下行码片处理器使用；
(4)DSP3在3CSA方案中作为上行码片处理器2使用，在6C1A方案下作为符号处理器1使用；
(5)DSP1与DSP2、DSP3与DSP2、射频通路与DSP3之间的硬件通路仅在3CSA方案中使用；
(6)DSP1与DSP3、DSP3与帧协议处理器之间的硬件通路仅在6C1A方案中使用。
通过上述设计，很好的实现了两种方案下设计的兼容性。
实施例4
参照说明书附图4，本实施例用于说明单板BBU支持智能天线下6个载波的所有基带软件功能，以下简称“6CSA(6Carrier SmartAntenna)方案”。
采用的基于多核架构的处理器，每个处理器包含4个处理单元。同样的，如果日后出现具有2个、6个或其他处理单元的处理器，同样能实现本发明，也应属于本发明的保护范围。
对于6CSA方案，本实施例中的处理器个数为10个，对应到处理器个数为5N中N＝2的情况，其中每个BBU板包含6个上行码片处理器(分别是上行码片处理器0/1/2/3/4/5)，2个下行码片处理器(分别时下行码片处理器0/1)，2个符号处理器(分别是符号处理器0/1)。其中，上行码片处理器0/1/2/3/4/5分别完成一个载波的上行码片级处理功能；下行码片处理器完成六个载波的下行码片级处理功能；符号处理器0/1/2/3分别完成三个载波的符号级处理功能。
图4中BBU板上各处理器之间数据交互、各个处理器上软件功能分布都和前述实施例1或实施例2非常雷同，不再赘述。
本实施例仅对应到5N中N＝2的情况，如果处理器个数为5N(N≥3)时也应属于本发明的保护范围。
实施例5
参照说明书附图5，本实施例用于说明单板BBU支持单天线下12个载波的所有基带软件功能，以下简称“12C1A(12 Carrier SingleAntenna)方案”。
采用的基于多核架构的处理器，每个处理器包含4个处理单元。同样的，如果日后出现具有2个、6个或其他处理单元的处理器，同样能实现本发明，也应属于本发明的保护范围。
对于12C1A方案，本实施例中的处理器个数为10个，对应到处理器个数为5N中N＝2的情况，其中每个BBU板包含4个上行码片处理器(分别是上行码片处理器0/1/2/3)，2个下行码片处理器(分别时下行码片处理器0/1)，4个符号处理器(分别是符号处理器0/1/2/3)。其中，上行码片处理器0/1/2/3分别完成三个载波的上行码片级处理功能；下行码片处理器完成六个载波的下行码片级处理功能；符号处理器0/1/2/3分别完成三个载波的符号级处理功能。
图5中BBU板上各处理器之间数据交互、各个处理器上软件功能分布都和前述实施例1或实施例2非常雷同，不再赘述。
本实施例仅对应到5N中N＝2的情况，如果处理器个数为5N(N≥3)时也应属于本发明的保护范围。
实施例6
参照说明书附图6，本实施例用于说明兼容6CSA和12C1A方案的设计。在本实施例中，采用相同的10个基于多核架构的DSP来实现BBU装置，对应到处理器个数为5N中N＝2的情况，其中每个处理器包含4个处理单元。同样的，如果日后出现具有2个、6个或其他处理单元的处理器，同样能实现本发明，也应属于本发明的保护范围。其中，
(1)DSP0/1/5/6在6CSA和12C1A方案中均作为上行码片处理器0/1使用；
(2)DSP2/7在6CSA和12C1A方案中均作为符号处理器0使用；
(3)DSP4/9在6CSA和12C1A方案中均作为下行码片处理器使用；
(4)DSP3/8在6CSA方案中作为上行码片处理器2使用，在12C1A方案下作为符号处理器1使用；
(5)DSP1与DSP2、DSP3与DSP2、DSP6与DSP7、DSP8与DSP7、射频通路与DSP3、射频通路与DSP8之间的硬件通路仅在6CSA方案中使用；
(6)DSP1与DSP3、DSP6与DSP8、DSP3与帧协议处理器、DSP8与帧协议处理器之间的硬件通路仅在12C1A方案中使用。
通过上述设计，很好的实现了两种方案下设计的兼容性。
本实施例仅对应到5N中N＝2的情况，如果处理器个数为5N(N≥3)时也应属于本发明的保护范围。
实施例7
参照说明书附图7，本实施例用于说明单板BBU支持智能天线下3个载波的所有基带软件功能，该方案中由于简化了上行码片处理的部分算法，因此本实施例使用4个数字信号处理器，对应到处理器个数为4N的N＝1的情况，每个处理器包含4个处理单元，实现了智能天线下3个载波的所有基带软件功能。以下简称“简化的3CSA方案”。
本实施例中：
(1)DSP0、DSP1、DSP2分别完成一个载波的上行码片级处理；
(2)DSP0、DSP1、DSP2同时还用于完成部分下行码片级处理功能；
(3)DSP3完成3个载波的所有符号级处理以及3个载波的部分下行符号级处理功能。
图7中BBU板上各处理器之间数据交互如下所述：
(1)4个DSP都与BBU控制器进行相连，用于信令交互；
(2)DSP0、DSP1、DSP2与前端射频通路相连，用于获取上行空口数据进行处理；
(3)DSP0、DSP1、DSP2分别与DSP3相连用于将上行码片处理完成之后得到的符号数据送给DSP3进行符号级处理；同时将快速控制计算所得的控制信息发送给DSP3用于下行码片级的处理。
(4)DSP3中实现了部分下行码片处理功能，与下行射频通路相连，用于将处理完成的码片级数据送给射频端在空口进行发送。
下面对简化的3CSA方案中，各个处理器的软件功能分别进行介绍：
(一)DSP0、DSP1、DSP2的软件功能介绍：
简化的3CSA方案中，DSP0、DSP1、DSP2分别完成一个载波的上行码片级处理以及下行码片级处理中的快速控制过程。简化的3CSA方案中，DSP0、DSP1、DSP2的4个核上的软件功能分布如表7所示：
表7
上表中，4个核的地位完全对等，每个核上的功能分布作为一个整体，都可以在其他任何一个核上实现。其中：
(1)天线校准功能单元用于实现对射频收发通路的自动校准功能；
(2)上行同步码检测功能单元用于在用户接入时，对UE上发的上行同步码进行检测以确定相应UE的功能；
(3)快速控制功能单元，用于根据接收到的上行信号，对所要发送的下行信号进行时间和功率控制。
(4)智能天线与联合检测功能单元用于实现上行信号的检测、解调功能；
(5)测试功能单元用于实现相关基带测量功能。
这些功能和技术都属于现有技术，本领域技术人员都知道如何用处理单元实现这些功能。
(二)DSP3器软件功能：
简化的3CSA方案中，DSP3用于完成三个载波的符号级处理功能以及下行码片处理中的扩频调制过程，DSP3的4个核上的软件功能分布如表8所示：
表8
可见，4个核的地位完全对等，每个核上的功能分布作为一个整体，完成可以在其他任何一个核上实现。其中：
(1)扩频调制功能单元用于实现对下行信号的扩频调制功能；
(2)信道编解码功能单元用于实现对下行信号完成信道编码以及对于上行信号完成信道译码功能。
这些功能和技术都属于现有技术，本领域技术人员都知道如何用处理单元实现这些功能。
可以看出，本发明能有效提高单板BBU的集成度；增加了单板BBU支持的用户数目；而且可以灵活配置为单板BBU支持三载波、六载波乃至更多载波的智能天线下基带软件处理功能；或者支持六载波、十二载波乃至更多载波的单天线下基带软件处理功能，增加了组网的灵活性；而且硬件设计简单，易于维护、调试和升级，开发周期短。
以上为本发明的优选的实施方式，依据本发明公开的内容，本领域的普通技术人员能够显而易见地想到的一些雷同、替代方案，均应落入本发明保护的范围。
Claims (8)
1.一种基于多核架构处理器实现的基带处理装置，其特征在于：采用5N个数字信号处理器，每个数字信号处理器包括若干个处理单元，所述N为正整数；所述5N个数字信号处理器中，3N个数字信号处理器用作上行码片处理器、N个数字信号处理器用作下行码片处理器、N个数字信号处理器用作符号处理器；所述基带处理装置支持智能天线下3N个载波的基带软件处理功能；其中：
(1)上行码片处理器、下行码片处理器、符号处理器与BBU控制器相连，用于信令交互；
(2)上行码片处理器与前端射频通路相连，用于获取上行空口数据并进行处理；
(3)上行码片处理器与符号处理器相连，用于将上行码片处理完成之后得到的符号数据送给符号处理器进行处理；
(4)上行码片处理器与下行码片处理器相连，用于给下行码片处理器提供下行控制所需的上行测量结果；
(5)符号处理器与下行码片处理器相连，用于将下行符号处理完成的数据送给下行码片处理器进行处理；
(6)下行码片处理器与下行射频通路相连，用于将处理完成的码片级数据送给射频端在空口进行发送。
2.一种基于多核架构处理器实现的基带处理装置，其特征在于：采用5N个数字信号处理器，每个数字信号处理器包括若干个处理单元，所述N为正整数；所述5N个数字信号处理器中，2N个数字信号处理器用作上行码片处理器、N个数字信号处理器用作下行码片处理器、2N个数字信号处理器用作符号处理器；所述基带处理装置支持单天线下6N个载波的基带软件处理功能；其中，
(1)上行码片处理器、下行码片处理器、符号处理器与BBU控制器相连，用于信令交互；
(2)上行码片处理器与前端射频通路相连，用于获取上行空口数据并进行处理；
(3)上行码片处理器与符号处理器相连，用于将上行码片处理完成之后得到的符号数据送给符号处理器进行处理；
(4)上行码片处理器与下行码片处理器相连，用于给下行码片处理器提供下行控制所需的上行测量结果；
(5)符号处理器与下行码片处理器相连，用于将下行符号处理完成的数据送给下行码片处理器进行处理；
(6)下行码片处理器与下行射频通路相连，用于将处理完成的码片级数据送给射频端在空口进行发送。
3.一种基于多核架构处理器实现的基带处理装置，其特征在于：采用4N个数字信号处理器，每个数字信号处理器包括若干个处理单元，所述N为正整数；所述4N个数字信号处理器中，3N个数字信号处理器分别同时用作上行码片处理器以及部分下行码片处理器、N个数字信号处理器用作符号处理器以及部分下行码片处理器；所述基带处理装置支持智能天线下3N个载波的基带软件处理功能，其中：
(1)上行码片处理器、下行码片处理器、符号处理器与BBU控制器相连，用于信令交互；
(2)上行码片处理器与前端射频通路相连，用于获取上行空口数据并进行处理；
(3)上行码片处理器与符号处理器相连，用于将上行码片处理完成之后得到的符号数据送给符号处理器进行处理；
(4)上行码片处理器与下行码片处理器相连，用于给下行码片处理器提供下行控制所需的上行测量结果；
(5)符号处理器与下行码片处理器相连，用于将下行符号处理完成的数据送给下行码片处理器进行处理；
(6)下行码片处理器与下行射频通路相连，用于将处理完成的码片级数据送给射频端在空口进行发送。
4.如权利要求1所述的基于多核架构处理器实现的基带处理装置，其特征在于：每个数字信号处理器都包含4个处理单元；每个上行码片处理器中的4个处理单元是等同的，其中一个处理单元完成天线校准、上行同步码检测、智能天线与联合检测、测量的功能，另外三个处理单元完成智能天线与联合检测、测量的功能；下行码片处理器中的4个处理单元是等同的，都完成扩频调制、快速控制的功能；符号处理器中的4个处理单元是等同的，都完成信道编解码的功能。
5.如权利要求2所述的基于多核架构处理器实现的基带处理装置，其特征在于：每个数字信号处理器都包含4个处理单元；每个上行码片处理器中的4个处理单元是等同的，其中一个处理单元完成上行同步码检测、智能天线与联合检测、测量的功能，另外三个处理单元完成智能天线与联合检测、测量的功能；下行码片处理器中的4个处理单元是等同的，其中两个完成扩频调制的功能、另外两个完成快速控制的功能；每个符号处理器中的4个处理单元是等同的，都完成信道编解码的功能。
6.如权利要求3所述的基于多核架构处理器实现的基带处理装置，其特征在于：每个数字信号处理器都包含4个处理单元；对于同时用作上行码片处理器以及部分下行码片处理器的数字信号处理器，其4个处理单元是等同的，其中一个处理单元完成上行同步码检测、快速控制、智能天线与联合检测、测量的功能，另外三个处理单元完成智能天线与联合检测、测量的功能；对于用作符号处理器以及部分下行码片处理器的数字信号处理器，其4个处理单元是等同的，其中一个应用于完成扩频调制的功能，另外三个用于完成信道编译码的功能。
7.一种基于多核架构处理器实现的兼容的基带处理装置，其特征在于：所述基带处理装置兼容支持智能天线下多个载波的基带软件处理功能，和单天线下多个载波的基带软件处理功能，采用5N个数字信号处理器，每个数字信号处理器包括若干个处理单元，所述N为正整数；所述5N个数字信号处理器中，2N个数字信号处理器用作上行码片处理器、N个数字信号处理器用作下行码片处理器、N个数字信号处理器用作符号处理器；当剩余N个数字信号处理器用作上行码片处理器时，所述基带处理装置支持智能天线下3N个载波的基带软件处理功能；当其余N个数字信号处理器用作符号处理器时，所述基带处理装置支持单天线下6N个载波的基带软件处理功能，其中：
(1)上行码片处理器、下行码片处理器、符号处理器与BBU控制器相连，用于信令交互；
(2)上行码片处理器与前端射频通路相连，用于获取上行空口数据并进行处理；
(3)上行码片处理器与符号处理器相连，用于将上行码片处理完成之后得到的符号数据送给符号处理器进行处理；
(4)上行码片处理器与下行码片处理器相连，用于给下行码片处理器提供下行控制所需的上行测量结果；
(5)符号处理器与下行码片处理器相连，用于将下行符号处理完成的数据送给下行码片处理器进行处理；
(6)下行码片处理器与下行射频通路相连，用于将处理完成的码片级数据送给射频端在空口进行发送。
8.如权利要求7所述的基于多核架构处理器实现的兼容的基带处理装置，其特征在于，每个数字信号处理器都包含4个处理单元：
当具有3N个上行码片处理器时，每个上行码片处理器中的4个处理单元是等同的，其中一个处理单元完成天线校准、上行同步码检测、智能天线与联合检测、测量的功能，另外三个处理单元完成智能天线与联合检测、测量的功能；下行码片处理器中的4个处理单元是等同的，都完成扩频调制、快速控制的功能；符号处理器中的4个处理单元是等同的，都完成信道编解码的功能；
当具有2N个上行码片处理器时，每个上行码片处理器中的4个处理单元是等同的，其中一个处理单元完成上行同步码检测、智能天线与联合检测、测量的功能，另外三个处理单元完成智能天线与联合检测、测量的功能；下行码片处理器中的4个处理单元是等同的，其中两个完成扩频调制的功能、另外两个完成快速控制的功能；每个符号处理器中的4个处理单元是等同的，都完成信道编解码的功能。
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