CN100446504C

CN100446504C - 宽带码分多址***下行帧协议数据共享存储转发装置及方法

Info

Publication number: CN100446504C
Application number: CNB2005100710552A
Authority: CN
Inventors: 张家佶
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2005-05-23
Filing date: 2005-05-23
Publication date: 2008-12-24
Anticipated expiration: 2025-05-23
Also published as: CN1870565A

Abstract

本发明涉及宽带码分多址***中下行帧协议数据共享存储转发装置及方法。该装置包括连接数字信号处理器接口(1)和帧协议数据读取电路(3)用于缓存下行帧协议数据的能同时被数字信号处理器和帧协议数据读取电路访问的帧协议数据缓存(2)；连接帧协议数据缓存和至少一个并串转换电路(4)用于响应来自各并串转换电路读数请求并对这些请求进行排队和把相应数据从帧协议数据缓存中读出传递给并串转换电路(4)的帧协议数据读取电路(3)；和连接帧协议数据读取电路和编码器(5)的用于将帧协议数据读取电路送来的并行字节数据转换成串行数据并送给编码器的至少一并串转换电路。本发明实现了一个基站多个小区间的资源共享，效率高，可扩展性大。

Description

宽带码分多址***下行帧协议数据共享存储转发装置及方法

技术领域

本发明涉及码分多址通讯技术领域，尤其是一种宽带码分多址(WCDMA)***下行帧协议数据共享存储转发装置及方法。

背景技术

标准协议3GPP TS 25.212和25.427是WCDMA规定了处理流程和数据格式等技术，但目前还没有实现。在现有技术中的宽带码分多址(WCDMA)***中，无线基站控制器接口(NODEB)下行***需要接收来自无线基站接口(Iub)的帧协议数据包，并进行信道编码和调制。由于一个NODEB支持的下行信道数量非常多，帧协议数据量非常大，帧协议数据的缓存和转发的效率影响NODEB下行信道的处理性能。因此，寻找一种有效的缓存帧协议数据的机制显得非常重要。但现有技术存在处理延时较大，影响下行处理的性能的不足。

发明内容

为克服现有技术的不足，本发明的目的在于提供一种宽带码分多址***下行帧协议数据共享存储转发装置，包括以下部分：

一种宽带码分多址***下行帧协议数据共享存储转发装置，该装置包括以下部分：

一帧协议数据缓存，一端连接数字信号处理器接口，另一端连接帧协议数据读取电路，用于缓存数字信号处理器下发的下行帧协议数据，能同时被前级的数字信号处理器接口和后级的帧协议数据读取电路访问；

一帧协议数据读取电路，连接帧协议数据缓存和至少一个并串转换电路，用于响应来自后级并串转换电路的读数请求，并对这些请求进行排队，把相应的数据从帧协议数据缓存中读取出来，传递给并串转换电路；

至少一并串转换电路，一端连接帧协议数据读取电路，另一端同与其对应的编码器连接，用于将帧协议数据读取电路送来的并行字节数据转换成串行数据并送给编码器。

所述并串转换电路进一步包括：

至少一暂存寄存器，用于暂存一个字节的帧协议数据；

至少一移位寄存器，用于按位移出从暂存寄存器中导入的帧协议数据。

所述帧协议数据缓存的数据存储格式为25.427协议格式。

所述帧协议数据缓存是一个双口动态随机存储器。

所述帧协议数据读取电路包括以下部件：

至少一请求指示寄存器，它连接译码器，用于将后级并串转换电路的读数请求的状态寄存并送至译码器译码；

至少一译码器，它连接请求指示寄存器和延迟寄存器，用于将后级并串转换电路的读数请求译码并发送至帧协议数据缓存；

两个延迟寄存器，一个为地址字节延迟寄存器，一个为脉冲响应延迟寄存器，用于补偿帧协议数据缓存从读地址发出到数据输出的时间。

一种宽带码分多址***下行帧协议数据共享存储转发装置的存储转发方法，数字信号处理器从无线基站控制器和基站接口接收帧协议数据包和信令，包括以下步骤：

A、数字信号处理器接口下发下行帧协议数据包，并写入帧协议数据缓存中；

B、帧协议数据读取电路将一个链路包含的所有帧协议数据包中的起始地址转换成一个链路所有传输信道的起始地址；

C、并串转换电路向帧协议数据读取电路发出读数请求，帧协议数据读取电路对读数请求进行排队；

D、帧协议数据读取电路从帧协议数据缓存中读取帧协议数据并发送到并串转换电路，并串转换电路将接收到的并行字节数据转换成串行数据后发送到对应的编码器。

所述步骤A中的帧协议数据缓存的位宽为32比特位。

所述步骤A中的将数据写入帧协议数据缓存进一步包括以下步骤：

判断数字信号处理器接收的帧协议数据包的时间在可写入帧协议数据缓存最早时间之间还是之后，如果数字信号处理器接收的帧协议数据包时间是在可写入帧协议数据缓存的最早时间之后，则直接把接收的数据写入帧协议数据缓存内，如果数字信号处理器接收的帧协议数据包的时间在可写入帧协议数据缓存最早时间之前，则把它写入片外动态随机存储器中，等到可写入帧协议数据缓存的最早时间满足后再写入帧协议数据缓存中。

所述帧协议数据缓存中的帧协议数据按照8位字节存储，每个传输块字节对齐。

所述步骤B中的帧协议数据包的起始地址为帧协议数据缓存中已存帧协议数据包的字节数去掉帧头所占字节数。

所述步骤B中的一个链路包含的所有帧协议数据包能存储在帧协议数据缓存中地址不连续的位置。

所述步骤B中的传输信道的起始地址为帧协议数据起始地址加上该传输信道之前所有传输信道的字节长度。

所述步骤B中的将一个链路包含的所有帧协议数据包起始地址转换成一个链路所有传输信道的起始地址进一步包括以下步骤：

B1、帧协议数据的起始地址加上当前处理传输信道之前的所有传输信道占用的字节数作为当前处理传输信道的起始地址；

B2、根据缓存大小对传输信道起始地址取模。

所述步骤C中的并串转换电路根据传输信道帧协议数据的起始地址向帧协议数据缓存发送读取数据请求。

所述步骤C中的并串转换电路从帧协议数据缓存移位寄存器中移出比特流数据时，如果遇到一个传输块处理完，即不再移出移位寄存器内剩余的比特数。

所述步骤C中的帧协议数据缓存对读数请求的排队采用优先级排队。

所述步骤D中的从帧协议数据缓存中读取帧协议数据采取二级缓存机制。

所述步骤D中的帧协议数据读取电路从帧协议数据缓存中读取帧协议数据进一步包括以下步骤：

所述步骤D中并串转换电路将接收到的并行字节数据转换成串行数据后发送到对应的编码器，其中所述并串转换电路中还有一数据块内比特位计数器，当并串转换电路将数据发送至对应的编码器时，如果比特位计数器低3比特位的值为0，则停止移出比特流，同时将暂存寄存器中的帧协议数据锁存到移位寄存器中，否则继续移出比特流。

本发明具有显著的优点和积极效果。

1、数字信号处理器(DSP)从Iub接口接收帧协议数据包和信令，完成信令处理和对下行处理芯片的参数配置。对于过早到达的帧协议数据包在数字信号处理器(DSP)的片外存储器中进行缓存，在恰当的时刻把帧协议数据包搬移到下行处理芯片内部的帧协议数据缓冲区，同时减少了芯片中帧协议数据缓存的大小，减少了下行编码处理的整体延时，提高了下行处理的性能。

2、帧协议数据缓存的数据格式尽量和协议保持一致，减少了软件处理的复杂度和数据搬移的时间，有助于支持多小区大容量基站的下行处理。同时帧协议数据缓存支持CPU的大端和小端两种模式，方便了各种类型的中央处理器CPU和数字信号处理器(DSP)进行接口。

3、下行芯片完成各个信道的编码和调制，芯片可以支持多个小区的下行信道的编码和调制。下行芯片内部包括帧协议数据缓存读取电路和并串转换电路。帧协议数据缓存完成帧协议数据的缓存，并能够响应后级帧协议数据读取电路的帧协议数据读取请求，从缓冲区中读取相应的一个字节数据经过并串转换发送给编码器。它能同时响应后级来自不同小区或者同一小区的不同编码器的读数请求，进行排队处理。

本发明采用下行帧协议数据缓存的多小区资源共享方法，通过优先级排队，多个小区共享同一个缓存资源。实现了一个基站多个小区之间的资源共享，利用单片较小规模的片内RAM支持多小区内较多下行链路的帧协议数据缓存和处理。效率得到有效提高，具有很大的可扩展性，有助于下行信道容量的升级。

附图说明

图1为本发明的装置构成图；

图2为本发明的主流程图；

图3为帧协议数据缓存的存储格式图；

图4为帧协议数据缓冲机制示意图；

图5为并串转换电图；

图6为帧协议数据读取电路图。

具体实施方式

下面结合说明书附图来说明本发明的具体实施方式。

请参阅图1，本发明的装置构成图，本发明的在宽带码分多址(WCDMA)***中的下行帧协议数据共享存储转发装置，主要包括以下部分：帧协议数据缓存2，它一端连接数字信号处理器(DSP)接口，另一端连接帧协议数据读取电路3，用于缓存数字信号处理器(DSP)下发的下行帧协议数据，能同时被前级的数字信号处理器(DSP)和后级的帧协议数据读取电路3访问；帧协议数据读取电路3，它连接帧协议数据缓存2和至少一个并串转换电路4，用于响应来自后级各并串转换电路4的读数请求，并对这些请求进行排队，把相应的数据从帧协议数据缓存2中读取出来，传递给并串转换电路4；至少一并串转换电路4，如4个，它与编码器5数量相同，该并串转换电路4一端连接帧协议数据读取电路3，另一端同与其对应的编码器5连接，用于将帧协议数据读取电路3送来的并行字节数据转换成串行数据并送给编码器5；至少一编码器5，编码器5与对应的并串转换电路4相连，并且数量相同，用于将并串转换后的字节数据进行编码，并串转换电路4中有暂存寄存器6和移位寄存器7。

一个帧协议数据包内通常包含一个或多个传输信道的数据。在帧协议数据包中，每个传输信道的数据依次存放，并且每个传输信道的数据是按照字节对齐的，不足一个字节的部分填充无效比特。

每个传输信道的数据通常包括一个或多个传输块(TB)，每个传输块的长度是相等。每个传输块的存放也是按照字节对齐的，不足部分填充无效比特。

本发明为了提供一种有效帧协议数据缓存机制，达到减少帧协议数据锁存和处理时间的目的，最终达到减少下行处理延时的目的。尽量用较小规模的帧协议数据缓存2支持较大的数据吞吐量，在实际应用中可以根据实际的需求选择合适的缓存2的容量，实现灵活配置。帧协议数据缓存中有一缓冲区，缓冲区能够被同一个基站不同小区共享，支持基站总容量不变的情况下各个小区之间不同规格的灵活配置。同时，为了减少因共享引入的排队延时，尽量减少排队等待对整个编码处理延时的负面影响。本发明的排队处理机制可以有效的解决这个问题。

由于212编码的输入的数据流是串行的比特流，而帧协议数据包的数据是按字节存放的，本发明的装置需要完成并行数据的并串转换处理，在并串转换处理过程中，可以顺带添加每个传输块的循环校验码CRC。

在本发明的装置中，帧协议数据缓存2用于缓存数字信号处理器(DSP)下发的下行帧协议数据，是一个双口随机存储器，可以同时被前级数字信号处理器(DSP)和后级帧协议数据读取电路3访问。

帧协议数据读取电路3响应来自后级各路并串转换电路4的读数请求，并对这些请求进行排队，把相应的数据从帧协议数据缓存2中读取出来，传递给并串转换电路4。

并串转换电路4完成字节数据的并串转换，传递给后级编码器5模块。同时，为了简化处理，本发明的并串转换电路4还计算和维护一个链路上每个传输信道的数据读取的地址，该电路完成各个帧协议数据包起始地址到每个传输信道起始地址的转换。

请参阅图2本发明的主流程图，首先，数字信号处理器(DSP)从Iub接口接收帧协议数据包和信令，然后，数字信号处理器(DSP)接口下发下行帧协议数据包，并写入帧协议数据缓存2中。帧协议数据缓存2采用循环存储方法。数字信号处理器(DSP)维护一个帧协议数据地址写指针，当需要写入帧协议数据的时候从该地址开始写入帧协议数据包，写完帧协议数据包后，地址写指针的值增加帧协议数据长度。

在数字信号处理器(DSP)内部还需要维护每个帧协议数据的数据起始地址，由于编码是从帧协议数据包的数据域开始，帧协议数据起始地址为去掉帧头所占的字节数。在启动一个链路编码时，把该链路所包含的所有帧协议数据的起始地址配置给下行处理芯片，芯片根据这些起始地址和一些相关参数计算出每个传输信道帧协议数据在缓冲区中的起始地址。

请参阅图3，帧协议数据缓冲存储格式图，在帧协议数据缓冲区中存储的数据格式和25.427协议规定的帧协议数据格式一致，这样可以省去数字信号处理器(DSP)对数据格式的转换过程。帧协议数据包以8比特字节为单位进行存储，包括帧头域、数据域和校验域。对于下行编码，一般只用到数据域的内容。

由于在帧协议数据缓存2中的帧协议数据存放是按字节对齐的，如果把帧协议数据缓存2的位宽设计成1个字节即8比特位，帧协议数据读取的寻址方式可以比较简单，然而这样的位宽影响了数字信号处理器(DSP)传送帧协议数据包的效率。为了提高数字信号处理器(DSP)写入数据的吞吐量，需要把帧协议数据缓存2的位宽设计成32比特。

帧协议数据缓存2的深度可以根据下行***支持的规格如信道数进行调整，本发明以32K为例，这种大小的帧协议数据缓存2大约可以支持下行3个小区共300个信道帧协议数据的无覆盖存储。要保证写入的数据不被新数据覆盖，必须保证新数据写入时对应空间的历史数据已经无效即编码处理完成，这个条件由帧协议数据缓存2的深度和帧协议数据写入时间窗共同保证。时间窗是指帧协议数据可以写入的最早时间，如果数字信号处理器(DSP)从Iub接口接收到的帧协议数据包早于这个时间，则先把它存放在片外存储器中，等时间窗满足后再写入下行芯片的帧协议数据缓存2中；如果数字信号处理器(DSP)接收的帧协议数据包在时间窗之内，可以直接把接收的数据包搬到芯片内部的帧协议数据缓存2内。本发明的时间窗设置成10毫秒(ms)，如果帧协议数据到达时间早于10ms，先把帧协议数据存放在数字信号处理器(DSP)的片外空间，等到满足时间窗后再把数据搬移到下行芯片的帧协议数据缓存2；如果帧协议数据到达时间在10ms之内，可以直接把帧协议数据搬移到下行芯片的帧协议数据缓存2中。

如图4所示，这种存储机制对每个帧协议数据的存储位置可以没有约束，一个链路的不同帧协议数据可以存储在帧协议数据缓存2的不同位置，地址不必连续。这样对于帧协议数据的缓存是非常有利的，因为帧协议数据的到达时间是随机无序的，一个链路包含的各个帧协议数据包可能在不同时间到达，数字信号处理器(DSP)在时间窗内不需要额外地对帧协议数据包进行缓存，这样既减少了数据搬移的时间，又减少了数字信号处理器(DSP)因帧协议数据处理增加的负荷。

之后，帧协议数据读取电路3将一个链路包含的所有帧协议数据包中的起始地址转换成一个链路所有传输信道的起始地址。地址转换的目标是要能查找到存储在帧协议数据缓存2中每个比特的数据。地址转换机制和多小区多编码器5共享帧协议数据缓存2、帧协议数据在帧协议数据缓存2中的数据格式以及帧协议数据缓存机制有关。地址转换要考虑前级数据搬移的效率以及后级帧协议数据读取请求的响应效率。

本发明的地址转换分成3个步骤：

1、一个链路包含的所有帧协议数据的起始地址到一个链路所有传输信道起始地址的转换。

如前所述，数字信号处理器(DSP)在内部维护的是每个帧协议数据包的起始地址，因为数字信号处理器(DSP)只关心帧协议数据包的搬移，不关心一个链路内部传输信道的处理，而在链路编码时，是按照每个传输信道进行的，需要完成帧协议数据包起始地址到每个传输信道起始地址的转换。

一个帧协议数据包内部可能有一个或多个传输信道的帧协议数据，如最大支持8个传输信道，一个链路包含的传输信道的数据可能承载在一个或多个帧协议数据上，如最多包含8个传输信道。这样帧协议数据起始地址和传输信道起始地址的对应关系相对比较复杂。

某个帧协议数据内承载几个传输信道是在链路建立时确定的，同样某个链路包含哪几个帧协议数据以及包含几个传输信道也是在链路建立时确定的，这些参数对于数字信号处理器(DSP)是可知的。地址转换需要用到的参数主要有：寻址到字节的每个帧协议数据的起始地址、每个帧协议数据承载的传输信道个数、一个链路包含的传输信道的个数、每个传输信道当前传输时间间隔(TTI)使用的传输格式，包括传输块个数(tb_num)和传输块大小(tb_len)。

帧协议数据在协议中定义的格式是按照字节(8bit)存储的，每个传输块是字节对齐的，这意味着如果一个传输块的数据长度不是字节的整数倍即8比特的整数倍，则需要填充空比特，补齐到字节的整数倍。所以一个传输信道占用的字节数为[tb_len/8]*tb_num。其中[]为向上取整。

在帧协议数据中第一个传输信道的起始地址就是帧协议数据的起始地址；第二个传输信道的起始地址为：帧协议数据的起始地址+第1个传输信道占用的字节数；第三个传输信道的起始地址为：第1个传输信道的起始地址+第2个传输信道占用的字节数；......。在计算传输信道起始地址的时候，要考虑帧协议数据缓存2的大小，需要对运算结果进行按帧协议数据缓存2的大小取模，即如果计算出的结果大于帧协议数据缓存2的大小，需要对结果减去帧协议数据缓存2的大小。

传输信道地址计算的顺序是先计算第一个传输信道的起始地址，再计算第2个传输信道的起始地址，直到1个链路所有的传输信道起始地址都计算完成。

2、一个传输信道内部每个字节的地址维护。

在地址计算完成后，并串转换电路4向帧协议数据读取电路3发出读数请求，帧协议数据读取电路3对读数请求进行排队。并串转换电路4每次通过帧协议数据读取电路3从帧协议数据缓存2中读取一个字节的数据进行并串转换，转换完成后完成下一个字节的并串转换。为了便于整个编码处理过程中流量的控制，帧协议数据读取采用由并串转换电路4主动发起读数请求，帧协议数据读取电路3响应请求的机制。

在进行传输信道编码时，并串转换电路4首先根据该传输信道帧协议数据的起始地址向前级模块发出第一个字节数据的读取请求。每发送完一个字节的请求后，地址增加1。当遇到一个传输块处理完成时，抛弃并串转换电路4中移位寄存器7内部剩余的比特，重新发出一次读数请求。这样处理就符合了一个传输块在缓存2中按字节对齐存储的要求。

3、对一个字节内部每个比特的访问。

接下来，帧协议数据读取电路3从帧协议数据缓存2中读取帧协议数据发送到并串转换电路4。对一个字节内部每个比特的访问不需要单独维护地址，在并串转换电路4中从8比特移位寄存器7中依次输出比特流即可。每次输出移位寄存器7的最高位，并对移位寄存器7做左移操作。如果遇到一个传输块处理结束，移位寄存器7中的剩余比特被抛弃，这些比特正好是在帧协议数据缓存2中用于每个传输块对齐的无效比特，不需要传递给后级编码处理。

从并串转换电路4发出帧协议数据读取请求发出到得到响应，需要几个时钟的延时。如果不采取特殊处理，并串转换电路4每处理完一个字节的数据后需要***额外的等待周期，等到读数请求得到响应后才能进行下一个字节的并串转换处理。***额外的等待周期会增加整个编码处理的延时，影响整个下行处理的性能。在恶劣情况下如多个小区多个编码器5同时发出请求，可能使整个编码的处理延时增加1倍，这个延时是下行处理***不能接受的。因此，需要采用特殊的方法来保证并串转换后数据流的连续发送。

如图5所示，为了减少由于帧协议数据读数延时***额外的等待周期，帧协议数据读取采取二级缓存机制，提前为并串转换准备好一个字节的帧协议数据。每发送一次读取请求，就从前级的帧协议数据缓存2里读取一个字节的数据。读取的帧协议数据锁存在暂存寄存器6中。在编码处理启动后，只要发现暂存寄存器6为空时，就会发出一次读数请求，直到暂存寄存器6中存放着没有进行并串转换的数据为止。并串转换电路4的移位寄存器7每完成一个字节的处理后把暂存寄存器6中的数据锁存到移位寄存器7中。当然在锁存数据的时候需要判断暂存寄存器6中存放的是否是一个更新的数，如果不是，需要等待寄暂存寄存器6数据更新后，即读数请求得到响应，再把数据锁存。这个等待发生的概率很小，通常只有在第一个读数请求发出后，后面的数据会自动的连续起来，暂存寄存器6会提前发读数请求和更新数据，为下一个字节并串转换准备好数据。每次读数请求的地址是用传输信道的起始地址fp_beg_addr和当前得到响应的个数req_cnt相加的结果，该结果还需要对帧协议数据缓存2的大小进行取模。

在图5的并串转换电路4中，并串转换电路4内部用一个比特计数器对一个传输块内处理的比特进行计数。在比特计数器低3比特的值为0的时候即需要更新移位寄存器7时把暂存寄存器6中的数据锁存到8比特的移位寄存器7，同时对暂存寄存器6的标志清零，这表示暂存寄存器6的数据被取走，无更新的数据。在暂存寄存器6标志为空的时候就会发出一个读数请求脉冲，读数请求的地址是传输信道的起始地址加上字节计数器的值。当收到读数请求响应时，字节计数器加1，同时把数据锁存到暂存寄存器6中，并置位暂存寄存器6的标志，这表示数据已经更新。在一个传输块处理完成后，对下一个传输块进行处理，在处理之前需要对比特计数器进行清零。比特计数器清零后，移位寄存器7中如果存在剩余数据没有发送，就进行抛弃，因为这些数据是用于传输块字节对齐的无效数据。

由于帧协议数据缓存2是被多个编码处理单元共享的，对于某个编码单元来说是非独占资源，帧协议数据读取模块需要同时处理后级多路处理模块发出的读数请求，多路请求的排队和响应机制会影响整个下行处理的延时。如果从请求发出到得到响应的时间比较长，可能会导致整个下行处理延时的增加。

帧协议数据读取电路3的核心问题是如何响应后级的多路读数请求，其主要的电路是排队电路。通用的排队电路有两种：1、优先级排队；2、轮循排队。由于轮循排队需要***一定的等待拍数，可能会使请求不能及时处理，所以，对于请求路数不多的情况下如8路以内则采用优先级排队机制。如果后级编码器5个数较多，为了减少各个编码处理单元的相关性，相互之间的处理延时性能不受影响，可以考虑采用轮循排队机制。

采用优先级排队的一个副面效果是如果存在高优先级别的通路一直发送请求，低优先级别的通路可能永远得不到响应。但是在本发明中不存在这样的问题，因为后级并串转换电路4每得到一次响应需要8个周期才能把数据处理完，两次读数请求的间隔通常为8拍。所以不存在高优先级的通路一直占用帧协议数据读数电路的情况。

本发明以4套编码处理单元对应4套并串转换电路4共享一个帧协议数据缓存2为例，说明采用优先级排队的实现方法。帧协议数据读取模块响应4套并串转换电路4的帧协议数据读取请求，从帧协议数据缓存2中读取相应的数据提供给并串转换电路4。由于可能存在4个并串转换电路4同时发出帧协议数据读取请求的情况，因此在帧协议数据读取模块内部需要对4个请求进行排队，依次响应每个并串转换电路4发出的请求。

每次响应帧协议数据读取请求要从帧协议数据缓存2中读取一个字节的数据发送给并串转换电路4。对于32比特位宽的帧协数据议缓存2，是按照字寻址的，因此，用请求地址的高比特，除去低2比特以外的比特作为地址，首先从帧协议数据缓存2中读取一个字的数据，然后根据请求地址的低2比特从1个字中选择1个字节的内容发送给并串转换电路4。为了支持CPU不同的大、小端模式，在字节选择时可以根据不同的模式进行相应的处理。如果为小端模式，字节从一个字的低位开始，即字节地址为0、1、2、3分别选择一个字中的7～0比特、15～8比特、23～16比特和31～24比特。如果为大端模式，字节的选择次序需要颠倒一下，字节选择从字的高位开始，即字节地址为0、1、2、3分别选择一个字中的31～24比特、23～16比特、15～8比特和7～0比特。

请参阅图6，本发明的帧协议数据读取中的排队电路图。在该图中，本发明设置4个指示寄存器分别寄存4路请求的状态，当收到请求时，寄存器置位，当对应通路的请求得到响应时，寄存器清零。各路指示寄存器的标志送到译码器进行优先级译码。当第一路的标志为1时，译码响应第一路的请求；当第二路的标志为1时且前一路没有请求时，响应第二路的请求；......。如果某一路请求得到响应，帧协议数据读数电路会选择对应通路的读地址，并用这个地址的高位进行帧协议数据缓存2的按字寻址，用低2位进行字节选择。在进行字节选择和输出响应脉冲的时候要考虑到读缓存2的流水拍数，图中的延迟寄存器就是为了补偿缓存2从读地址发出到数据输出的流水如2拍。

最后，并串转换电路4将读取的数据串行发送至各信道编码器5。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。

Claims

1、一种宽带码分多址***下行帧协议数据共享存储转发装置，其特征在于，该装置包括以下部分：

2、如权利要求1所述的装置，其特征在于，所述并串转换电路进一步包括：

至少一暂存寄存器，用于暂存一个字节的帧协议数据；

3、如权利要求1所述的装置，其特征在于，所述帧协议数据缓存的数据存储格式为25.427协议格式。

4、如权利要求1所述的装置，其特征在于，所述帧协议数据缓存是一个双口动态随机存储器。

5、如权利要求1所述的装置，其特征在于，所述帧协议数据读取电路包括以下部件：

6、一种宽带码分多址***下行帧协议数据共享存储转发装置的存储转发方法，数字信号处理器从无线基站控制器和基站接口接收帧协议数据包和信令，其特征在于，该方法包括以下步骤：

7、如权利要求6所述的方法，其特征在于，所述步骤A中的帧协议数据缓存的位宽为32比特位。

8、如权利要求6所述的方法，其特征在于，所述步骤A中的将数据写入帧协议数据缓存进一步包括以下步骤：

判断数字信号处理器接收的帧协议数据包的时间在可写入帧协议数据缓存的最早时间之前还是之后，如果数字信号处理器接收的帧协议数据包时间是在可写入帧协议数据缓存的最早时间之后，则直接把接收的数据写入帧协议数据缓存内，如果数字信号处理器接收的帧协议数据包的时间在可写入帧协议数据缓存最早时间之前，则把它写入片外动态随机存储器中，等到可写入帧协议数据缓存的最早时间满足后再写入的帧协议数据缓存中。

9、如权利要求8所述的方法，其特征在于，所述帧协议数据缓存中的帧协议数据按照8位字节存储，每个传输块字节对齐。

10、如权利要求6所述的方法，其特征在于，所述步骤B中的帧协议数据包的起始地址为帧协议数据缓存中已存帧协议数据包的所占字节数去掉帧头所占字节数。

11、如权利要求6所述的方法，其特征在于，所述步骤B中的一个链路包含的所有帧协议数据包能存储在帧协议数据缓存中地址不连续的位置。

12、如权利要求6所述的方法，其特征在于，所述步骤B中的传输信道的起始地址为帧协议数据起始地址加上该传输信道之前所有传输信道的字节长度。

13、如权利要求6所述的方法，其特征在于，步骤B中的将一个链路包含的所有帧协议数据包中的起始地址转换成一个链路所有传输信道的起始地址，包括：

B1、帧协议数据包的起始地址加上当前处理的传输信道之前的所有传输信道占用的字节数作为当前处理的传输信道的起始地址；

B2、根据缓存大小对传输信道起始地址取模。

14、如权利要求6所述的方法，其特征在于，所述步骤C中的并串转换电路根据传输信道帧协议数据的起始地址向帧协议数据缓存发送读取数据请求。

15、如权利要求14所述的方法，其特征在于，所述步骤C中的并串转换电路从帧协议数据缓存移位寄存器中移出比特流数据时，如果遇到一个传输块处理完，即不再移出移位寄存器内剩余的比特数。

16、如权利要求6所述的方法，其特征在于，所述步骤C中的帧协议数据缓存对读数请求的排队采用优先级排队。

17、如权利要求6所述的方法，其特征在于，所述步骤D中的从帧协议数据缓存中读取帧协议数据采取二级缓存机制。

18、如权利要求6所述的方法，其特征在于，所述步骤D中并串转换电路将接收到的并行字节数据转换成串行数据后发送到对应的编码器，其中所述并串转换电路中还有一数据块内比特位计数器，当并串转换电路将数据发送至对应的编码器时，如果所述比特位计数器低3比特位的值为0，则停止移出比特流，同时将暂存寄存器中的帧协议数据锁存到移位寄存器中，否则继续移出比特流。