CH679719A5 - - Google Patents

Description

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CH 679 719 A5 CH 679 719 A5

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Beschreibung description

Die Erfindung geht von einem Verfahren und von einer Schaltungsanordnung zur empfangsseitigen Herstellung einer Rahmensynchronisation in einem Zeitmultiplexsystem aus, wobei mit Hilfe eines fest vorgebbaren, n Bit langen Rahmensynchronwortes, mit n grösser Null, fortlaufend aus dem empfangenen Bitstrom, getaktet mit einem empfangsseitigen Bittakt, in Intervallen von 1 Bit Dauer, Bitmuster von n Bit Länge abgefragt und mit dem Rahmensynchronwort verglichen werden. Bei jeder festgestellten Übereinstimmung wird eine Synchronisierinformation abgegeben. The invention is based on a method and a circuit arrangement for producing a frame synchronization in a time-division multiplex system on the reception side, with the aid of a fixed, definable, n-bit long frame synchronization word with n greater than zero, continuously from the received bit stream, clocked with a reception-side bit clock, in Intervals of 1 bit duration, bit patterns of n bits in length are queried and compared with the frame sync word. Synchronization information is provided for each determined match.

Ein solches bekanntes Verfahren (DE 2 855 676 A1) geht von der Annahme aus, dass die Gefahr, auch Bitmuster, die mit dem vorgegebenen Bitmuster des Rahmensynchronwortes zufällig übereinstimmen, sogenannte Imitationen, als erste Rahmensynchronworte anzusehen, praktisch ohne Bedeutung ist, da bei entsprechender Wahl des Bitmusters die Wahrscheinlichkeit für Imitationen sehr gering ist. Such a known method (DE 2 855 676 A1) is based on the assumption that the risk of also considering bit patterns that coincidentally match the predetermined bit pattern of the frame sync word, so-called imitations, as first frame sync words is practically irrelevant, since the corresponding one Choosing the bit pattern the likelihood of imitation is very low.

Für einen in der Empfehlung G. 703 des CCITT beschriebenen Zeitrahmen, der eine Rahmenlänge von 2688 Bit aufweist, wobei der erste Block mit einem 12 Bit langen festen Rahmensynchronwort beginnt («Digitaler Multiplexer für vier plesiochrone 140-Mbit/s-Digitalsignale», von H. Hofmeister, NTZ Bd. 36 [1983] Heft 1), lässt sich eine Imitationshäufigkeit (Wahrscheinlichkeit) von deutlich kleiner 1 berechnen. For a time frame described in Recommendation G. 703 of the CCITT, which has a frame length of 2688 bits, the first block starting with a 12 bit long frame sync word ("Digital Multiplexer for four plesiochronous 140 Mbit / s digital signals", from H. Hofmeister, NTZ Vol. 36 [1983] Issue 1), an imitation frequency (probability) of significantly less than 1 can be calculated.

Geht man jedoch von einer Zeitmultiplexrahmen-struktur für Breitbandsysteme aus, die z.B. 32 Zeilen zu je 75 Spalten aufweist, wobei jede Zeile ein Oktett enthält, so lässt sich für ein 8 Bit langes Rah-mensynchronwort bereits eine Imitationshäufigkeit von grösser 9 berechnen. However, if you start from a time-division multiplex frame structure for broadband systems, e.g. If there are 32 rows of 75 columns each, each row containing an octet, an imitation frequency of greater than 9 can already be calculated for an 8-bit frame sync word.

Die technische Aufgabe der Erfindung besteht darin, ein Verfahren und eine Schaltungsanordnung anzugeben, das bzw. die eine sichere und schnelle Herstellung einer Rahmensynchronisation auch für solche Rahmenstrukturen ermöglicht (ermöglichen), in denen eine Imitationshäufigkeit für ein Rahmensynchronwort von deutlich grösser 1 gegeben ist. The technical object of the invention is to provide a method and a circuit arrangement which enables a safe and rapid establishment of a frame synchronization also for those frame structures in which there is an imitation frequency for a frame sync word of significantly greater than 1.

Diese Aufgabe wird erfindungsgemäss durch die Verfahrensmerkmale des ersten Patentanspruches und durch die Schaltungsmerkmale des fünften Patentanspruchs gelöst. According to the invention, this object is achieved by the method features of the first claim and by the circuit features of the fifth claim.

Erfindungsgemäss werden zur Herstellung einer Rahmensynchronisierung in einer ersten Betriebsart, im sogenannten Suchmodus, sämtliche Bitmuster, die dem vorgegebenen Synchronwort entsprechen, getaktet mit dem empfangsseitigen Bittakt, für die Dauer eines Zeitrahmens festgestellt und jeweils eine Information über deren zeitliche Lage in einem Speicher abgespeichert According to the invention, in order to establish a frame synchronization in a first operating mode, in the so-called search mode, all bit patterns which correspond to the predetermined synchronous word, clocked with the reception-side bit clock, are determined for the duration of a time frame and information about their temporal position is stored in a memory

Dann wird in einer zweiten Betriebsart, dem sogenannten Vergleichsmodus, für die Dauer des nächsten Zeitrahmens, jeweils zu den im Speicher abgelegten Zeitpunkten ermittelt, ob wiederum ein dem Rahmensynchronwort entsprechendes Bitmuster vorliegt. Das jeweilige Ergebnis Ja/Nein wird abgespeichert und ausgewertet. Je nach gewünschter Then, in a second operating mode, the so-called comparison mode, for the duration of the next time frame, it is determined at the times stored in the memory whether there is again a bit pattern corresponding to the frame sync word. The respective result yes / no is saved and evaluated. Depending on the desired

Sicherheit kann der Vergleichsmodus einmal oder mehrere Male durchgeführt werden. For comparison, the comparison mode can be carried out once or several times.

Weitere vorteilhafte Ausgestaltungen des Gegenstandes der Erfindung sind den abhängigen Ansprüchen zu entnehmen. Further advantageous refinements of the subject matter of the invention can be found in the dependent claims.

Ein Ausführungsbeispiel wird im folgenden anhand der Zeichnungen erläutert. An embodiment is explained below with reference to the drawings.

Es zeigen: Show it:

Fig. 1 ein Blockschaltbild der erfindungsgemäs-sen Schaltungsanordnung zur Durchführung des erfindungsgemässen Verfahrens, und 1 shows a block diagram of the circuit arrangement according to the invention for carrying out the method according to the invention, and

Fig. 2 eine Darstellung eines Zeitmultiplexrah-mens zur Erläuterung des erfindungsgemässen Verfahrens. FIG. 2 shows a time-division multiplex frame for explaining the method according to the invention.

Zunächst wird auf die erfindungsgemässe Schaltungsanordnung gemäss Fig. 1 näher eingegangen. First, the circuit arrangement according to the invention shown in FIG. 1 is discussed in more detail.

Empfangsseitig ist eine Empfangsleitung L mit einem n Bit langen Serie/ Parallel-Schieberegister SR verbunden, wobei n = 8 gewählt wird. Das Schieberegister SR weist somit 8 Parallelausgänge auf, die an einen Synchronwortdecoder DEC angeschlossen sind. Ferner sind die 8 Parallelausgänge an eine hier nicht näher dargestellte Datenempfangseinrichtung angeschlossen, in der der über die Empfangsleitung L ankommende Bitstrom nach Herstellung der Rahmensynchronisation weiterverarbeitet wird. On the reception side, a reception line L is connected to an n-bit series / parallel shift register SR, n = 8 being selected. The shift register SR thus has 8 parallel outputs which are connected to a synchronous word decoder DEC. Furthermore, the 8 parallel outputs are connected to a data receiving device, not shown here, in which the bit stream arriving via the receiving line L is further processed after the frame synchronization has been established.

Der Synchronwortdecoder DEC ist mit einer Adressierlogik ADL verbunden, die an eine Speichereinheit SE und an einen Synchronisierdatenspeicher einer Synchronisierlogik SM angeschlossen ist. Die Speichereinheit SE besteht aus einem Speicher mit wahlfreiem Zugriff RAM - im folgenden RAM genannt-, der wenigstens H Speicherzeilen enthält (H wird noch erläutert). Die Synchronisierlogik SM ist so aufgebaut, dass jeder Speicherzeile des RAM Speicherplätze des Synchronisierdatenspeichers sowie eine Auswerteeinheit zugeordnet sind (SM1 ... SMH). Die Adressierlogik ADL besteht aus einem Selektor SEL, der, angesteuert durch den Synchronwortdecoder DEC, eine Zeilen-freigabeschaltung EN adressiert, die jeweils eine Speicherzelle des RAM und parallel einen zugeordneten Speicherplatz des Synchronisierdatenspeichers SM aktiviert. The synchronous word decoder DEC is connected to an addressing logic ADL which is connected to a storage unit SE and to a synchronizing data memory of a synchronizing logic SM. The memory unit SE consists of a random access memory RAM - hereinafter referred to as RAM - which contains at least H rows of memory (H will be explained later). The synchronization logic SM is constructed in such a way that each memory line of the RAM is assigned memory locations of the synchronization data memory and an evaluation unit (SM1 ... SMH). The addressing logic ADL consists of a selector SEL, which, controlled by the synchronous word decoder DEC, addresses a line enable circuit EN which in each case activates a memory cell of the RAM and, in parallel, an assigned memory location of the synchronizing data memory SM.

Weiterhin weist die erfindungsgemässe Schaltungsanordnung einen m-stufigen, zyklisch umlaufenden Zähler Z auf, dessen Zählausgänge mit Dateneingängen des RAM verbunden sind, um in eine über die Adressierlogik ADL aktivierte Speicherzeile einen an den Zählerausgängen des Zählers anliegenden Zählerstand einschreiben zu können. Die Zählausgänge sind parallel an erste Eingänge einer Vergleichslogik COMP angeschlossen. Die Datenausgänge des RAM sind, zum Ausgeben eines eingeschriebenen Zählerstandes, mit zweiten Eingängen der Vergleichslogik COMP verbunden. Ein Ausgang der Vergleichslogik COMP ist mit dem Selektor SEL der Adressierlogik ADL verbunden. Die Vergleichslogik COMP kann in Form eines Kompa-rators aufgebaut werden, der bei Übereinstimmung des an seinen ersten Eingängen anliegenden Zählerstandes mit dem an seinen zweiten Eingängen an5 Furthermore, the circuit arrangement according to the invention has an m-stage, cyclically circulating counter Z, the counting outputs of which are connected to data inputs of the RAM in order to be able to write a counter reading present at the counter outputs of the counter into a memory line activated via the addressing logic ADL. The counter outputs are connected in parallel to first inputs of a comparison logic COMP. The data outputs of the RAM are connected to second inputs of the comparison logic COMP in order to output a written counter reading. An output of the comparison logic COMP is connected to the selector SEL of the addressing logic ADL. The comparison logic COMP can be constructed in the form of a comparator which, if the counter reading present at its first inputs matches that at its second inputs an5

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liegenden Zählerstand ein Signal CD an den Selek-tor SEL abgibt. outputs a signal CD to the selector SEL.

Der zyklisch umlaufende Zähler weist in einem Rückkopplungszweig eine Betriebsartlogik BL auf, die über eine Steuerteitung MODE mit dem Selektor SEL und mit der Vergleischslogik COMP verbunden ist. The cyclically circulating counter has an operating mode logic BL in a feedback branch, which is connected via a control line MODE to the selector SEL and to the comparison logic COMP.

Die Betriebsartlogik BL besteht aus einem Decoder zum Decodieren des maximalen Zählerstandes des Zählers Z und aus einer bistabilen Kippstufe. Der Decoder ist mit einem Rücksetzeingang des Zählers Z und mit der bistabilen Kippstufe zur Festlegung der Betriebsart verbunden (wird noch erläutert). Ferner ist ein Ausgang der Kippstufe mit der Steuerleitung MODE verbunden. The operating mode logic BL consists of a decoder for decoding the maximum counter reading of the counter Z and a bistable flip-flop. The decoder is connected to a reset input of the counter Z and to the bistable flip-flop to determine the operating mode (will be explained later). Furthermore, an output of the flip-flop is connected to the control line MODE.

Weiterhin ist der Synchronwortdecoder DEC über eine Datenleitung SYNC mit dem Synchronisierdatenspeicher verbunden. Die den Speicherplätzen des Synchronisierdatenspeichers zugeordneten Auswerteeinheiten sind mit einem logischen ODER-Gatter OR verbunden, dessen Ausgang an der nicht näher dargestellten Datenempfangseinrichtung zur Übernahme der Rahmensynchronisierinformation angeschlossen ist. Ein empfangsseitig bereitgestellter Bittakt wird über eine Taktleitung TL an das Schieberegister SR und an den Zähler Z sowie an die Datenempfangseinrichtung angelegt. Furthermore, the synchronous word decoder DEC is connected to the synchronizing data memory via a data line SYNC. The evaluation units assigned to the memory locations of the synchronization data memory are connected to a logical OR gate OR, the output of which is connected to the data receiving device (not shown in more detail) for taking over the frame synchronization information. A bit clock provided at the receiving end is applied to the shift register SR and to the counter Z as well as to the data receiving device via a clock line TL.

Zur Erläuterung des erfindungsgemässen Verfahrens wird von einer Struktur eines Breitband-Zeitmulitplexrahmens gemäss Fig. 2 ausgegangen. Der Breitbandrahmen weist 32 Zeilen (Zeile 0 bis Zeile 31) zu je 75 Spalten (Spalte 0 bis Spalte 74) auf, wobei jede Zeile 8 Bit (1 Oktett) enthält. In der O.ten Spalte wird die Synchronisierinformation und in den übrigen Spalten die Nutzinformation übertragen. Ein die Synchronisierinformation bildendes Rahmensynchronwort weist die Bitfolge 111 01 000 auf und wird in der O.ten Spalte in Zeile 0 übertragen. Das Rahmensynchronwort wird in jeder zweiten Zeile wiederholt, wobei ab Zeile 2 bis zur Zeile 30 jeweils das invertierte Rahmensynchronwort mit der Bitfolge 000 10111 übertragen wird. To explain the method according to the invention, a structure of a broadband time-division multiplex frame according to FIG. 2 is assumed. The broadband frame has 32 rows (row 0 to row 31) of 75 columns each (column 0 to column 74), each row containing 8 bits (1 octet). The synchronization information is transmitted in the top column and the useful information in the other columns. A frame synchronization word forming the synchronization information has the bit sequence 111 01 000 and is transmitted in the 0th column in line 0. The frame sync word is repeated in every second line, the inverted frame sync word with the bit sequence 000 10111 being transmitted from line 2 to line 30.

Für einen solchen Rahmenaufbau, in dem zwischen zwei benachbarten Rahmensynchronworten 149 Oktette Nutzinformation übertragen werden, lässt sich für das 8-Bit-Rahmensynchronwort eine Imitationshäufigkeit von grösser 9 berechnen. Ein dem Rahmensynchronwort entsprechendes Bitmuster kommt statistisch gesehen also innerhalb der 149 Oktette 9-mal vor. For such a frame structure, in which 149 octets of useful information are transmitted between two adjacent frame sync words, an imitation frequency of greater than 9 can be calculated for the 8-bit frame sync word. Statistically speaking, a bit pattern corresponding to the frame sync word occurs 9 times within the 149 octets.

Somit müssen die Speichereinheit SE der Schaltungsanordnung gemäss Fig. 1 wenigstens H = 9 Speicherzeilen und der Synchronisierdatenspeicher der Synchronisierlogik SM wenigstens eine entsprechende Anzahl zugeordneter Speicherplätze enthalten. The memory unit SE of the circuit arrangement according to FIG. 1 must therefore contain at least H = 9 memory lines and the synchronization data memory of the synchronization logic SM must contain at least a corresponding number of allocated memory locations.

Da zwischen zwei benachbarten Synchronworten gemäss dem Rahmenauflbau 149 Oktette Information übertragen werden, muss der Zähler Z bis m = 1192 zählen können, so dass der Zähler wenigstens 11 Zählausgänge zur Darstellung der m = 1192 Zählstufen aufweisen muss. Entsprechend benötigt der RAM 11 Dateneingänge und 11 Datenausgänge, wobei jede Speicherzeile eine Kapazität von 11 Bits aufweist. Die 11 Zählausgänge sind mit 11 ersten Eingängen und die 11 Datenausgänge sind mit 11 zweiten Eingängen der Vergleichslogik COMP verbunden. Since 149 octets of information are transmitted between two neighboring synchronous words in accordance with the frame structure, the counter Z must be able to count to m = 1192, so that the counter must have at least 11 counting outputs to represent the m = 1192 counting stages. Accordingly, the RAM requires 11 data inputs and 11 data outputs, each line of memory having a capacity of 11 bits. The 11 count outputs are connected to 11 first inputs and the 11 data outputs are connected to 11 second inputs of the comparison logic COMP.

Ein über die Empfangsleitung L ankommender Bitstrom wird zur Herstellung einer Rahmensynchronisation zuerst in das Serie/Parallel-Schieberegister SR, getaktet mit dem Bittakt, eingelesen. In Intervallen von 1 Bit Dauer wird durch den Synchronwortdecoder DEC das an den Parallelausgängen des Schieberegisters SR anliegende 8 Bit lange Bitmuster mit dem Bitmuster des Rahmensychnonwortes verglichen. Im Falle einer Übereinstimmung gibt der Synchronwortdecoder DEC über die Datenleitung SYNC ein Signalisiersignal in Form eines logischen «1 »-Pegels ab und steuert gleichzeitig die Adressierlogik ADL (wird noch beschrieben) an. A bit stream arriving via the reception line L is first read into the series / parallel shift register SR, clocked with the bit clock, in order to establish a frame synchronization. At intervals of 1 bit, the synchronous word decoder DEC compares the 8-bit bit pattern present at the parallel outputs of the shift register SR with the bit pattern of the frame sync word. In the event of a match, the synchronous word decoder DEC emits a signaling signal in the form of a logic “1” level via the data line SYNC and at the same time controls the addressing logic ADL (still to be described).

Zu Beginn einer Herstellung einer Rahmensynchronisation (Einschalten) oder nach einem Synchronisationsverlust, wird z.B. durch einen empfangsseitigen Rücksetzimpuls (nicht näher dargestellt) die Betriebsartlogik BL, d.h. die bistabile Kippstufe gesetzt. Dann wird der Zähler Z zurückgesetzt und über die Steuerleitung MODE wird der Suchmodus gestartet, in dem der Selektor SEL entsprechend angesteuert wird (Anlegen eines logischen 0-Pegels). Dies hat zur Folge, dass der RAM in die Betriebsart Einschreiben WR-EN gesetzt wird. At the beginning of establishing a frame synchronization (switching on) or after a loss of synchronization, e.g. by a receive-side reset pulse (not shown in detail) the operating mode logic BL, i.e. the bistable flip-flop is set. Then the counter Z is reset and the search mode is started via the control line MODE, in which the selector SEL is controlled accordingly (application of a logic 0 level). As a result, the RAM is set to the WR-EN write mode.

Wird nun eine Übereinstimmung - empfangenes Bitmuster = Rahmensynchronwort - detektiert, so wird über den Selektor SEL die Zeilenfreigabeschal-tung EN angesteuert, die die erste Speicherzeile des RAM adressiert. Dadurch wird der zu diesem Zeitpunkt an den Dateneingängen anliegende Zählerstand des Zählers Z in die erste Speicherzeile des RAM eingeschrieben. Gleichzeitig wird in dem Synchronisierdatenspeicher, in dem zugeordneten Speicherplatz der Synchronisierlogik SM1, eine über die Datenleitung SYNC übertragene Synchronisierinformation abgespeichert. Dann wird die über den Selektor SEL anliegende Adresse inkremen-tiert, so dass in die zweite Speicherzeile des RAM, dann, wenn die nächste Übereinstimmung (Bitmuster = Rahmensynchronwort) festgestellt wird, der zugehörige Zählerstand eingeschrieben werden kann. Dieser Vorgang wiederholt sich solange, bis der Zähler Z einen Zählzyklus durchlaufen hat oder bis sämtliche Speicherzeilen des RAM belegt sind. If a match - received bit pattern = frame sync word - is now detected, the line enable circuit EN which addresses the first memory line of the RAM is controlled via the selector SEL. As a result, the counter reading of counter Z present at the data inputs at this point in time is written into the first memory line of the RAM. At the same time, synchronization information transmitted via the data line SYNC is stored in the synchronization data memory, in the allocated memory location of the synchronization logic SM1. Then the address present via the selector SEL is incremented so that the associated counter reading can be written into the second memory line of the RAM when the next match (bit pattern = frame sync word) is found. This process is repeated until the counter Z has run through a counting cycle or until all of the RAM memory lines are occupied.

Mit dem Beginn des nächsten Zählzyklus wird durch die Betriebsartlogik BL in die zweite Betriebsart, in den sogenannten Vergleichsmodus umgeschaltet (Anlegen eines logischen 1-Pegels durch die bistabile Kippstufe). Jetzt wird der RAM in die Betriebsart Auslesen RD-EN gesetzt. Gleichzeitig wird über die Steuerieitung MODE die Vergleichslogik COMP aktiviert. At the beginning of the next counting cycle, the operating mode logic BL switches to the second operating mode, the so-called comparison mode (creation of a logical 1 level through the bistable flip-flop). Now the RAM is set to the RD-EN read mode. At the same time, the COMP comparison logic is activated via the MODE control line.

Während des Vergleichsmodus wird für die Dauer des zweiten Zählerzyklus zunächst der in den RAM zuerst eingelesene Zählerstand, d.h. die erste Speicherzeile ausgelesen und an die zweiten Eingänge der Vergleichslogik COMP angelegt. Diese vergleicht nun den an den ersten Eingängen anliegenden aktuellen Zählerstand mit dem ausgelesenen Wert und gibt, bei Übereinstimmung beider Werte, ein Signal an den Selektor SEL ab. Daraufhin wird in dem der ersten Speicherzeile des RAM zu5 During the comparison mode, the counter reading first read into the RAM, i.e. the first memory line is read out and applied to the second inputs of the comparison logic COMP. This compares the current counter reading at the first inputs with the read value and, if both values match, sends a signal to the selector SEL. Thereupon, the first memory line of the RAM becomes 5

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geordneten Speicherplatz der Synchronisierlogik SM1 die gerade über die Datenleitung SYNC übertragene Information über das Vorliegen oder Nicht-vorliegen einer Synchronisierinformation abgespeichert. Ordered storage space of the synchronization logic SM1, the information about the presence or absence of synchronization information just transmitted via the data line SYNC is stored.

Wurde zu diesem Zeitpunkt gerade durch den Synchronwortdecoder DEC eine Übereinstimmung (empfangenes Bitmuster = Synchronwortbitmuster) festgestellt, so wird z.B. ein logischer «1 »-Pegel abgespeichert. Dies bedeutet, dass ein während des ersten Zählerzyklus in der O.ten Zeile festgestelltes Rahmensynchronwort jetzt in der 2.ten Zeile an der gleichen Stelle (gleicher Zählerabstand) ebenfalls detektiert wurde. If a match (received bit pattern = synchronous word bit pattern) has just been ascertained by the synchronous word decoder DEC at this time, then e.g. a logical «1» level is saved. This means that a frame sync word found in the 0th line during the first counter cycle has now also been detected in the 2nd line at the same position (same counter spacing).

Ein logischer «0»-PegeI dagegen bedeutet, dass an der gleichen Stelle kein dem Rahmensynchronwort entsprechendes Bitmuster vorhanden ist. A logical “0” level, on the other hand, means that there is no bit pattern corresponding to the frame sync word at the same place.

Da, wie schon beschrieben, ab der 2.ten Zeile bis zur 30.ten Zeile das invertierte Synchronwort übertragen wird, muss im Vergleichsmodus selbstverständlich durch den Synchronwortdecoder DEC jetzt das invertierte Bitmuster zum Vergleich herangezogen werden. Since, as already described, the inverted synchronous word is transmitted from the 2nd line to the 30th line, the inverted bit pattern must of course now be used for comparison in the comparison mode by the synchronous word decoder DEC.

Dieser Vergleichsvorgang wird nacheinander für alle abgespeicherten Zählerstände durchgeführt und jeweils der zugehörige logische Signalpegel in dem entsprechenden Speicherplatz des Synchronisierdatenspeichers abgelegt. In der nachgeschalteten Auswerteinheit der Synchronisierlogik SM1 erfolgt eine Auswertung der aus dem Suchmodus und aus dem Vergleichsmodus vorliegenden Informationen, wobei infolge einer erkannten Rahmen-synchronität über das ODER-Gatter OR ein Signal an die mit dem Bittakt getaktete Datenempfangseinrichtung abgegegen wird. This comparison process is carried out in succession for all stored counter readings and the associated logical signal level is stored in the corresponding memory location of the synchronization data memory. In the downstream evaluation unit of the synchronization logic SM1, the information from the search mode and from the comparison mode is evaluated, a signal being sent to the data receiving device clocked with the bit clock as a result of a detected frame synchronism via the OR gate OR.

Die Auswerteinheit kann in Form eines endlichen Automaten aufgebaut werden, der die Synchronisierinformation je Speicherzeile des RAM auf Übereinstimmung mit der vorgegebenen Rahmenstruktur überprüft. The evaluation unit can be constructed in the form of a finite automaton which checks the synchronization information per memory line of the RAM for compliance with the specified frame structure.

Falls im Vergleichsmodus innerhalb eines Zählerzyklus für sämtliche abgespeicherten Zählerstände keine Information über das Vorliegen eines Synchronisiersignales im Synchronisierdatenspeicher abgelegt wurde, können eine vorgebbare Anzahl, je nach gewünschter Sicherheit, weiterer Zählzyklen im Vergleichsmodus durchlaufen und ausgewertet werden. Es kann aber auch wieder in den Suchmodus umgeschaltet und eine neuerliche Synchronisationssuche gestartet werden. If no information about the presence of a synchronization signal has been stored in the synchronization data memory for all stored counter readings in a comparison cycle within a counter cycle, a predeterminable number, depending on the desired security, can be run through and evaluated in the comparison mode. However, it can also be switched back to the search mode and a new synchronization search can be started.

Anstelle des RAM kann auch ein Assoziativspeicher CAM verwendet werden. Dabei werden in den Assoziativspeicher CAM in der ersten Betriebsart (Suchmodus), analog wie für den RAM beschrieben, Zählerstände eingeschrieben. An associative memory CAM can also be used instead of the RAM. Counter values are written into the associative memory CAM in the first operating mode (search mode), analogously to that described for the RAM.

In der zweiten Betriebsart (Vergleichsmodus) wird jetzt nicht mehr die Vergleichslogik COMP benötigt. Die Zählerstände des Zählers Z liegen an den Dateneingängen des Assoziativspeichers CAM als «Adressen» an, so dass gemäss der Eigenschaft eines Assoziativspeichers, bei Übereinstimmung eines anliegenden Zählerstandes mit einem abgespeicherten Zählerstand, durch die betreffende Speicherzeile die zugeordnete Synchronisierlogik aktiviert und eine Information über das In the second operating mode (comparison mode), the comparison logic COMP is no longer required. The counter readings of the counter Z are present at the data inputs of the associative memory CAM as "addresses", so that, according to the property of an associative memory, when an existing counter reading matches a stored counter reading, the associated synchronization logic is activated by the relevant memory line and information about the

Vorliegen oder Nichtvorliegen einer Synchronisierinformation in den Synchronisierdatenspeicher abgespeichert wird. The presence or absence of synchronization information is stored in the synchronization data memory.

Da die Vergleichslogik COMP entfällt, wird der Assoziativspeicher CAM durch die Betriebsartlogik BL über die Steuerleitung MODE direkt in den Such- oder Vergleichsmodus gesteuert. Since the comparison logic COMP is omitted, the associative memory CAM is controlled directly into the search or comparison mode by the operating mode logic BL via the control line MODE.

Durch den Einsatz eines Assoziativspeichers CAM kann der Suchmodus länger als ein Zählerzyklus, d.h. über mehr als eine Doppelzeile des vorgegebenen Rahmens, eingeschaltet sein. Dies ist dann besonders vorteilhaft, wenn starke Störungen des zu empfangenden Bitstromes vorliegen, so dass ein Suchmodus über mehrere Rahmen erforderlich sein kann. By using an associative memory CAM, the search mode can last longer than one counter cycle, i.e. over more than one double line of the specified frame. This is particularly advantageous when there are strong disturbances in the bit stream to be received, so that a search mode over several frames may be required.

Claims (9)

PatentansprücheClaims 1. Verfahren zur empfangsseitigen Herstellung einer Rahmensynchronisation in einem Zeitmul-tiplexsystem mit Hilfe eines fest vorgegebenen, n Bit langen Rahmensynchronwortes, mit n grösser Null, in dem fortlaufend aus dem empfangenen Bitstrom, getaktet mit einem empfangsseitigen Bittakt, in Intervallen von 1 Bit Dauer, Bitmuster von n Bit Länge abgefragt und mit dem Rahmensynchronwort verglichen werden und dass bei jeder festgestellten Übereinstimmung eine Synchronisierinformation abgegeben wird, dadurch gekennzeichnet, dass mittels eines mit dem Bittakt getakteten, zyklisch umlaufenden, m-stufigen Zählers, wobei m gleich der Anzahl der Bits ist, die zwischen zwei benachbarten Rahmensynchronworten liegen, in einer ersten Betriebsart für die Dauer eines ersten Zählerzyklus in eine Speichereinheit nacheinander für jede festgestellte Übereinstimmung der momentane Zählerstand des m-stufigen Zählers eingeschrieben wird, dass gleichzeitig für jede festgestellte Übereinstimmung einer Synchronisierinformation in einem Synchronisierdatenspeicher einer Synchronisierlogik abgespeichert wird, dass mit dem Beginn des nächsten Zählerzyklus in eine zweite Betriebsart umgeschaltet wird, in der die in der Speichereinheit abgespeicherten Zählerstände nacheinander, beginnend mit dem zuerst eingelesenen Zählerstand, ausgelesen und je in einer Vergleichslogik mit dem aktuellen Zählerstand verglichen werden und dass jeweils dann, wenn der aktuelle Zählerstand mit dem gerade ausgelesenen Zählerstand übereinstimmt, eine Information über das Vorliegen oder das Nichtvorliegen einer Synchronisierinformation in dem Synchronisierdatenspeicher abgespeichert und für die Herstellung der Rahmensynchronisation ausgewertet wird.1. Method for producing a frame synchronization in a time-multiplex system using a fixed, n-bit long frame sync word with n greater than zero, in which the received bit stream is continuously clocked with a received-side bit clock, at intervals of 1 bit duration, Bit patterns of n bits in length are queried and compared with the frame sync word and in that each time a match is found, synchronization information is provided, characterized in that by means of a cyclically rotating, m-stage counter clocked with the bit clock, where m is the number of bits , which lie between two neighboring frame sync words, in a first operating mode for the duration of a first counter cycle in a memory unit, one after the other, the current meter reading of the m-stage counter is written in for each match that is found, that at the same time for each match he synchronization information is stored in a synchronization data memory of a synchronization logic, that at the beginning of the next counter cycle, a switch is made to a second operating mode in which the counter readings stored in the memory unit are read out one after the other, starting with the first read reading, and each in a comparison logic with the current one Counter readings are compared and that whenever the current counter reading matches the counter reading that has just been read, information about the presence or absence of synchronization information is stored in the synchronization data memory and evaluated for establishing the frame synchronization. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass für den Fall, dass während der zweiten Betriebsart innerhalb eines Zählerzyklus keine Information über das Vorliegen eines Synchronisiersignales im Synchronisierdatenspeicher abgelegt wurde, eine vorgebbare Anzahl weiterer Zählerzyklen in der zweiten Betriebsart ausgewertet werden.2. The method according to claim 1, characterized in that in the event that no information about the presence of a synchronization signal has been stored in the synchronization data memory during the second operating mode within a counter cycle, a predeterminable number of further counter cycles are evaluated in the second operating mode. 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass für den Fall, dass während der zweiten Betriebsart innerhalb eines Zählerzyklus keine3. The method according to claim 1, characterized in that for the case that during the second operating mode within a counter cycle none 55 1010th 1515 2020th 2525th 3030th 3535 4040 4545 5050 5555 6060 6565 44th 7 CH7 CH Information über das Vorliegen eines Synchronisiersignales im Synchronisierdatenspeicher abgelegt wurde, in die erste Betriebsart umgeschaltet wird.Information about the presence of a synchronization signal has been stored in the synchronization data memory, is switched to the first operating mode. -, 4. Verfahren nach einem der vorhergehenden-, 4. Method according to one of the preceding Ansprüche, dadurch gekennzeichnet, dass die Anzahl der Zählerstand-Speicherplätze der Speicher-f einheit der statistischen Häufigkeit entspricht, mitClaims, characterized in that the number of counter reading memory locations of the memory unit corresponds to the statistical frequency, with ' der eine Bitkombination, die gleich dem Rahmensyn chronwort ist, innerhalb eines Zeitrahmens auftritt.'the one bit combination, which is the same as the frame sync chronword, occurs within a time frame. 5. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass eine Empfangsleitung (L) mit einem n Bit langen Serie/Parallel-Schieberegi-ster (SR) verbunden ist, dessen Parallelausgänge an einen Synchronwortdecoder (DEC) angeschlossen sind, dass der Synchronwortdecoder (DEC) mit einer Adressierlogik (ADL) verbunden ist, die mit einer Speichereinheit (SE) und mit einem Synchronisierdatenspeicher einer Synchronisierlogik (SM) verbunden ist, dass Zählausgänge eines m-stufi-gen, zyklisch umlaufenden Zählers (Z) mit Dateneingängen der Speichereinheit (SE) zum Einlesen eines Zählerstandes und mit ersten Eingängen einer Vergleichslogik (COMP) verbunden sind, dass Datenausgänge der Speichereinheit (SE) zum Ausgeben eines eingelesenen Zählerstandes mit zweiten Eingängen der Vergleichslogik (COMP) verbunden sind, dass ein Ausgang der Vergleichslogik (COMP) mit der Adressierlogik (ADL) verbunden ist, dass in einem Rückkopplungsweg des Zählers (Z) eine Betriebsartlogik (BL) eingeschleift ist, die über eine Steuerieitung (MODE) mit der Adressierlogik (ADL) und mit der Vergleichslogik (COMP) verbunden ist, dass der Synchronwortdecoder (DEC) über eine Datenleitung (SYNC) mit dem Synchronisierdatenspeicher der Synchronisierlogik (SM) verbunden ist, dass die Synchronisierlogik (SM) an ein logisches Gatter (OR) angeschlossen ist und dass der Zähler (Z) und das Schiebregister (SR) an eine Taktleitung (TL) angeschlossen sind, die einen empfangsseitigen Bittakt führt.5. Circuit arrangement for carrying out the method according to one of claims 1 to 4, characterized in that a receiving line (L) with an n bit long series / parallel shift register (SR) is connected, whose parallel outputs to a synchronous word decoder (DEC) are connected that the synchronous word decoder (DEC) is connected to an addressing logic (ADL), which is connected to a memory unit (SE) and to a synchronizing data memory of a synchronizing logic (SM), that counts outputs of an m-staged, cyclically rotating counter ( Z) are connected to data inputs of the memory unit (SE) for reading in a counter reading and with first inputs of a comparison logic (COMP) that data outputs of the memory unit (SE) for outputting a read counter reading are connected to second inputs of the comparison logic (COMP) that a Output of the comparison logic (COMP) is connected to the addressing logic (ADL), that in a feedback w Eg of the counter (Z) an operating mode logic (BL) is looped in, which is connected via a control line (MODE) with the addressing logic (ADL) and with the comparison logic (COMP) that the synchronous word decoder (DEC) via a data line (SYNC) with the synchronization data memory of the synchronization logic (SM) is connected, that the synchronization logic (SM) is connected to a logic gate (OR) and that the counter (Z) and the shift register (SR) are connected to a clock line (TL), which has a receiving end Bit clock leads. 6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, dass die Speichereinheit (SE) aus einem Speicher mit wahlfreiem Zugriff (RAM) besteht, wobei je Speicherzeile ein Zählerstand des Zählers (Z) abspeicherbar ist.6. Circuit arrangement according to claim 5, characterized in that the memory unit (SE) consists of a memory with random access (RAM), with a counter reading of the counter (Z) being storable per memory line. 7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, dass die Synchronisierlogik (SM) je Speicherzeile der Speichereinheit (SE) Speicherplätze zur Aufnahme einer Synchronisierinformation und einer Information über das Vorliegen oder das NichtVorliegen einer Synchroniesier-information sowie eine zugeordnete Auswerteeinheit enthält und dass jede Auswerteeinheit mit dem7. Circuit arrangement according to claim 6, characterized in that the synchronization logic (SM) contains memory locations for each memory line of the memory unit (SE) for receiving synchronization information and information about the presence or absence of synchronization information and an assigned evaluation unit, and that each evaluation unit with the » logischen Gatter (OR) verbunden ist.»Logical gate (OR) is connected. 8. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, dass die Betriebslogik (BL)8. Circuit arrangement according to claim 5, characterized in that the operating logic (BL) x einen Decoder zum Decodieren des maximalen Zäh lerstandes und eine bistabile Kippstufe enthält, dass der Decoder mit einem Rücksetzeingang des Zählers (Z) und mit der bistabilen Kippstufe zur Festlegung der Betriebsart verbunden ist und dass ein Ausgang der Kippstufe mit der Steuerleitung (MODE) verbunden ist.x a decoder for decoding the maximum counter reading and a bistable multivibrator contains that the decoder is connected to a reset input of the counter (Z) and to the bistable multivibrator to determine the operating mode and that an output of the multivibrator is connected to the control line (MODE) is. 79 719 A5 879 719 A5 8 9. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, dass die Speichereinheit (SE) aus einem Assoziativspeicher (CAM) besteht.9. Circuit arrangement according to claim 5, characterized in that the memory unit (SE) consists of an associative memory (CAM). 5 10 15 20 25 30 35 40 45 50 55 60 655 10 15 20 25 30 35 40 45 50 55 60 65 55