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PATENTANSPRÜCHE
1. Ladungsübertragungsvorrichtung mit einer Halbleiterschicht, in der Ladungspakete aufgrund einer Folge lokalisierter elektrischer Felder von einem Eingangsteil aus längs eines bestimmten Weges bewegt werden können, und einer Anordnung elektrischer Leiter, die mit der Halbleiterschicht derart gekoppelt sind, dass die Felder in solcher Weise erzeugt werden, dass die Ladungspakete längs des bestimmten Weges bewegt werden, wobei der Eingangsteil eine Einrichtung zur Erzeugung von Ladungspaketen umfasst, dadurch gekennzeichnet, dass eine auf erste und zweite Signale ansprechende Einrichtung (GA, GB) vorgesehen ist, die jedes der erzeugten Ladungspakete in erste und zweite Ladungspakete teilt, wobei jedes der ersten Ladungspakete in linearer Beziehung zur Differenz zwischen erstem und zweitem Signal steht,
und dass jedes erste Ladungspaket so positioniert ist, dass es längs eines ersten Weges zu bewegen ist
2. Ladungsübertragungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Anordnung elektrischer Leiter ( i, 2) zwei mit der Halbleiterschicht (11) gekoppelte Gruppen von Elektroden umfasst, zur Erzeugung der Felder in solcher Weise, dass die ersten und zweiten Ladungspakete längs eines ersten und zweiten Weges bewegt werden, und dass jedes der ersten bzw. zweiten Ladungspakete für eine Bewegung längs des ersten bzw. zweiten Weges positioniert ist.
3. Ladungsübertragungsvorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Einrichtung zur Erzeugung der Ladungspakete eine Eingangsdiode (ID) und eine Kalibrierelektrode (ME) zum Liefern von Ladungspaketen konstanter Grösse an die auf die ersten und zweiten Signale ansprechende Einrichtung aufweist
4. Ladungsübertragungsvorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Einrichtung zum Teilen ein erstes (GA) und ein zweites (GB) Eingangsgate aufweist, die sich an die Halbleiterschicht (lot) anschliessen und in Abhängigkeit vom ersten bzw. zweiten Signal jedes der im Eingangsteil erzeugten Ladungspakete in ein erstes und ein zweites Ladungspaket trennen.
5. Ladungsübertragungsvorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass die Einrichtung zum Teilen eine zusätzliche Trennungs-Gateelektrode (SG) aufweist
6. Ladungsübertragungsvorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Einrich tung zum Teilen eine Diode umfasst.
7. Ladungsübertragungsvorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Einrichtung zum Teilen Elektroden mit im wesentlichen identischer Geometrie aufweist.
Die Erfindung betrifft eine Halbleitervorrichtung gemäss dem Oberbegriff des Patentanspruches 1.
Ladungsübertragungsvorrichtungen (CTD: Charge Transfer Devices) sind bekannt. Eine solche Vorrichtung besitzt ein Halbleitersubstrat, typischerweise mit einem einzigen Oberflächenkanal, mit dem eine Elektrodenanordnung zur Festlegung eines Weges verbunden ist Die Elektroden sind elektrisch voneinander isoliert und sind dazu geeignet, Ladungspakete entlang einer Folge von Potentialmulden zu bewegen, die in bekannter Weise aufgrund von phasenverknüpften Signalen erzeugt werden, die den Elektroden in Gruppenform zugeführt werden.
Es sind verschiedene Eingangsstrukturen zum Einbringen von Ladung in solche Vorrichtungen bekannt. Jede dieser Eingangsstrukturen spricht auf eine Eingangssignalspannung an, die bezüglich irgendeines Bezugspotentials festgelegt ist. Infolgedessen ist die in der Eingangsstruktur erzeugte Ladung eine Funktion des angelegten Signals.
Eine bekannte Verbesserung gegenüber einer Einkanalvorrichtung benutzt zwei Kanäle, wobei das Ausgangssignal als die Differenz zwischen den Ausgaben der beiden Kanäle genommen wird. Durch die Verwendung eines solchen Differenzmodus werden die bei Einkanalvorrichtungen nachteiligen Wirkungen von Dunkelstrom, temperaturabhängiger Drift, Takteinstreuung und Verzerrungen aufgrund geradzahliger Harmonischer beträchtlich verringert, da sie als Gemeinschaftsmodusrauschsignale erscheinen und somit durch einen am Ausgang verwendeten Differenzverstärker ausgeschaltet werden.
Um den vollen Vorteil der Zweikanallösung zu realisieren, muss die Ladung in einer exakt komplementären Form in die beiden Übertragungskanäle eingegeben werden. Bei bekannten Vorrichtungen, die zwei Kanäle benutzen, waren zwei getrennte Eingänge vorgesehen, um unabhängig zwei Ladungspakete zu erzeugen, wobei die Ladungen in keiner festen Beziehung zueinander standen. Ferner erforderte die Erzeugung der beiden Ladungspakete Verstärkerschaltungen mit einhergehenden Verlusten bezüglich Linearität und Symmetrie, wie bekannt
Die Lösung dieser Probleme ist im Patentanspruch 1 gekennzeichnet und in den abhängigen Patentansprüchen vorteilhaft weitergebildet.
Die vorliegende Erfindung beruht auf der Erkenntnis, dass die Erzeugung eines Ladungspaketes festgelegter Grösse am Eingang einer CTD eine Anzahl von Vorteilen mit sich bringt.
Die Vorteile sind besonders deutlich für eine Zweikanalvorrichtung, bei der ein Ladungspaket fester Grösse in zwei Pakete getrennt wird, die in einer festen Beziehung zueinander stehen. Da die Summe der Ladungspakete (QA + Qn = Qo) eine feste Grösse ist, wird das Gemeinschaftsmodussignal unterdrückt. Die Eingangsstruktur kann eine Ladungsinjektionsschaltung und zwei Eingangsgates, denen je eine Spannung zugeführt wird, umfassen. Das Ladungspaket Qo wird durch herkömmliche Methoden in der den Gates vorausgehenden Ladungsinjektionsschaltung erzeugt.
Die Gates werden dann in Abhängigkeit von Eingangssignalen in einer Weise aktiviert, dass zwei Ladungspakete (QA, Qn) komplementärer Grössen erzeugt werden, wobei die Differenz zwischen diesen durch die Differenz zwischen den den Gates zugeführten signalabhängigen Spannungen bestimmt ist Dies steht im Gegensatz zu bekannten Strukturen, bei denen die Grösse eines jeden der Signalladungspakete separat an der Stelle der Injektion von einer getrennten Quelle bestimmt wird, wie zuvor erwähnt.
Bei einer speziellen Ausführungsform einer solchen Zweikanalvorrichtung werden am Eingang eine Eingangsdiode, eine Kalibrierelektrode und ein Paar Gates verwendet Die Kalibrierelektrode kann im Spannungseingabe - oder im Ladungsvoreinstellung -Modus betrieben werden (siehe Charge Transfer Devices von C.H. Sequin und M.K Thompsett, Seite 48, Academic Press, 1975), um ein einziges Ladungspaket fester Grösse in jedem Arbeitstaktzyklus zu erzeugen. Jedes auf diese Art erzeugte Ladungspaket wird im wesentlichen zur durch die beiden Gates definierten Signaleingangszone übertragen, in der das Ladungspaket in zwei Pakete aufgeteilt wird, die von den momentanen Signalspannungen abhängen, die den beiden Gates zugeführt werden.
Bei erfindungsgemässen Ausführungsformen, bei denen die Symmetrie der Eingangsgates ausreichend genau ist, brauchen die Ladungspakete, die in komplementäre Teile aufgeteilt werden, nicht fester Grösse zu sein, sondern sie können von Paket zu Paket schwanken, solange die Gemeinschaftsmodusrausch unterdiückung nicht wichtig ist
Im folgenden wird die Erfindung unter Gegenüberstellung mit einer bekannten Vorrichtung anhand von Ausführungsfor
men beispielsweise näher erläutert. In der Zeichnung zeigen:
Fig. 1 eine Querschnittsdarstellung einer Dreiphasen-HaIb- leiter-Ladungsübertragungsvorrichtung mit einer verallgemeinerten bekannten Eingangsanordnung;
Fig. 2 eine schematische Draufsicht auf eine Zweikanal CTD-Anordnung mit einer erfindungsgemässen Eingangsstruktur;
Fig. 3A, 3B, 3C und 3D Querschnittsansichten eines Teils der Eingangsstruktur der Fig. 2, zur Darstellung alternativer Ladungsteilung, gemäss Erfindung;
Fig. 4A, 4B und 4C schematische Draufsichten alternativer Zweikanal-CTD-Anordnungen mit erfindungsgemässen Eingängen; und
Fig. 5 eine schematische Draufsicht auf eine Einkanalanordnung mit einer erfindungsgemässen Eingangsstruktur.
Fig. 1 zeigt eine verallgemeinerte bekannte CTD-Anordnung mit einer Halbleiterschicht 11, einer isolierenden Beschichtung 12 und einer Anordnung von Elektroden < 2, 93, die in einer Dreiphasenanordnung organisiert sind, um einen Ladungspaketübertragungsweg in der Halbleiterschicht zu bilden. Die Halbleiterschicht umfasst einen Eingangsteil oder eine Eingangszone 14, die gekennzeichnet ist durch eine Eingangsdiode ID und ein Eingangsgate IG zur Festlegung eines Ladungspaketes in einer Kalibrierpotentialmulde, die unter einer Kalibrierelektrode ME gebildet ist. Die Ladung sammelt sich in der Mulde aufgrund eines Signals, das durch eine in der Figur mit 16 bezeichnete Eingangssignalquelle geliefert wird.
Die aufgrund des Signals angesammelte Ladung wird in jedem Taktzyklus in bekannter Weise durch die Erzeugung von Ladungsübertragungs -Impulsen, die den Elektroden in einer Vielphasenweise durch eine Ladungsübertragungsimpuls Steuerschaltung 17 zugeführt werden, vorwärtsbewegt. Die auf diese Weise übertragene Ladung passiert wenigstens einen Ausgangsabgriff, der durch einen Pfeil 18 angedeutet ist, und gibt so Signale an eine Verbraucherschaltung 19. Die Schicht 11 kann einen Oberflächenkanal oder einen Volumenkanal aufweisen. In beiden Fällen wird in bekannter Weise ein Ladungs übertragungskanal festgelegt, und die Schicht 11 wird als einen solchen Kanal umfassend betrachtet.
Die verschiedenen Quellen und Schaltungen können irgendwelche Elemente sein, die erfindungsgemäss zu arbeiten vermögen.
In Fig. 1 sind der Halbleiterschicht 11 gestrichelt gezeichnete Konturen 20 überlagert, die in bekannter Weise das Oberflächenpotential in der Schicht an verschiedenen Stellen längs des Übertragungskanals zeigen. Die Kontur der Linie 20 ist durch das Potential bestimmt, das den Elektroden der Fig. 1 während einer Phase eines Taktzyklus zugeführt wird. Im typischen Fall sind gleich bezeichnete Elektroden elektrisch zu Gruppen (oder Reihen) zusammengeschaltet, und die Schal tung 17 gibt Taktimpulse (t > i, 2und < t > 3der Reihe nach auf die Gruppen. Das Impuismuster an den Elektroden bestimmt die Spitzen und Mulden der für eine Phase gezeigten Kontur, und aufeinanderfolgende Impulse bewirken eine Bewegung der Konturen.
Die (Potential-)Mulden speichern Ladungspakete, die aufgrund der Aufeinanderfolge von (Dreiphasen-)Impulsen in bekannter Weise längs der Schicht 11 bewegt werden.
Natürlich und bekanntlich ist die Ladungsmenge oder das Vorhandensein oder Nichtvorhandensein einer (vorgeschriebenen) Ladung im Eingangsteil 14 durch ein Signal bestimmt, das einem Eingangsgate IG während eines gegebenen Taktzyklus zugeführt wird. Die Ladungsmenge in einer Potentialmulde während einer Phase ist durch schraffierte Bereiche dargestellt, die mit 21A, 21B, ... 21s bezeichnet sind.
Der Bereich 21A ist am Eingang der Schicht 11 dargestellt und bildet die Kalibriermulde unter der Kalibrierelektrode ME. Der Bereich 21s ist ein repräsentativer Ausgangsabgriff, wobei die Grösse des im Bereich 21s befindlichen Ladungspaketes mittels einer nicht dargestellten, kapazitiv gekoppelten Elektrode detektiert wird.
Fig. 2 ist eine Draufsicht auf eine CTD-Vorrichtung, die auch durch die verallgemeinerte CTD-Darstellung der Fig. 1 dargestellt werden kann, jedoch eine zusätzliche Ladungsteilereingangseinrichtung aufweist, wie nachfolgend ersichtlich wird. Die Figur zeigt eine Zweikanalanordnung, bei der die Kanäle als Kanal A und Kanal B bezeichnet sind und dazu dienen, Ladungspakete in der Figur gesehen nach rechts zu bewegen. Die Kanäle sind durch einen Kanal- Teiler - (oder Stopp -)Bereich 23 getrennt, und ihnen geht ein Eingangsteil voraus, der in der Figur mit 24 bezeichnet ist Der Eingangsteil ist beiden Kanälen gemeinsam und wird von diesen durch Eingangsgateelektroden GA und GB getrennt, die den Kanälen A bzw. B zugeordnet sind.
Der Eingangsteil der Vorrichtung besitzt die Eingangsdiode ID, das Eingangsgate IG und die Kalibrierelektrode ME.
Der Messelektrode folgen Erstphasen- und Zweitphasen-Elektroden zpl und 2, die synchron mit den ersten beiden Phasen der Dreiphasen-Ladungspaketvorschubelektroden (pol, 92 und 93, die für die Kanäle gezeigt sind, arbeiten. Bei dieser speziellen Ausführungsform ist eine Kanalteilereiektrode SG gezeigt, welche die Gateelektroden GA und GB trennt
Die Kalibrierelektrode kann entweder im bekannten Spannungseingabemodus oder im Ladungsvoreinstellmodus betrieben werden, um Ladungspakete fester Grösse Qo in jedem Taktzyklus zu erzeugen. Diese Ladungspakete werden anschliessend zum Komplementärsignaleingang übertragen, der die beiden Gates CA und GB aufweist, wo jedes ankommende Ladungspaket Qo in zwei Pakete der Grössen QA bzw.
QB aufgeteilt wird, die von den momentanen Signalspannungen VGA und VGB abhängen, die den beiden Gates zugeführt werden.
Die Vorrichtung wird so betrieben, dass die beiden Ladungspakete beim Teilungsvorgang ins Gleichgewicht kommen können, so dass sie gleiche Grenzflächenpotentiale erreichen, bevor sie getrennt und in die beiden einzelnen Kanäle übertragen werden. Daher sammeln sich mehr Ladungsträger unter jenem Gate, welchem das höhere Potential (bei einer N-Kanal-Vorrichtung) zugeführt wird und das deshalb unter sich eine tiefere Potentialmulde erzeugt. Wie nachfolgend gezeigt ist, steht die Ladung QA (die sich unter der Gateelektrode CA sammelt) zur Ladung QB (die sich unter GB sammelt) in der Beziehung QA - QB = a(VGA - VGB), vorausgesetzt, dass die Flächen der Gateelektroden gleich sind, wobei a ein signalunabhängiger Parameter ist.
Diesen Vorgang kann man besser verstehen, wenn man die Querschnittsansicht betrachtet, die in Fig. 2 längs einer Linie 2-2 durch die beiden Eingangsgates genommen ist und in den Fig. 3A, 3B, 3C und 3D gezeigt ist Fig. 3A zeigt die Struktur, wenn keine Spannungen angelegt sind. Fig. 3B zeigt die Potentialprofile und Ladungsverteilungen für den symmetrischen Fall (VGA = VGB), in dem das Paket Qo in zwei gleiche Teile aufgeteilt wird, von denen jeder das Nullsignal oder den Bezugswert darstellt. Fig. 3C zeigt den allgemeinen unsymmetrischen Fall, bei dem eine Differenz QA - QB durch eine Spannungsdifferenz zwischen den beiden Eingangsgates CA und GB aufgrund unterschiedlicher angelegter Spannungen VGA und VGB (Fig. 2) erzeugt wird.
Fig. 3D schliesslich zeigt einen Extremfall der Sättigung (grösstes verwendbares Eingangssignal VGA - VEB), bei dem das gesamte Ladungspaket Qo zu einer Seite und somit zu einem Kanal verschoben wird.
Um ein sauberes Sättigungsverhalten zu geben, ist der Ladungseingang so ausgelegt, dass das volle Ladungspaket Qc von jedem der beiden einzelnen Ausgangskanäle aufgenommen werden kann.
Für eine quantitative Analyse des Ladungsauftrennungsv vorgangs werden wieder die Fig. 2, 3A, 3B, 3C und 3D betrachtet. Zum Zweck der Allgemeingültigkeit wird die Anforderung fallengelassen, dass die beiden Eingangsgates GA und GB gleiche Grösse haben. Dies erlaubt eine Abschätzung der Auswirkung von Fehlausrichtungsfehlern der Elektroden bezüglich der Kanalgeometrie.
Nach Erreichen des Gleichgewichts der beiden Teilladungspakete ist das Grenzflächenpotential unter beiden Eingangsgates das gleiche: s VA+V0-(VAV0 + Vc2)112=VB + Vo-(VBVo+ Vo2)í/2 mit
VA = (VGA - VGB) + qA/CO% und entsprechend für VB.
Der strukturelle Parameter Vo = qN eO E;Cox2 ist für beide Gates der selbe, und dabei bedeuten; q die Elektronenladung, Eo die Dielektrizitätskonstante des Vakuums, Es die relative Dielektrizitätskonstante von Silicium, NA die Zahl der Akzeptoren pro cm3 und COX die Oxidkapazität pro Flä cheneinheit. Es folgt somit
VA=VB und damit COXVGA + qA = COXVGB + qB, damit die ursprüngliche Gleichheit erfüllt ist In der obigen Gleichung bedeuten q und q Ladungsdichten unter den zugehörigen Elektroden GA und GB.
Die Grösse der wirklichen Ladungspakete erhält man dann durch Multiplizieren mit den zugehörigen Gateelektrodenflächen AA und AB- Die Summe der beiden Ladungspakete ist durch Qo gegeben, und es gilt dann AAqA+ABqB=QA+QB=QO und es folgt, dass für 0ZQA 'Qo
EMI3.1
Da das Nullbezugssignal durch Qo/2 repräsentiert ist, ist das wirkliche Signal in einem der beiden einzelnen Ausgangskanäle
EMI3.2
Gleichermassen ist
EMI3.3
Somit:
EMI3.4
mitQ+Q=Q0.
Wenn die beiden Gateelektrodenflächen gleich sind (AA = AB = AG) reduzieren sich die obigen Ergebnisse für den Fall genauer Ausrichtungssymmetrie zu: QA = Q012 /2AGCOX(VGAVGB), QB = Q012 + ¸AGCox(VGAVGB), QA - Qn = -AGC0,(VGA-VGB), oder QA - QB = a(VGAVGB).
Wiederum ist QA + QB = Qo und a = AGCOX ist ein signalunabhängiger Strukturparameter. Für den Fall genauer Ausrich tungssymmetrie zeigen die vorausgehenden Gleichungen, dass die Ladungspakete QA und QB genau komplementär sind und dass die Ladungspaketdifferenz (QAQB), wie gewünscht, linear proportional zur Eingangssignaldifferenzspannung (VGA VGB) ist Überdies zeigen die Gleichungen selbst für den Fall einer Fehlausrichtung (AA und AB sind nicht gleich), dass die Ladungspaketdifferenz (QA-QB) noch in linearer Beziehung zur Eingangssignalspannungsdifferenz (VGA-VGB) steht, mit einer (additiven) Verschiebung, die signalunabhängig ist, und diese Verschiebung ist für alle nachfolgenden Pakete die gleiche, solange Qo für alle diese Pakete gleich gehalten wird.
Folglich ist es für den Fall einer Fehlausrichtung (AA und AB nicht gleich) wichtig, dass Qc für alle Pakete den gleichen festen Wert aufweist
Im vollständig symmetrischen Fall hängt die Differenzmodussignalladung QA-Qo/2 nicht von Qc ab. Wenn dieser Eingang bei einer differentiellen ladungsgekoppelten Verzögerungsleitung mit zwei getrennten Kanälen, die komplementäre Signale tragen, und mit einem Differenzverstärker am Ausgang benutzt wird, werden Schwankungen der Grösse von Qo ausgelöscht.
Die obige Analyse beruht auf der Tatsache, dass die beiden Teilladungspakete QA und QB gerade vor ihrer vollständigen Trennung ein gemeinsames Grenzflächenpotential erreichen.
Die Fig. 4A, 4B und 4C zeigen mehrere Strukturen, bei denen vor der Trennung ein gemeinsames Grenzflächenpotential erreicht werden kann. Die gestrichelten Linien in den Figuren zeigen die Lagen der beiden relativ schmalen Ladungsübertragungskanäle, die getrennt sind durch eine Kanalstoppdiffusion (Implantation oder Zonen dicken Oxids, wie bekannt) und aus einem einzigen, relativ breiten Eingangskanal hervorgehen.
Die in Fig. 4A gezeigte Lösung wird in einer Dreiphasenweise betrieben, wobei zwei Eingangsgates GA und GB, welche die Funktion von Gleichstromelektroden ausüben, im Spannungsbereich zwischen dem Niederigsignalimpulspotential und dem halben Spitzensignalimpulspotential gehalten werden. Die Elektroden weisen (in Richtung der Ladungsverschiebung) mindestens die doppelte Länge einer regulären Übertragungselektrode auf, so dass sie ein volles Ladungspaket Qc innerhalb dieses begrenzten Potentialbereichs fassen können. Die Gleich gewichtsbildung findet statt, wenn die Phase 2 abgeschaltet und das Ladungspaket Qo unter die Eingangsgates geschoben wird.
Die Ladung fährt fort, sich um die Kanalteilerfläche herum durch die Zone unter der den Gates GA und GB benachbarten Elektrode 2 auszugleichen, bis das Grenzflächenpotential unter Phase 2 unter das Gemeinschaftsgrenzflächenpotential fällt, das vom aufgeteilten Ladungspaket unter dem Eingangsgate erzeugt wird.
Nahe beim Abschalten (wenn das Grenzflächenpotential unter der Phase-Zwei-Elektrode (P2 nahezu gleich dem Potential unter den Gates GA und GB ist), besitzt der Ausgleichsweg zwischen den beiden durch die Gates GA und GB definierten Mulden geringe Leitfähigkeit, und zudem kann er aufgrund räumlicher Änderungen des Grenzflächenpotentials schlecht definiert sein. Da ferner die Entladung des grossen Bereichs unter der Phase-Zwei-Elektrode q)2 gleichzeitig mit dem Ausgleichsvorgang auftritt, wird diese Elektrode nicht zu schnell abgeschaltet, damit nicht ein richtiger Ausgleich verhindert wird, und zwar durch die Dynamik der Entladung unter dem Einfluss der elektrischen Randfelder an den Kanten der -Elektrode.
Bei einer weiteren Ausführungsform ist der Anfang des Kanalteilers weiter rechts unter den Eingangsgates selbst angeordnet, und der zurückbleibende unbedeckte Spalt zwischen den Gates ist durch eine selbstausrichtende Diode überbrückt, wie es Fig. 4B zeigt. Die selbstausrichtende Diode ist während der normalen Herstellungsfolge durch einen Diffusionsschritt hergestellt worden, bei dem die Gates als Maske verwendet werden. Bei dieser Anordnung kann sich Ladung während der gesamten Zeit ausgleichen, während welcher sie unter den Eingangsgates bleibt, und die Dynamik der Entladung führt nun dazu, die beiden Teilladungspakete mit Zeitkonstanten zu trennen, die viel kürzer als die Ausgleichszeitkonstanten zwischen den beiden Mulden sind.
Für eine festgelegte Arbeitsfolgefrequenz können die Kanalbreite, die Elektrodenlänge und die Abmessungen des Durchgangs durch die selbstausrichtende Diode geeignet gewählt werden, um die richtigen Zeitkonstanten zu erhalten, gemäss bekannten Betrachtungen.
Bei einer weiteren Ausführungsform ist ein spezielles Trennungsgate SG zwischen zwei Kanalstoppzonen 23 und 23B eingefügt, das die selbstausrichtende Diode ersetzt, wie es in Fig. 4C gezeigt ist Während des ersten Teils der Phase < > s wird dieses Gate gepulst, um einen Ausgleich der Grenzflächenpotentiale unter den beiden Eingangsgates zu erlauben. Bevor der Ladungsübergang zur Phasenelektrode (Pl beginnt, wird dann das Gate abgeschaltet, was zu einer vollständigen Trennung der beiden Ladungspakete führt.
Das durch dieses Ladungsaufteilungseingangsschema eingeführte Rauschen hängt nicht von dem der Erzeugung des Ladungspaketes Qo zugeordneten Rauschen ab, solange dieser Eingang in Verbindung mit einer differentiellen Ladungsfeststellung verwendet wird. Das beim Aufteilungsvorgang erzeugte Rauschen kann man abschätzen, indem man annimmt, dass die Änderung der Grenzflächenpotentialdifferenz unter den beiden Eingangsgates durch nkT/C gegeben ist, wobei der vom Mechanismus des Gleichgewichtsausgleichs abhängige Parameter im Intervall 0,54ii 4 1,0 liegt Der Wert von C, der im obigen Ausdruck zu benutzen ist, ist die Kapazität, die aus der Serienverbindung der beiden Messmuldenkapazitäten resultiert, k ist die Boltzmann-Konstante und T ist die absolute Temperatur.
Wenn die Kapazität unter jedem der Eingangsgates CG ist, wird der quadratische Mittelwert der Rauschladung, die differentiell zwischen den beiden Kanälen betrachtet wird, zu 2 NkT/CG. Dieser Wert ist somit im Prinzip der gleiche wie jener, der für eine differentielle CCD mit den gleichen Eingangsabmessungen und zwei getrennten Ladungseingängen, die sich unabhängig mit einer Spannungsquelle ausgleichen, berechnet worden ist Das bedeutet, dass die erhältlichen Signal-zu-Rausch-Ladungsverhältnisse bei diesem neuen differentiellen Eingangsschema grundsätzlich die gleichen sind wie für eine Einkanallösung, bei der die gleiche Kanalbreite verwendet wird.
Die Eingangsanordnung der Fig. 2 ist besonders geeignet für differentielle ladungsgekoppelte Verzögerungsleitungen, speziell wenn symmetrische Eingangssignale verfügbar sind, beispielsweise von einer Zweidrahtleitung oder von einem Kopplungsübertrager. In einem solchen Fall wird die Eingangsschaltung vollständig symmetrisch. Wenn nur ein einseitig geerdetes Eingangssignal, das auf Systemmasse bezogen ist, verfügbar ist, wird das zweite Eingangsgate auf einem geeigneten Gleichstrombezugspotential gehalten, das etwa 1/4 des Spitzensignalimpulspotentials für die Dreiphasenausführungen der Fig. 2 sein sollte. Die differentielle Natur dieses Eingangsschemas beseitigt dann die Notwendigkeit, für den zweiten Kanal ein spezielles komplementäres Eingangssignal zu erzeugen.
Der erfindungsgemässe Ladungsaufteilungseingang ist ebenfalls für einen Eingang einer Einkanalvorrichtung brauchbar, wenn die Eingangssignale in einem symmetrischen Format verfügbar sind. Das in einen Kanal injizierte Teilladungspaket QB kann einfach in eine in Sperrichtung vorgespannte Ableitungsdiode ausgeschieden werden. Für eine Einkanalausfüh rung kann der Grundriss jedoch leicht entsprechend Fig. 5 umgestellt werden, so dass ein Ausgleich zwischen den beiden Eingangsgates (GA und GB) über die gesamte Kanalbreite stattfinden kann, so dass eine hohe Arbeitsgeschwindigkeit erlaubt ist In dieser Form kombiniert der Ladungsaufteilungseingang (bei Verwendung des Trennungsgates SG der Fig. 5) die Vorteile der Spannungseingabe- und der Ladungsvoreinstelleingangsanordnungen, während einige derer Probleme vermieden werden.
Vom ersteren behält er die Geschwindigkeit und den gut definierten Abtastpunkt, der durch das Abschalten des Trennungsgates gegeben ist, ohne die Nichtlinearitäten, die von der veränderlichen Verarmungskapazität herrühren. Er vermeidet die bekannten Probleme in Verbindung mit dem sich unerwünscht ändernden Abtastpunkt, die speziell lästig sind bei Signalfrequenzen in der Nähe der Nyquist-Folgefrequenz, was vom einseitig gerichteten Ausgleichsvorgang bei der Ladungsvoreinstellmethode herrührt. Die Linearität des neuen Eingangs übersteigt die Leistungsfähigkeit der Ladungsvoreinstellungsmethode bei hohen Frequenzen, und die Empfindlichkeit gegenüber Schwellenspannungsdifferenzen ist stark verringert, da die beiden Eingangsgates auf dem selben Elektrodenniveau gebildet sind.
Betrachtet man das obige Aufteilungsrauschen, das in beiden Kanälen voll korreliert ist, so würde sich das Signal-zu-Rausch Verhältnis nicht dadurch ändern, dass man das Ausgangssignal von nur einem der beiden Kanäle abnimmt. Bei der Einkanalausführung wird das Qo zugeordnete Rauschen jedoch nicht ausgelöscht, und die Änderungen der beiden Rauschquellen sind hinzuzufügen. Folglich ist das gesamte SignaVRausch-Ver- hältnis wieder jenem vergleichbar, welches man bei einer Einkanalvorrichtung gleicher Kanalbreite bei Verwendung von einem der herkömmlichen Eingänge erhält.
Ob nun der ladungsaufteilende Eingang mit einem Kanal oder mit differentiellen Kanälen und mit einseitig geerdeten oder symmetrischen Eingangssignalen benutzt wird, die Übertragungskanäle werden nie vollständig mit Ladung überflutet, selbst wenn den Eingangsgates extreme Spannungen zugeführt werden, da die Ladungseingabe die Menge der Ladung, die in irgendeinem Taktzyklus verfügbar ist, auf Qc begrenzt Andererseits hat der Gemeinschaftsmodussignalbereich seine Grenzen. Wenn beide Eingangsgates unter das niedrige Ruhepotential der gepulsten Übertragungselektroden vorgespannt sind, wird in keinem der Kanäle Ladung injiziert.
Man kann erreichen, dass die nicht in die Übertragungskanäle eingegebene Ladung zur Messmulde unter der Messelektrode ME zurückfliesst, anstatt in das Substrat injiziert zu werden, wenn die (p,-Übertragungselektrode, die der Messmulde folgt, auf einem Potential gehalten wird, das etwas oberhalb des Ruhepotentials liegt Im anderen Extrem können sehr hohe Potentiale an den Eingangsgates tiefe Potentialmulden erzeugen, die nicht dazu in der Lage sind, ihre Träger in die Übertragungskanäle zu entleeren. Wenn das Potential anschliessend verringert wird, können sich diese Träger zu einem Ladungspaket hinzuaddieren, das grösser als Qo ist, und je nach der Ladungsaufnahmefähigkeit des Übertragungskanals kann ein Teil dieser Ladung in das Substrat injiziert werden.
Um überfüllte oder vollständig leere Ladungspakete zu vermeiden, die beide die Ladungsübertragung in den Signalkanälen beeinträchtigen würden, sollten die Eingangssignale entsprechend begrenzt werden. Dies entspricht den Vorkehrungen, die bei bekannten Vorrichtungen vorgenommen worden sind.
Wenn auch verschiedene mögliche Ausführungen des Differenzeingangsschemas in Verbindung mit Dreiphasenvorrichtungen erläutert worden sind, dürfte doch klar sein, dass sich diese Methode gleich gut für Vierphasenvorrichtungen und, mit einigen Vorkehrungen, für Zweiphasenvorrichtungen mit Richtungselektroden anwenden lässt. Wenn beispielsweise die Eingangsgates selbst Richtungselektroden sind, dann funktioniert die in Fig. 4a gezeigte Anordnung nicht, da sich Ladung über den Barrierenteil der Eingangsgates nicht ausgleichen kann. Die in den Fig. 4B und 4C gezeigten Anordnungen funktionieren jedoch, vorausgesetzt dass der Ausgleichsweg die Speicherteile der Eingangsgates verbindet
Ausführungen mit mehr als einem Elektrodenniveau (d. h.
polykristallines Silicium 1 oder polykristallines Silicium II) sind für die Verwirklichung der Eingangsstruktur mit dem zusätzlichen Trennungsgate höchst geeignet. In diesem Fall wird das Gate auf dem zweiten Elektrodenniveau plaziert, um die aktive Fläche dieses Gates minimal zu machen und eine leichte Zugänglichkeit zu schaffen. Ein symmetrischer differentieller Eingang unter Verwendung der Trennungsgatelösung ist ausgeführt worden mit zwei Niveaus des polykristallinen Siliciums in Verbindung mit einem Chip, der mehrere differentielle ladungsgekoppelte Verzögerungsleitungen enthält.
Eine Vorrichtung mit einem ladungsaufteilenden Eingang wurde mit dem in Fig. 4C gezeigten Elektrodengrundriss berge.
stellt und umfasste einen auf dem selben Chip befindlichen (nicht gezeigten) Differenzverstärker mit Polysilicium-I- und Polysilicium-II-Kondensatoren zur Steuerung der Gesamtverstärkung der Vorrichtung und zur Frequenzkompensation des Verstärkers (die Kurzform Polysilicium steht für polykristallines Silicium). Eine Vierphasen-Übertragungselektrodenstruktur mit zwei Polysiliciumniveaus wurde verwendet, um die für CTDs normalen Verzögerungselemente zu erzeugen. Übertragungsimpulse und für die Eingangs- und Ausgangsschaltungen erforderliche Impulse wurden durch eine (nicht gezeigte) Reihe von Logikzellen, die ebenfalls auf dem Chip vorgesehen waren, erzeugt Der Chip arbeitete mit zwei Spannungen, näm lich + 12Vund -5V; alle erforderlichen Zwischenspannungen wurden durch auf dem Chip befindliche Spannungsteiler erzeugt.
Die Chips wurden hergestellt unter Verwendung eines n-Kanal-Prozesses mit selbstausrichtendem dicken Feldoxid über einer ionenimplantierten Kanalstoppzone, zweier Polysili cium-Niveaus, einer lonenimplantation zur Einstellung des Schwellenwertes unter einem der Polysilicium-Niveaus und einer selbstausrichtenden Diffusion zur Erzeugung der Sourceund Drainelektroden, je entsprechend bekannten Methoden.
Im Betrieb wurden Ladungspakete fester Grösse in jedem Taktzyklus in einer Messmulde erzeugt, und zwar unter Verwendung der normalen Füllen- und Ausschütten- (=- Ladungs voreinstellungs-)Methode. Diese Pakete wurden dann anschliessend zum tatsächlichen Signaleingang verschoben, d. h. in zwei unter einer Spaltelektrode erzeugte Potentialmulden, die über einen leitenden Kanal verbunden waren. Diese beiden Potentialmulden wurden durch Elektroden auf dem Polysilicium-Niveau 1 erzeugt, denen die Eingangsspannungen zugeführt wurden. Der leitende Kanal wurde durch eine Elektrode auf dem Polysilicium-Niveau II erzeugt, die es als erstes den Ladungspaketen unter den beiden Elektroden erlaubt, ins Gleichgewicht zu kommen, so dass die Ladungsdifferenz zwischen diesen eine lineare Funktion der Spannungsdifferenz an den Elektroden war.
Anschliessend wurde diese Elektrode abgeschaltet, um die beiden Teilladungspakete zu trennen.
Bei dieser Ausführungsform waren die Abmessungen der Gates GA, GB und SG 40 um x 100 um und 7 um X 7 um. Die Abmessungen der Übertragungselektroden waren 7 um und 6 llm x 100,um.
Obwohl die Erfindung anhand einer Eingangszone beschrieben worden ist, die dafür ausgelegt ist, eine gegebene Ladung in zwei Pakete aufzuteilen, soll sie ausdrücklich auch Eingangszonen umfassen, die dazu ausgelegt sind, Ladung in drei oder mehr Pakete oder in absichtlich ungleiche Pakete aufzuteilen. Im letzteren Fall ist an gleiche oder ungleiche Signalspannungen gedacht.
** WARNING ** beginning of DESC field could overlap end of CLMS **.
PATENT CLAIMS
1. Charge transfer device having a semiconductor layer in which charge packets can be moved along a certain path from an input part due to a sequence of localized electric fields, and an arrangement of electrical conductors which are coupled to the semiconductor layer in such a way that the fields are generated in such a way that the charge packets are moved along the specific path, the input part comprising a device for generating charge packets, characterized in that means (GA, GB) are provided which are responsive to first and second signals and which separate each of the charge packets generated into first and divides second charge packets, each of the first charge packets being linearly related to the difference between the first and second signals,
and that each first cargo package is positioned to move along a first path
2. Charge transfer device according to claim 1, characterized in that the arrangement of electrical conductors (i, 2) comprises two groups of electrodes coupled to the semiconductor layer (11) for generating the fields in such a way that the first and second charge packets along a first and second path, and that each of the first and second load packs is positioned for movement along the first and second paths, respectively.
3. Charge transfer device according to claim 1 or 2, characterized in that the device for generating the charge packets has an input diode (ID) and a calibration electrode (ME) for delivering charge packets of constant size to the device responsive to the first and second signals
4. Charge transfer device according to one of claims 1 to 3, characterized in that the device for sharing has a first (GA) and a second (GB) input gate, which connect to the semiconductor layer (lot) and depending on the first or second Separate the signal of each of the charge packets generated in the input part into a first and a second charge packet.
5. Charge transfer device according to claim 4, characterized in that the means for sharing has an additional separation gate electrode (SG)
6. Charge transfer device according to one of claims 1 to 5, characterized in that the Einrich device for sharing comprises a diode.
7. Charge transfer device according to one of claims 1 to 6, characterized in that the device for sharing has electrodes with an essentially identical geometry.
The invention relates to a semiconductor device according to the preamble of patent claim 1.
Charge transfer devices (CTDs) are known. Such a device has a semiconductor substrate, typically with a single surface channel, to which an electrode arrangement for defining a path is connected. The electrodes are electrically insulated from one another and are suitable for moving charge packets along a sequence of potential wells, which are known to be due to phase-linked Signals are generated which are supplied to the electrodes in group form.
Various input structures for introducing charge into such devices are known. Each of these input structures is responsive to an input signal voltage that is fixed with respect to some reference potential. As a result, the charge generated in the input structure is a function of the applied signal.
A known improvement over a single channel device uses two channels, the output signal being taken as the difference between the outputs of the two channels. By using such a differential mode, the detrimental effects of dark current, temperature dependent drift, clock interference and even harmonic distortion in single channel devices are significantly reduced since they appear as common mode noise signals and are thus switched off by a differential amplifier used at the output.
In order to realize the full advantage of the two-channel solution, the charge must be entered into the two transmission channels in an exactly complementary form. In known devices that use two channels, two separate inputs were provided in order to independently generate two charge packets, the charges having no fixed relationship to one another. Furthermore, the generation of the two charge packets required amplifier circuits with associated losses in terms of linearity and symmetry, as is known
The solution to these problems is characterized in claim 1 and advantageously further developed in the dependent claims.
The present invention is based on the knowledge that the generation of a charge packet of a fixed size at the input of a CTD has a number of advantages.
The advantages are particularly clear for a two-channel device in which a fixed-size charge packet is separated into two packets that are in a fixed relationship to one another. Since the sum of the charge packets (QA + Qn = Qo) is a fixed size, the community mode signal is suppressed. The input structure may include a charge injection circuit and two input gates, each of which is supplied with a voltage. The charge packet Qo is generated by conventional methods in the charge injection circuit preceding the gates.
The gates are then activated as a function of input signals in such a way that two charge packets (QA, Qn) of complementary sizes are generated, the difference between these being determined by the difference between the signal-dependent voltages supplied to the gates.This is in contrast to known structures where the size of each of the signal charge packets is determined separately at the point of injection from a separate source, as previously mentioned.
In a special embodiment of such a two-channel device, an input diode, a calibration electrode and a pair of gates are used at the input. The calibration electrode can be operated in the voltage input or in the charge presetting mode (see Charge Transfer Devices from CH Sequin and MK Thompsett, page 48, Academic Press , 1975) in order to generate a single, fixed-size charge packet in each work cycle. Each charge packet generated in this way is essentially transmitted to the signal input zone defined by the two gates, in which the charge packet is divided into two packets which depend on the instantaneous signal voltages which are supplied to the two gates.
In embodiments according to the invention in which the symmetry of the input gates is sufficiently precise, the charge packets which are divided into complementary parts need not be of fixed size, but can vary from packet to packet as long as the community mode noise suppression is not important
In the following the invention is compared with a known device based on Ausführungsfor
men explained for example. The drawing shows:
1 is a cross-sectional view of a three-phase semiconductor charge transfer device with a generalized known input arrangement;
2 shows a schematic top view of a two-channel CTD arrangement with an input structure according to the invention;
3A, 3B, 3C and 3D cross-sectional views of a part of the input structure of FIG. 2, to show alternative charge sharing, according to the invention;
4A, 4B and 4C are schematic top views of alternative two-channel CTD arrangements with inputs according to the invention; and
5 shows a schematic top view of a single-channel arrangement with an input structure according to the invention.
Fig. 1 shows a generalized known CTD arrangement with a semiconductor layer 11, an insulating coating 12 and an arrangement of electrodes <2, 93, which are organized in a three-phase arrangement to form a charge packet transmission path in the semiconductor layer. The semiconductor layer comprises an input part or an input zone 14, which is characterized by an input diode ID and an input gate IG for fixing a charge packet in a calibration potential well, which is formed under a calibration electrode ME. The charge accumulates in the well due to a signal provided by an input signal source, designated 16 in the figure.
The charge accumulated due to the signal is advanced in each clock cycle in a known manner by the generation of charge transfer pulses which are supplied to the electrodes in a multi-phase manner by a charge transfer pulse control circuit 17. The charge transmitted in this way passes through at least one output tap, which is indicated by an arrow 18, and thus sends signals to a consumer circuit 19. The layer 11 can have a surface channel or a volume channel. In both cases, a charge transfer channel is defined in a known manner, and layer 11 is considered to be such a channel comprehensively.
The various sources and circuits can be any elements that can operate in accordance with the invention.
In FIG. 1, the semiconductor layer 11 is overlaid with contours 20 shown in broken lines, which in a known manner show the surface potential in the layer at various points along the transmission channel. The contour of line 20 is determined by the potential that is applied to the electrodes of FIG. 1 during one phase of a clock cycle. Typically, electrodes of the same designation are electrically connected together in groups (or series) and circuit 17 outputs clock pulses (t> i, 2 and <t> 3 in sequence to the groups. The impulse pattern on the electrodes determines the peaks and troughs of the electrodes contour shown for a phase, and successive pulses cause the contours to move.
The (potential) wells store charge packets which are moved along the layer 11 in a known manner due to the succession of (three-phase) pulses.
Of course, and as is well known, the amount of charge or the presence or absence of a (prescribed) charge in the input part 14 is determined by a signal which is supplied to an input gate IG during a given clock cycle. The amount of charge in a potential well during a phase is represented by hatched areas, which are designated by 21A, 21B, ... 21s.
The area 21A is shown at the entrance to the layer 11 and forms the calibration trough under the calibration electrode ME. The area 21s is a representative output tap, the size of the charge packet located in the area 21s being detected by means of a capacitively coupled electrode (not shown).
FIG. 2 is a top view of a CTD device, which can also be represented by the generalized CTD representation of FIG. 1, but has an additional charge divider input device, as will become apparent below. The figure shows a two-channel arrangement in which the channels are designated channel A and channel B and serve to move charge packets to the right, as seen in the figure. The channels are separated by a channel divider (or stop) area 23 and preceded by an input part, which is designated 24 in the figure. The input part is common to both channels and is separated from them by input gate electrodes GA and GB, which are assigned to channels A and B.
The input part of the device has the input diode ID, the input gate IG and the calibration electrode ME.
The measuring electrode is followed by first-phase and second-phase electrodes zpl and 2, which operate in synchronism with the first two phases of the three-phase charge pack feed electrodes (pol, 92 and 93 shown for the channels. In this special embodiment, a channel dividing electrode SG is shown, which separates the gate electrodes GA and GB
The calibration electrode can be operated either in the known voltage input mode or in the charge preset mode in order to generate charge packets of fixed size Qo in each clock cycle. These charge packets are then transmitted to the complementary signal input, which has the two gates CA and GB, where each incoming charge packet Qo is divided into two packets of the sizes QA and
QB is divided, which depends on the current signal voltages VGA and VGB which are supplied to the two gates.
The device is operated in such a way that the two charge packets can come into equilibrium during the division process, so that they reach the same interface potentials before they are separated and transferred into the two individual channels. Therefore, more charge carriers collect under the gate to which the higher potential (with an N-channel device) is supplied and which therefore creates a lower potential well below itself. As shown below, the charge QA (which accumulates under the gate electrode CA) relates to the charge QB (which accumulates under the GB) in the relationship QA-QB = a (VGA-VGB), provided that the areas of the gate electrodes are the same are, where a is a signal-independent parameter.
This process can be better understood by looking at the cross-sectional view taken along line 2-2 in Figure 2 through the two input gates and shown in Figures 3A, 3B, 3C and 3D. Figure 3A shows the structure if no voltages are applied. Fig. 3B shows the potential profiles and charge distributions for the symmetrical case (VGA = VGB), in which the packet Qo is divided into two equal parts, each of which represents the zero signal or the reference value. FIG. 3C shows the general asymmetrical case in which a difference QA-QB is generated by a voltage difference between the two input gates CA and GB due to different applied voltages VGA and VGB (FIG. 2).
3D finally shows an extreme case of saturation (largest usable input signal VGA - VEB) in which the entire charge packet Qo is shifted to one side and thus to one channel.
In order to give a clean saturation behavior, the charge input is designed so that the full charge packet Qc can be taken up by each of the two individual output channels.
2, 3A, 3B, 3C and 3D are again considered for a quantitative analysis of the charge separation process. For the sake of generality, the requirement that the two input gates GA and GB have the same size is dropped. This allows an estimate of the effect of electrode misalignment errors with respect to channel geometry.
After the equilibrium of the two partial charge packs has been reached, the interface potential is the same under both input gates: s VA + V0- (VAV0 + Vc2) 112 = VB + Vo- (VBVo + Vo2) í / 2 mit
VA = (VGA - VGB) + qA / CO% and correspondingly for VB.
The structural parameter Vo = qN eO E; Cox2 is the same for both gates, and mean; q the electron charge, Eo the dielectric constant of the vacuum, Es the relative dielectric constant of silicon, NA the number of acceptors per cm3 and COX the oxide capacity per unit area. It follows
VA = VB and thus COXVGA + qA = COXVGB + qB, so that the original equality is fulfilled. In the above equation, q and q mean charge densities under the associated electrodes GA and GB.
The size of the actual charge packets is then obtained by multiplying by the associated gate electrode areas AA and AB. The sum of the two charge packets is given by Qo, and then AAqA + ABqB = QA + QB = QO and it follows that for 0ZQA 'Qo
EMI3.1
Since the zero reference signal is represented by Qo / 2, the real signal is in one of the two individual output channels
EMI3.2
Is equally
EMI3.3
Consequently:
EMI3.4
withQ + Q = Q0.
If the two gate electrode areas are the same (AA = AB = AG), the above results in the case of precise alignment symmetry are reduced to: QA = Q012 / 2AGCOX (VGAVGB), QB = Q012 + ¸AGCox (VGAVGB), QA - Qn = -AGC0 , (VGA-VGB), or QA - QB = a (VGAVGB).
Again, QA + QB = Qo and a = AGCOX is a signal-independent structure parameter. In the case of precise alignment symmetry, the preceding equations show that the charge packets QA and QB are exactly complementary and that the charge packet difference (QAQB), as desired, is linearly proportional to the input signal differential voltage (VGA VGB). Moreover, the equations show even in the event of misalignment (AA and AB are not the same) that the charge packet difference (QA-QB) is still linearly related to the input signal voltage difference (VGA-VGB), with an (additive) shift that is signal-independent, and this shift is the same for all subsequent packets same as long as Qo is kept the same for all of these packets.
Thus, in the event of misalignment (AA and AB not the same), it is important that Qc have the same fixed value for all packets
In the completely symmetrical case, the differential mode signal charge QA-Qo / 2 does not depend on Qc. If this input is used on a differential charge coupled delay line with two separate channels carrying complementary signals and with a differential amplifier at the output, fluctuations in the magnitude of Qo are canceled.
The above analysis is based on the fact that the two partial charge packages QA and QB reach a common interface potential just before they are completely separated.
4A, 4B and 4C show several structures in which a common interface potential can be achieved before the separation. The dashed lines in the figures show the positions of the two relatively narrow charge transfer channels, which are separated by a channel stop diffusion (implantation or zones of thick oxide, as is known) and emerge from a single, relatively wide input channel.
The solution shown in Fig. 4A operates in a three-phase manner, with two input gates GA and GB, which function as direct current electrodes, being kept in the voltage range between the low signal pulse potential and half the peak signal pulse potential. The electrodes have (in the direction of the charge shift) at least twice the length of a regular transmission electrode, so that they can hold a full charge packet Qc within this limited potential range. The equilibrium takes place when phase 2 is switched off and the charge packet Qo is pushed under the input gates.
The charge continues to balance around the channel divider area through the zone under electrode 2 adjacent to gates GA and GB until the interface potential under phase 2 falls below the common interface potential generated by the split charge packet under the input gate.
Near shutdown (when the interfacial potential under the phase two electrode (P2 is almost equal to the potential under gates GA and GB), the equalization path between the two wells defined by gates GA and GB has little conductivity, and moreover it can Furthermore, since the discharge of the large area under the phase two electrode q) 2 occurs simultaneously with the compensation process, this electrode is not switched off too quickly in order not to prevent correct compensation, namely because the spatial potential of the interface potential changes due to the dynamics of the discharge under the influence of the electrical marginal fields at the edges of the electrode.
In another embodiment, the beginning of the channel divider is located further to the right below the input gates themselves, and the remaining uncovered gap between the gates is bridged by a self-aligning diode, as shown in Fig. 4B. The self-aligning diode has been manufactured during the normal manufacturing sequence by a diffusion step in which the gates are used as a mask. With this arrangement, charge can balance out the entire time it stays under the input gates, and the dynamics of the discharge now result in the two partial charge packets being separated with time constants that are much shorter than the balance time constants between the two wells.
For a fixed sequence frequency, the channel width, the electrode length and the dimensions of the passage through the self-aligning diode can be selected appropriately in order to obtain the correct time constants, according to known considerations.
In a further embodiment, a special separation gate SG is inserted between two channel stop zones 23 and 23B, which replaces the self-aligning diode as shown in Fig. 4C. During the first part of phase <> s, this gate is pulsed in order to balance the interface potentials to allow under the two input gates. The gate is then switched off before the charge transition to the phase electrode (Pl) begins, which leads to a complete separation of the two charge packets.
The noise introduced by this charge sharing input scheme does not depend on the noise associated with the generation of the charge packet Qo as long as this input is used in conjunction with a differential charge detection. The noise generated during the splitting process can be estimated by assuming that the change in the interfacial potential difference between the two input gates is given by nkT / C, the parameter depending on the mechanism of equilibrium balancing being in the interval 0.54ii 4 1.0 The value of C, which is to be used in the above expression, is the capacitance resulting from the series connection of the two measuring well capacitances, k is the Boltzmann constant and T is the absolute temperature.
When the capacitance is CG under each of the input gates, the root mean square of the noise charge considered differentially between the two channels becomes 2 NkT / CG. In principle, this value is the same as that calculated for a differential CCD with the same input dimensions and two separate charge inputs that balance independently with a voltage source.This means that the available signal-to-noise charge ratios at This new differential input scheme is basically the same as for a single-channel solution using the same channel width.
2 is particularly suitable for differential charge-coupled delay lines, especially if symmetrical input signals are available, for example from a two-wire line or from a coupling transformer. In such a case, the input circuit becomes completely symmetrical. If only a single-ended system ground-related input signal is available, the second input gate is maintained at an appropriate DC reference potential, which should be about 1/4 of the peak signal pulse potential for the three-phase designs of FIG. 2. The differential nature of this input scheme then eliminates the need to generate a special complementary input signal for the second channel.
The charge sharing input according to the invention is also useful for an input of a single-channel device if the input signals are available in a symmetrical format. The partial charge packet QB injected into a channel can simply be discharged into a reverse-biased discharge diode. For a single-channel version, however, the floor plan can easily be changed according to Fig. 5, so that a balance between the two input gates (GA and GB) can take place over the entire channel width, so that a high working speed is permitted. In this form, the charge distribution input ( when using the isolation gate SG of FIG. 5) the advantages of voltage input and charge preset input arrangements while avoiding some of their problems.
From the former, it retains the speed and the well-defined sampling point given by the disconnection gate shutdown, without the non-linearities resulting from the variable depletion capacity. It avoids the known problems associated with the undesirably changing sampling point, which are particularly troublesome at signal frequencies near the Nyquist repetition frequency, which results from the unidirectional equalization process in the charge preset method. The linearity of the new input exceeds the performance of the charge preset method at high frequencies, and the sensitivity to threshold voltage differences is greatly reduced because the two input gates are formed on the same electrode level.
Looking at the above split noise, which is fully correlated in both channels, the signal-to-noise ratio would not change by taking the output signal from only one of the two channels. However, in the case of the single-channel version, the noise assigned to Qo is not canceled, and the changes in the two noise sources must be added. As a result, the entire signal-to-noise ratio is again comparable to that which is obtained with a single-channel device of the same channel width when using one of the conventional inputs.
Whether the charge sharing input is used with a channel or with differential channels and with single-ended or symmetrical input signals, the transmission channels are never completely flooded with charge, even when extreme voltages are applied to the input gates, because the charge input determines the amount of charge that is in any clock cycle is available, limited to Qc. On the other hand, the common mode signal range has its limits. When both input gates are biased below the low resting potential of the pulsed transmission electrodes, charge is not injected into either channel.
It can be achieved that the charge not input into the transmission channels flows back to the measuring well under the measuring electrode ME instead of being injected into the substrate if the (p, -transfer electrode which follows the measuring well is kept at a potential which is somewhat above At the other extreme, very high potentials at the input gates can create deep potential wells that are not able to empty their carriers into the transmission channels. If the potential is subsequently reduced, these carriers can add up to a charge packet that is greater than Qo, and depending on the charge absorption capacity of the transmission channel, part of this charge can be injected into the substrate.
In order to avoid overcrowded or completely empty charge packets, which would both affect the charge transfer in the signal channels, the input signals should be limited accordingly. This corresponds to the precautions that have been taken with known devices.
Although various possible implementations of the differential input scheme have been explained in connection with three-phase devices, it should be clear that this method can be used equally well for four-phase devices and, with some precautions, for two-phase devices with directional electrodes. For example, if the input gates themselves are directional electrodes, then the arrangement shown in Figure 4a will not work because charge cannot balance across the barrier portion of the input gates. However, the arrangements shown in Figs. 4B and 4C work provided the equalization path connects the memory portions of the input gates
Versions with more than one electrode level (i.e.
polycrystalline silicon 1 or polycrystalline silicon II) are highly suitable for the implementation of the input structure with the additional separation gate. In this case, the gate is placed on the second electrode level in order to minimize the active area of this gate and to provide easy access. A balanced differential input using the isolation gate solution has been implemented with two levels of polycrystalline silicon in conjunction with a chip that contains multiple differential charge coupled delay lines.
A device with a charge sharing input was recovered with the electrode plan shown in Fig. 4C.
provides and included a on-chip (not shown) differential amplifier with polysilicon I and polysilicon II capacitors for controlling the overall gain of the device and for frequency compensation of the amplifier (the short form polysilicon stands for polycrystalline silicon). A four phase transfer electrode structure with two polysilicon levels was used to create the delay elements normal for CTDs. Transmission pulses and pulses required for the input and output circuits were generated by a series of logic cells (not shown), which were also provided on the chip. The chip operated at two voltages, namely + 12V and -5V; all necessary intermediate voltages were generated by voltage dividers on the chip.
The chips were fabricated using an n-channel process with self-aligning thick field oxide over an ion-implanted channel stop zone, two polysilicon levels, an ion implantation to set the threshold below one of the polysilicon levels, and a self-aligning diffusion to produce the source and drain electrodes, each according to known methods.
In operation, fixed size charge packets were generated in a well in each clock cycle using the normal fill and dump (= - load preset) method. These packets were then moved to the actual signal input, i. H. in two potential wells generated under a gap electrode, which were connected via a conductive channel. These two potential wells were generated by electrodes at level 1 polysilicon, to which the input voltages were supplied. The conductive channel was created by a level II polysilicon electrode, which first allowed the charge packets under the two electrodes to balance, so that the charge difference between them was a linear function of the voltage difference across the electrodes.
This electrode was then switched off in order to separate the two partial charge packs.
In this embodiment, the dimensions of the gates were GA, GB and SG 40 µm x 100 µm and 7 µm X 7 µm. The dimensions of the transfer electrodes were 7 µm and 6 µm x 100 µm.
Although the invention has been described in terms of an entry zone designed to split a given load into two packets, it is expressly intended to include entry zones designed to split load into three or more packets or deliberately unequal packets. In the latter case, the same or different signal voltages are considered.