**ATTENTION** debut du champ DESC peut contenir fin de CLMS **.
11. Dispositif selon la revendication 7, caractérisé en ce que chque circuit logique de décision comporte un troisième circuit logique de multiplication (A3) pour former le produit logique du contenu de deux étages supérieurs du compteur associé, un circuit logique d'addition (ORl) pour former la somme logique du signal de sortie du troisième circuit logique de multiplication (A3) et du signal inverse du signal correspondant au contenu d'un étage du compteur associé plus haut que lesdits deux étages et un circuit flip-flop (FF) connecté de façon à recevoir le signal de sortie du circuit logique d'addition (OR1) et l'inverse de ce signal.
12. Dispositif selon la revendication 1, caractérisé en ce que le circuit de détection (DET) comporte un circuit (S2) commandé par l'onde porteuse reçue pour produire un signal rectangulaire bipolaire (QA) changeant de polarité à chaque période de l'onde porteuse reçue, un intégrateur (ITG) pour intégrer le signal de sortie dudit circuit (S2), un comparateur (CMP) commandé par le signal de sortie de l'intégrateur pour former un signal correspondant à la différence entre les largeurs des parties positives et négatives du signal rectangulaire, un multivibrateur monostable (OS) commandée par le signal de sortie dudit circuit pour produire une impulsion de détermination du point de départ appliquée à l'intégrateur et une impulsion de décision appliquée à l'intégrateur et au comparateur.
13. Dispositif selon la revendication 1, caractérisé en ce que le circuit de détection (DET) comporte un premier diviseur de fréquence (S2) pour diviser la fréquence de l'onde porteuse reçue et produire un premier (Q) et un deuxième (Q) signal rectangulaire unipolaire, le deuxième étant l'inverse du premier, un deuxième diviseur de fréquence (S3) commandé par le premier signal rectangulaire pour produire des ondes rectangulaires positives (D) et négatives (D), une source d'impulsions d'horloge (MV), un troisième diviseur de fréquence (S4) pour produire des impulsions d'horloge (CK1) d'une fréquence réduite, un premier circuit logique de multiplication (A5) pour former le produit logique dudit premier signal rectangulaire et des impulsions d'horloge de fréquence réduite,
un deuxième circuit logique de multiplication (A6) pour former le produit logique dudit deuxième signal rectangulaire, de l'onde rectangulaire positive et des impulsions d'horloge, un troisième circuit logique de multiplication (A7) pour former le produit logique de l'onde rectangulaire négative, et des impulsions d'horloge (CK) produites par ladite source (MV) et dudit deuxième signal rectangulaire, un premier compteur à deux sens de comptage (CTR1) commandé par les signaux de sortie desdits premier et second circuits logiques de multiplication, un premier circuit logique de décision (LGI) connecté à la sortie du premier compteur à deux sens de comptage,
un premier générateur de signaux de synchronisation (TG1) commandé par le signal de sortie du troisième circuit logique de multiplication (A7) pour fournir un signal de sortie appliqué au premier compteur et au premier circuit logique de décision, un deuxième compteur à deux sens de comptage (CTR2) commandé par les signaux de sortie des premier et troisième circuits logiques de multiplication, un deuxième générateur de signaux de synchronisation (TG2) commandé par le signal de sortie du deuxième circuit logique de multiplication pour fournir un signal de sortie appliqué au deuxième compteur et à un deuxième circuit logique de décision (LG2) et un circuit logique d'addition (OR2) pour former la somme logique des signaux de sortie desdits premier et second circuits logiques de décision.
La présente invention concerne un dispositif de protection, destiné à protéger une ligne de transmission de courant électrique reliant deux stations électriques contre une variation anormale des caractéristiques du courant, ce dispositif comprenant, à chacune des extrémités de la ligne, au moins un relais de protection, un poste émetteur permettant d'émettre un signal constitué par une onde porteuse radioélectrique, modulée en fréquence en réponse aux variations des caractéristiques du courant à l'extrémité correspondante de la ligne et un poste récepteur agencé de manière à recevoir et à démoduler le signal émis par le poste émetteur placé à l'autre extrémité de la ligne, ce poste récepteur étant associé à un circuit de détection de la variation de la fréquence de l'onde porteuse agencé de manière à commander ledit relais de protection en fonction de cette variation.
A titre d'explication, la fig. 1 du dessin annexé représente une installation comportant un dispositif tel que susmentionné.
Dans l'installation selon la fig. 1 une ligne de transmission TL à protéger relie deux centrales électriques espacées A et B, et le courant secondaire d'un transformateur de courant CT associé à la ligne de transmission TL est fourni à un relais associé à un émetteur et à un récepteur. Le niveau du courant secondaire est transformé dans le relais, puis transmis à l'autre centrale électrique après avoir été soumis à une modulation de fréquence dans l'émetteur. De façon similaire, le signal modulé en fréquence provenant de l'autre centrale est reçu par le récepteur de la première centrale et est démodulé. Le signal démodulé et le signal de la première centrale sont utilisés pour actionner le relais de manière à l'amener à fonctionner comme relais différentiel ou comme relais de comparaison de phases par exemple.
Dans une telle installation il est nécessaire de détecter correctement les conditions anormales des signaux transmis de manière à éviter un fonctionnement erroné du dispositif de protection sous l'effet d'un état anormal. A cet effet, on a utilisé un procédé de surveillance de gammes de fréquence. Plus particulièrement, si la fréquence porteuse Fo présente une variation de + AF la fréquence de l'onde reçue se trouve dans la gamme de F0 - F à Fo + AF. Dans ce cas, la fréquence de l'onde reçue est surveillée de manière à détecter des signaux ayant des fréquences en dehors de cette gamme qui sont des signaux anormaux. Cependant l'efficacité de la détection est faible dans ce cas.
Même si la fréquence varie à cause d'un bruit, un état anormal ne peut pas être détecté aussi longtemps que la fréquence reçue est comprise dans la gamme donnée. Cependant, les ondes démodulées présentent souvent un état anormal.
Un exemple caractéristique de ce cas est montré aux figures 2a et 2b, la première représentant une onde transmise et la deuxième une onde reçue. Dans les deux figures on n'a pas tenu compte du délai de la transmission. Par exemple, F0 1800 Hz et AF = 600 Hz de sorte que la gamme de fréquence normale se situe entre 1200 et 2400 Hz. La fig. 2a montre une partie d'une onde transmise ayant une fréquence de 1200 Hz, alors que la fig. 2b montre la partie correspondante de l'onde reçue dans laquelle la forme de l'onde présente une perturbation à proximité d'un point de passage par zéro comme suite à un bruit et présente unefréquence de2400 Hz.
Le dispositif de surveillance de la gamme de fréquence ne peut cependant pas détecter un état anormal et pourtant le signal reçu présente bien un tel état étant donné que sa forme d'onde est fortement perturbée par le bruit. Même si l'on exclue un tel cas extrême, il y a beaucoup de cas dans lesquels les variations à l'intérieur de la gamme de fréquence normale ne peuvent pas être négligées.
Les fig. 3a et 3b montrent un exemple d'un tel cas dans lequel le point de passage par zéro d'un signal ayant une fréquence de 1800 Hz (fig. 3a) a été décalé par un bruit de sorte que la fréquence d'une période se trouve réduite à 1500 Hz alors que la période suivante présente une fréquence augmentée à 2250 Hz comme le montre la fig. 3b. Dans ce cas également l'état anormal ne peut pas être détecté et pourtant cet effet traduit une perturbation comme dans le cas de la fig. 2.
La présente invention a pour but de fournir un dispositif de
protection ne présentant pas les inconvénients cités ci-dessus.
A cet effet, le dispositif selon l'invention est caractérisé en ce que le circuit de détection est agencé de manière à permettre de comparer les longueurs de périodes successives ou très rapprochées de l'onde porteuse reçue et d'effectuer une discrimination entre les variations normales de la fréquence de l'onde porteuse, résultant de la modulation du signal dans le poste émetteur, et les variations anormales de cette fréquence résultant de perturbations pendant la transmission ou la réception de ce signal, de façon à éviter le déclenchement ou l'enclenchement intempestifs du relais de protection.
Au lieu d'effectuer directement la comparaison des longueurs de deux périodes successives de l'onde porteuse reçue, on peut effectuer indirectement cette comparaison d'après celle de deux périodes moyennes dans des sections contiguës de l'onde porteuse ou encore de fonctions de telles périodes moyennes. Ainsi, le circuit de détection peut être conçu de manière à établir une relation Fl (Tl) < T2 ou T2 < F2 (T1) ou F < (Tl) < T2 < F2 (Tl) pour déterminer une gamme admissible des variations de fréquence de l'onde porteuse, T1 représentant une période moyenne d'une section quelconque de l'onde porteuse reçue, T2 une période moyenne d'une section contiguë ou très proche de ladite section et F1 (T1) et F2 (T1) étant des fonctions de la période moyenne T1.
La détection d'un état anormal peut être effectuée au moyen d'un circuit analogique ou digital.
Les fig. 4 à 29 du dessin annexé représentent, à titre d'exemple, différentes formes d'exécution du dispositif selon l'invention.
La fig. 4 est un schéma synoptique d'une première forme d'exécution du dispositif.
La fig. 5 est un schéma synoptique montrant un exemple d'une conception du circuit logique de décision LG de la fig. 4.
La fig. 6 montre des formes d'ondes pour expliquer le fonctionnement du dispositif des fig. 4 et 5.
La fig. 7 est un schéma de connexion d'un circuit de détection modifié.
La fig. 8 montre des formes d'ondes dans un circuit de division de fréquence légèrement modifié par rapport à celui de la fig. 4.
La fig. 9 montre un circuit de détection d'un état anormal légèrement modifié par rapport à celui de la fig. 4.
La fig. 10 montre une variante du circuit logique de décision de la fig. 5.
La fig. 1 1 montre un autre exemple d'un circuit de détection.
La fig. 12 montre une autre variante d'un circuit de détection.
La fig. 13 est un diagramme explicatif du fonctionnement du circuit de la fig. 12.
Les fig. 14, 15 et 16 sont des représentations graphiques de la variation admissible des périodes.
La fig. 17 est un schéma synoptique d'une variante du circuit de la fig. 12.
Les fig. 18 et 19 sont des représentations graphiques du domaine admissible pour les périodes dans la variante d'exécution selon la fig. 17.
La fig. 20 est un schéma synoptique d'une autre variante du circuit de détection utilisant un circuit analogique.
La fig. 21 montre les formes d'ondes correspondant au circuit de la fig. 20.
La fig. 22 est un schéma synoptique d'une autre variante du circuit de détection.
La fig. 23 montre des formes d'ondes servant à expliquer le fonctionnement du circuit selon la fig. 22.
La fig. 24 montre une variante d'un circuit logique de décision et
la fig. 25 une variante d'un compteur comptant dans les deux sens, ces éléments devant être substitués dans le circuit de la fig. 11 pour la détection de la limite inférieure seulement de la fréquence.
La fig. 26 montre des formes d'ondes permettant d'expliquer le fonctionnement du circuit de la fig. 1 1 avec les modifications selon les fig. 24 et 25.
Les fig. 27 et 28 montrent respectivement des variantes des fig. 24 et 25 qui sont à substituer dans le circuit de la fig. 1 1 pour la détection de la limite supérieure de la fréquence seulement et
la fig. 29 montre des formes d'ondes permettant d'expliquer le fonctionnement du circuit de la fig. 1 1 avec la substitution des circuits selon les fig. 27 et 28.
La fig. 4 montre un dispositif de liaison par onde porteuse comportant un dispositif émetteur SD, un dispositif récepteur
RC et un dispositif à relais RY qui sont identiques à ceux qui sont utilisés dans la fig. 1. Un signal d'entrée I provenant de la ligne de transmission TL est transformé en un signal ayant une amplitude appropriée et une largeur de bande limitée par un filtre SF situé dans le dispositif émetteur SD. Le signal est ensuite transmis à l'extrémité de réception par l'intermédiaire d'un convertisseur tension-fréquence VF.
A l'extrémité receptrice la forme d'onde du signal porteur RW est mise en forme par un circuit de mise en forme SI faisant partie du dispositif récepteur RC et le signal de sortie RT est démodulé par un convertisseur fréquence-tension FV. Le signal de sortie de ce convertisseur FV est appliqué au dispositif à relais RY pour actionner celui-ci. Le circuit de mise en forme S1 est bien entendu muni d'un filtre usuel tel qu'il est normalement nécessaire dans cette technique.
Un dispositif de détection de condition anormale DET est connecté à la sortie du dispositif de mise en forme S1. Il comporte un circuit de division de fréquence S2 qui réduit la fréquence du signal de sortie de moitié produisant ainsi des signaux de sortie Q et Q.
Le dispositif DET comporte en outre un multivibrateur MV qui produit un signal d'horloge CK, des circuits logiques de multiplication Al et A2 et un compteur CTR à deux sens de comptage qui compte de façon additive en réponse au signal de sortie Cl provenant du circuit logique A < et compte dans le sens négatif en réponse au signal de sortie Cz provenant du circuit logique A2. Ces éléments de circuit étant bien connus en soi ils ne sont pas décrits en détail ici.
Le dispositif comporte également un circuit générateur de signal d'horloge TG qui produit un signal C3 en réponse à première impulsion du signal C1, le signal C3 étant appliqué au compteur
CTR pour le placer à l'origine dans un état tel que décrit plus loin. Le signal C3 est également appliqué à un circuit logique de décision LG qui est conçu de manière à déterminer le contenu du compteur CTR immédiatement avant le signal C3 pour produire un signal de sortie LP qui est appliqué à un dispositif relais RY pour commander le fonctionnement de celui-ci.
La fig. 5 montre un exemple d'un circuit logique de décision LG comportant des circuits logiques de multiplication A3 et A4, un circuit logique d'addition OR1, un circuit porte de négation Nl et un circuit flip-flop JK désigné par FF. Pour la présente description on suppose que le compteur CTR représenté à la fig.
4 est un compteur binaire à quatre étages et que les signaux de sortie B4 et B3 des deux étages significatifs ainsi que les signaux inversés B4 et B3 de B4 et B3 sont appliqués respectivement aux circuits logiques de multiplication A3 et A4.
Les signaux de sortie des circuits logiques A3 et A4 sont appliqués à la borne K du circuit flip-flop FF par l'intermédiaire du circuit logique d'addition OR1. Le signal de sortie du circuit logique OR1 est inversé par le circuit Nl puis appliqué à la borne
J du circuit flip-flop FF, le circuit d'entrée pour le signal d'horloge de ce circuit flip-flop étant connecté de façon à recevoir le signal C3. Comme cela est bien connu dans cette technique, le signal de sortie du circuit flip-flop est déterminé par les signaux d'entrée appliqués aux bornes J et K immédiatement avant le signal d'entrée à la borne CP. Ces opérations seront décrites plus loin en rapport avec le fonctionnement de l'ensemble du dispositif.
Le fonctionnement du dispositif de liaison décrit ci-dessus est le suivant. Le tableau 1 et le diagramme de la fig. 6 permettent d'expliquer le fonctionnement du dispositif de détection de condition anormale DET représenté à la fig. 4.
Dans la fig. 6 les symboles RW et CK ont les significations mentionnées ci-dessus, C, représente le produit logique de Q et
CK et C2 le produit logique de Q et CK. Par conséquent, le compteur CTR compte de façon additive pendant la durée de Q mais compte à rebours pendant la durée de Q. Si le compteur R est un compteur binaire à quatre étages, il possède 16 états de sortie 0, 1, 2, . .15 tels que indiqués dans le tableau 1.
Tableau I
Contenu du B4 B3 B2 Bl B4 B3 K J compteur (Cl + C2)
0 0 0 O 0 1 1 1 0
l(ou-15) 0 0 0 1 1 1 1 0
2 O 0 i O 1 1 1 O
3 0 O 1 1 1 1 i O
4 O 1 0 O 1 O 0 1
5 O l O l l O O
6 0 1 1 0 1 0 0
7 0 1 1 1 1 0 0
8 1 0 0 0 0 1 0
9 1 0 0 1 0 1 0 1 10 1 0 1 0 0 1 0 Il(ou -5) 1 0 1 1 O 1 0 1 12(ou-4) 1 1 0 0 0 0 1 0 13 (ou -3) 1 1 0 1 0 0 1 0 14(ou2) 1 1 1 0 0 0 1 0 15 (ou -1) 1 1 1 1 0 0 1 0
En supposant que le compteur CTR est à l'origine mis dans l'état 1 par le signal C3,
le compteur présente l'état 2 en réponse au deuxième signal Cl. Ainsi, le compteur compte successivement de façon additive et compte à rebours en réponse aux signaux C2. Le signal de sortie du compteur CTR correspondant à la dernière impulsion du signal C2, c'est-à-dire le signal de sortie précédant immédiatement le signal C3, représente la différence entre les nombres d'impulsions des signaux C1 et C2, c'est-à-dire la différence entre les durées de Q et Q qui suivent ces signaux. Ces relations sont décrites en référence aux quatre sections no. 1 à no. 4 de l'onde porteuse RW représentée à la fig.6.
Dans la section no. 1 les deux signaux C1 et C2 comportent six impulsions, de sorte qu'immédiatement avant le signal C3 le contenu du compteur CTR est juste zéro et B3 = B4 = 0. Par conséquent, le signal de sortie du circuit logique A4 est 1 de sorte que les entrées K et J du circuit flip-flop FF sont chacune à zéro. Sous l'effet de ces états d'entrée J et K, le circuit flip-flop
FF est remis à zéro et produit un signal 0 à la sortie LP. Si la borne de sortie LP était déjà à l'état 0, cet état sera maintenu conformément au fonctionnement du circuit flip-flop du type
JK.
Dans la section no. 2, les signaux C1 et Cz comportent respectivement 9 et 5 impulsions, de sorte que le contenu du compteur CTR immédiatement avant le signal C3 est égal à 4, c'est-à-dire B1 = B2 = B4 = 0 et B3 = 1. Par conséquent, les signaux de sortie des deux circuits logiques A3 et A4 représentés à la fig. 5 sont à zéro et les entrées K et J sont respectivement à zéro et à 1. Par conséquent, lorsque le signal C3 est appliqué, le circuit flip-flop bascule et la sortie LP devient 1.
Dans la section no. 3 les signaux Cl et C2 comprennent respectivement 5 et 10 impulsions et le contenu du compteur
CTR immédiatement avant le signal C3 est de -5 de sorte que B1 = B2 = B4 = 1 et B3 = 0 comme dans le cas du contenu +11. Dans ce cas également, puisque J = 1 et K = 0 le circuit flip-flop FF maintient son état 1 même s'il reçoit le signal C3.
Dans la section no. 4 les signaux Cl et C2 comprennent respectivement 5 et 6 impulsions de sorte que le contenu du compteur CTR immédiatement avant le signal C3 est de -1 et B1 = B2 = B3 = B4 = I, J = 0etK = 1. Par conséquent, lors de l'arrivée du signal C3 le circuit flip-flop est remis à l'état 0 et sa sortie LP = 0.
Dans l'exemple décrit ci-dessus le circuit flip-flop FF produit un signal de sortie 1 lorsque le nombre d'impulsions du signal C1 est plus grand de quatre impulsions que celui du signal
C2 ou que le nombre d'impulsions du signal C2 est plus grand de cinq impulsions que celui du signal C1. En d'autres termes les périodes de l'onde porteuse reçue dans des sections successives sont comparées entre elles et lorsque la différence est plus grande qu'une valeur déterminée, le dispositif décide qu'un état anormal est présent dans le signal reçu et le signal de sortie LP est produit. En réponse à ce signal LP, le dispositif à relais RY est commandé de différentes manières.
Par exemple, pendant que le signal de sortie LP est produit, le circuit de sortie du dispositif à relais peut être interrompu ou un dispositif de temporisation de coupure peut être interposé entre le circuit logique de décision LG et le dispositif à relais RY pour augmenter la durée du signal de sortie LP. Alternativement, la sensibilité du dispositif à relais RY peut être réduite pendant la durée du signal LP où le temps de décision du circuit logique de décision peut être augmenté.
Dans cet exemple, lorsque le nombre d'impulsions du signal
Cl est plus grand que celui du signal C2 de 4 à 11 impulsions ou lorsque le nombre d'impulsions du signal C2 est plus grand que celui du signal C, de 5 à 12 impulsions, le dispositif de détection d'un état anormal entre en fonction, mais si la différence entre ces impulsions dépasse lesdites gammes, l'état anormal ne peut pas être détecté. Par exemple lorsque les signaux C1 et C2 comportent respectivement 15 à 3 impulsions le contenu du compteur est de 12 et Bl = B2 = 0, B3 = B4 = 1 de sorte que l'état est jugé normal. Cependant, si l'on utilise un nombre d'étages suffisant dans le compteur la limite susmentionnée peut être étendue. Par exemple, en utilisant un compteur à 8 bits, on peut compter jusqu'à 255 impulsions ce qui est suffisant pour les applications habituelles.
Le dispositif de détection n'entre pas en fonction pendant que les signaux transmis entre les centrales sont normaux, mais détecte des signaux anormaux à des vitesses élevées et avec une grande sensibilité.
Plus particulièrement lorsque le signal transmis est normal, la pente de la forme d'onde du signal d'entrée au convertisseur tension-fréquence VF étant diminuée par le filtre SF, la fréquence de l'onde transmise ne varie pas rapidement. Par exemple lorsque le courant d'entrée I a une fréquence de 60 Hz et que la fréquence porteuse Fo = 1800 Hz, la largeur du décalage de fréquence A F = 600 Hz, de sorte qu'à l'état stationnaire la fréquence varie entre 1200 Hz et 2400 Hz et la période varie entre 0,83 ms et 0,42 ms, mais la différence maximale entre les périodes de sections d'onde adjacentes est environ 0,06 ms.
Même si la partie de formation et la distorsion d'un courant de fuite sont prises en considération, il est possible de limiter la variation de la fréquence ou de la période à des valeurs inférieures aux valeurs indiquées ci-dessus.
Toutefois, dans la pratique, une certaine tolérance est nécessaire de sorte que chaque fois que des valeurs dépassant les valeurs normales indiquées ci-dessus apparaissent, le dispositif est capable de décider immédiatement à une vitesse élevée et avec une grande sensibilité qu'un état anormal se présente dans le signal transmis.
Il ressort de ce qui précède que le présent dispositif peut détecter un état anormal au plus tard dans la période suivant la période dans laquelle l'état anormal est apparu, de sorte que la vitesse de réponse est beaucoup plus grande que celle des dispositifs connus.
Les exemples suivants illustrent quelques modifications et variantes possibles du présent dispositif.
I. Modification dans les périodes à comparer.
Dans le circuit de la fig. 4 le diviseur de fréquence S2 était utilisé pour la commutation entre le comptage par addition et le comptage par soustraction à chaque période de l'onde porteuse.
Si l'on veut procéder à une démodulation dans chaque demipériode, on substitue un circuit de négation N au diviseur de fréquence S2 comme le montre la fig. 7, pour comparer les périodes positives et négatives, ce qui augmente encore la vitesse. Dans ce cas, le dispositif peut fonctionner comme on le souhaite lorsque le comptage par addition est effectué dans la période dans laquelle la sortie RT du redresseur S1 est à 1 et lorsque le comptage par soustraction est effectué dans la période dans laquelle RT = 0.
Alternativement, il est possible de comparer les largeurs de n/2 périodes adjacentes (n étant un nombre entier) en modifiant légèrement la conception du diviseur de fréquence S2. Cette modification est utile lorsque la fréquence porteuse est notablement plus grande que la fréquence du courant d'entrée de sorte que le dispositif est insensible à des perturbations d'environ une période et peut éviter une détection erronée. La fig. 8 montre les formes d'onde des signaux RT, Q et Q lorsque n = 5.
II. Changement de la fréquence des impulsions d'horloge.
Dans la fig. 6 on a représenté, pour des raisons de clarté, les signaux Q et Q et les impulsions d'horloge CK de telle façon que les parties ascendantes et les parties descendantes des signaux Q et Q et les impulsions d'horloge CK ne se produisent pas en même temps. Cependant, même si elles se produisent simultanément, le problème de cette coïncidence peut être aisément éliminé en augmentant la résolution par une augmentation de la fréquence des impulsions d'horloge.
Alternativement, un circuit tel que celui de la fig. 9 peut être utilisé. Dans ce cas, le multivibrateur MV et les circuits logiques A1 et A2 de la fig. 4 peuvent être remplacés par des multivibrateurs MVI et MV2 qui sont conçus de manière à produire des signaux C1 et Cl respectivement en synchronisme avec les signaux Q et Q. Les signaux C1 et C2 sont utilisés de la même façon que ceux de la fig. 4.
III. Modification du circuit logique de décision LG.
Dans l'exemple de la fig. 4 le dispositif de détection d'un état anormal entre en fonction lorsque le nombre d'impulsions du signal C1 est plus grand que celui du signal C2 de 4 ou plus d'impulsions et lorsque le nombre d'impulsions du signal C2 est plus grand de 5 ou plus d'impulsions que celui du signal C1, c'est-à-dire que la différence est de 1 impulsion. Ceci peut être amélioré en augmentant la résolution du dispositif. En d'autres termes, en augmentant la limite de décision en choisissant une valeur appropriée pour la fréquence des impulsions d'horloge, une différence d'une impulsion peut être négligée. Cette différence peut également être éliminée en modifiant légèrement le circuit représenté à la fig. 5.
La fig. 10 représente un exemple d'un tel circuit modifié dans lequel le signal de sortie d'un circuit logique de multiplication et de négation NA1 répondant aux signaux B1 et B2 des étages inférieurs du compteur, est appliqué à une entrée supplémentaire d'un circuit porte ET désigné par
A3. Ainsi que le montre le tableau II, lorsque le contenu du compteur est compris entre - 1 et -3, l'état de la sortie du circuit porte ET A3 est 1 et lorsque le contenu du compteur est compris entre 0 et +3 I'état de sortie de la porte A4 devient 1, de sorte que le but est atteint.
Il est ainsi possible d'obtenir toute valeur limite désirée de la fréquence en utilisant des circuits logiques d'une conception relativement simple. Une telle modification étant évidente pour un homme de métier, elle n'est pas décrite en détail ici.
Tableau 11
Contenu B4 B3 B2 Bl NA1 A3 A4 CRI du compteur sortie sortie sortie sortie +5 0 1 0 1 1 0 0 0
4 0 1 0 0 0 0 0 0
3 0 0 1 1 1 0 1 1
2 0 0 1 0 1 1
1 0 0 0 1 1 0 1 1
0 00000 0 1 1 -1 1 1 1 1 1 1 0 1 -2 1 1 1 0 1 1 0 1 -3 1 1 0 1 1 1 0 1 -4 1 1 0 0 0 0 0 0 -5 1 0 1 1 1 0 0 0
IV. Duplication du dispositif de détection.
Dans le circuit de la fig. 4, deux périodes de l'onde porteuse ont été comparées pour la décision concernant chaque ensemble de deux périodes. Il est également possible d'utiliser deux compteurs à deux sens de comptage pour obtenir alternativement une décision. Plus particulièrement, un compteur est utilisé pour compter par addition en réponse au signal Q et pour compter à rebours en réponse au signal Q, et l'autre compteur est utilisé pour compter dans le sens additif en réponse au signal
Q et pour compter à rebours en réponse au signal Q. Au moyen de cet agencement modifié il devient possible de faire une décision dans chaque période en comparant une période à une période précédente, de sorte que la vitesse de détection se trouve augmentée.
La fig. 11 montre un exemple d'un tel agencement modifié.
Au dispositif de détection d'un état anormal DET représenté à la fig. 4, on ajoute un deuxième compteur CTR2 à deux sens de comptage, un deuxième générateur de signaux de temporisation
TG2 et un deuxième circuit logique de décision LG2 qui sont identiques aux éléments correspondants CTR, TG et LG représentés à la fig. 4, excepté le fait qu'ils sont connectés pour recevoir le signal C2 du circuit logique de multiplication A2. Un circuit logique d'addition OR2 est utilisé pour produire un signal de sortie correspondant à la somme logique des signaux de sortie des deux circuits logiques de décision LG et LG2.
V. Surveillance du domaine de fréquence.
Il est possible de détecter le domaine de fréquence en ajoutant certains éléments au circuit représenté à la fig. 4. La fig. 12 montre un exemple d'une telle modification et la fig. 13 montre les formes d'ondes des signaux correspondants. Un générateur de signaux de synchronisation TG1 correspond au générateur TG de la fig. 4 par rapport auquel il présente une entrée additionnelle Cl et une sortie additionnelle C4, le signal de cette dernière étant appliquée à un circuit logique de décision LGl. Le signal C4 correspond à la première impulsion du signal
Cl représenté à la fig. 13. Le circuit de décision LGA est similaire au circuit LG de la fig. 4 mais présente un certain nombre de fonctions supplémentaires.
Plus particulièrement, dans le circuit de la fig. 4 le circuit LG détermine la différence entre les nombres d'impulsions des signaux Cl et C2 en réponse au signal C3 suivant immédiatement ces signaux, alors que dans le circuit de la fig. 12, le signal C4 est également appliqué au circuit de décision LGA, de sorte qu'il examine la sortie du compteur CTR, c'est-à-dire le nombre d'impulsions du signal C1 précédent immédiatement le signal C4. En utilisant un circuit logique similaire à celui de la fig. 4, il est possible de contrôler les limites supérieure et inférieure de la fréquence et de surveiller ainsi le domaine de fréquence.
Cette propriété est illustrée par le graphique de la fig. 14, dans lequel l'abscisse représente la sortie du compteur CTR précédent immédiatement le signal C4 c'est-à-dire la première période Tl, et l'ordonnée représente la sortie du compteur CTR précédent immédiatement le signal C3, c'est-à-dire la différence (Tl-T2) entre la première et la deuxième période Tl, T2 respectivement le graphique montre une gamme de périodes permissibles, le circuit de décision LGA de la fig. 12 produisant un signal de sortie LT à l'extérieur de cette gamme. La fig. 15 est un graphique modifié dans lequel l'ordonnée de la fig. 14 est remplacée par la période T2.
Si l'on incorpore les caractéristiques montrées à la fig. 12 au circuit de la fig. 11, on impose des limites supérieures et inférieures à la période T2 de sorte qu'une gamme de périodes admissible telle que représentée à la fig. 16 peut être obtenue, la surveillance de la gamme de période étant de ce fait plus rigoureuse.
VI. Surveillance du fonctionnement différentiel.
Il est également possible de modifier le circuit représenté à la fig. 12 de telle façon que la limite de détection de la différence déterminée par le signal C3 peut être variée automatiquement conformément au nombre de signaux C1 comptés par le signal
C4. Dans des conditions normales, étant donné que la différence entre des périodes successives apparaît en proportion avec la période, la sensibilité de la détection peut être améliorée en établissant une limite de détection correspondant à la différence. La fig. 17 est un schéma synoptique montrant cette modification et les fig. 18 et 19 sont des graphiques montrant les caractéristiques de périodes permissibles.
Le circuit de la fig. 17 comporte un registre RG en plus des éléments de circuit représentés à la fig. 12 Le registre RG est connecté entre le générateur de signaux de synchronisation TGA et un circuit logique de décision LGB. En réponse au signal C4 provenant du générateur
LOB, le registre RG emmagasine le signal de sortie du compteur CTR à ce moment, c'est-à-dire une période T1.
De façon similaire au circuit logique de décision LGA représenté à la fig. 12, le circuit logique de décision LGB contrôle le signal de sortie du compteur CTR au moment de l'apparition du signal C3 OU la différence T2 - T1, mais il varie la valeur admissible selon le contenu emmagasiné dans le registre RG tel que représenté à la fig. 18. Si l'on remplace l'ordonnée T1 - T2 de la fig. 18 par T2 on obtient le graphique représenté à la fig. 19.
La caractéristique montrée à la fig. 18 peut être obtenue aisément en utilisant un circuit logique bien connu. La partie inclinée de la courbe peut être rendue variable de façon continue ou discontinue, la pente et les gradins étant également variables. Le circuit représenté à la fig. 17 donne une caractéristique des périodes admissibles exprimée par la relation F1 (T1) < T2 < T2 (T1), un signal de sortie LP étant produit chaque fois que la fréquence se trouve en dehors de la gamme admissible dans laquelle F1 (T1) et T2 (T1) sont des fonctions de la période Tl. Plus particulièrement cette caractéristique signifie que la valeur minimale admissible est déterminée par la fonction F1 (T1) ou par T1,
que la valeur maximale admissible est déterminée par la fonction F1 (T1) ou T1 et qu'un état anormal est détecté lorsque T2 se trouve à l'extérieur de ladite gamme. Dans les formes d'exécution précédentes, les limites inférieure et supérieure peuvent être détectées aisément, mais le présent dispositif permet également de détecter une seule des limites.
Si seulement la limite inférieure est à prendre en considération pour la détection, c'est-à-dire que T2 > F1 (Tl) devient la gamme admissible, le cas où la période ne saitsfait pas cette relation étant considéré comme une période anormale, chacun des circuits logiques de décision LG et LG2 représenté à la fig.
11 est modifié conformément au circuit logique de décision LG de la fig. 24 et des circuits logiques d'addition OR2 et de multiplication A8 sont ajoutés aux entrées de chacun des compteurs à deux sens de comptage CTR et CTR2 tel que représenté à la fig. 25. Dans cet exemple on suppose que les compteurs sont du type binaire à cinq bits. Cependant, comme cela a déjà été mentionné, la résolution du dispositif est améliorée en augmentant le nombre de bits du compteur. Le fonctionnement du circuit représenté à la fig. 24 est indiqué au tableau III. Contrairement au tableau I, le tableau III ne représente pas la gamme négative. Ceci est dû à la conception représentée à la fig. 25.
Plus particulièrement, bien que le compteur à deux sens de comptage CTR compte d'abord par addition puis par soustraction, le circuit logique d'addition OR3 et le circuit logique de multiplication A8 empêchent le compteur d'entrer dans le domaine négatif lors du comptage à rebours au-delà du fonctionnement de comptage par addition, étant donné que si tous les comptages de B1 à B5 donnent zéro,
le circuit logique d'addition OR3 produit un signal Tableau111
Contenu B5 B4 B3 B2 B1 B5 B4 B3 K J du compteur 16 1 0 0 0 0 0 1 1 0 15 0 1 1 1 1 1 0 0 0 1 11 0 1 0 1 1 1 0 1 0 1 10 0 1 0 1 0 1 0 1 0 1
5 0010111001
4 0010011001
3 0001111110
2 0001011110
1 00001111 10
0 0000011110 de sortie zéro et le circuit logique de multiplication A8 empêche la continuation du comptage à rebours. De la même façon le compteur CTR2 compte par addition conformément au signal Cl puis compte à rebours conformément au signal C2, mais il est empêché d'entrer dans le domaine négatif par le circuit logique d'addition OR3 et le circuit logique de multiplication A8.
La fig. 26 montre des formes d'ondes permettant d'expliquer le fonctionnement de cette variante, TW montrant la forme d'onde d'un signal transmis et RW le signal reçu, le retard de transmission n'étant pas indiqué. Pour la présente description, chaque période de TW est représentée avec une largeur de 8 impulsions d'horloge. Sous l'effet d'une perturbation pendant la transmission dans la deuxième moitié de la section no. 1, la largeur de la période de l'onde reçue est représentée comme correspondant à 13 impulsions d'horloge alors que dans la deuxième moitié de la section no. 2 la largeur de la période a été modifiée et devient 3 impulsions d'horloge.
Dans la forme d'exécution précédente, le comptage du compteur à la fin de la section no. 1 était de 8 - 13 = -5 ce qui correspond à un état anormal. Dans la présente variante le comptage du compteur à la fin de la section no. 1 donne zéro de sorte qu'aucun état anormal n'est détecté à cet endroit. Le comptage du compteur CTR2 à la fin de la section no. 2 est de 13 - 3 = 10 de sorte que l'entrée J du circuit flip-flop est à 1, ce qui correspond à un état anormal tel que représenté dans le tableau III. Il ressort des formes d'ondes représentées à la fig.
26 que dans cette variante conçue pour détecter seulement la limite inférieure, même si un état anormal se présente dans le sens inverse c'est-à-dire si l'état anormal se présente dans une direction telle que la durée de la période augmente, il est possible de détecter l'état anormal en autorisant un délai d'environ une période seulement. Lorsqu'un état anormal se présente dans un sens tel que la durée de la période augmente, un tel état peut être détecté sans délai de la même façon que dans la forme d'exécution précédente.
Les fig. 27 et 28 montrent respectivement des modifications des fig. 24 et 25 pour la détection d'un état anormal dans une direction telle que la durée de la période augmente c'est-à-dire que la gamme admissible est exprimée par une relation T2 < F2 (T1), un état anormal étant détecté chaque fois que la fréquence ne satisfait pas cette relation. Bien entendu le circuit de la fig. 27 remplace les circuits logiques de décision LG et LG2 de la fig. 11 et le circuit de la fig. 28 remplace les compteurs CTR et CTR2 delafig. 11.
Le fonctionnement du circuit de la fig. 27 est illustré par le tableau IV.
Dans la fig. 28 le compteur CCI'R est représenté par un compteur binaire à cinq bits. Dans cette variante, si un signal et tel que représenté par RW dans la fig. 26 est reçu, le contenu du compteur CTR à la fin de la section no. 1 est 8 - 13 = -5 de sorte qu'un signal 1 est appliqué à la borne J du circuit flip-flop conduisant immédiatement à la détection d'un état anormal.
La fig. 29 montre des formes d'ondes dans lesquelles l'état anormal se présente dans une direction telle que la largeur de la période de l'onde reçue RW décroît c'est-à-dire dans la direction opposée à celle décrite ci-dessus. Dans la fig. 29, on suppose que la largeur d'une période de l'onde transmise TW correspond à 8 impulsions ou unités de comptage telles que dans la fig. 26. L'exemple représenté à la fig. 29 montre que dans la deuxième moitié de la section no. i la largeur de la période de l'onde reçue a diminué jusqu'à 3 impulsions et que dans la deuxième moitié de la section no. 2 la largeur d'une période a augmenté jusqu'à 13 impulsions.
Dans ce cas, le contenu du compteur CTR à la fin de la section no. 1 est de 8 - 3 = 5 et, comme cela ressort du tableau IV, J = 0 à ce moment de sorte qu'aucun état
TableaulV
Contenu B5 B4 B3 B2 B1 Bs K J du compteur 6 0 0 1 1 0 1 1 0
5 0 0 1 0 1 1 1 0
4 0 0 1 0 0 1 1 0
3 0 0 0 1 i i 1 0
2 0 0 0 1 0 1 1 0
1 0 0 0 O i 1 1 0
0 0 0 0 0 0 1 i 0 - 1 1 1 1 1 1 0 1 0
-2 i i i i 0 0 i 0 -3 i 1 i 0 1 0 i 0
-4 1 1 1 0 0 0 1 0 -5 1 i 0 i i 0 0 1
-6 I 1 0 1 0 1 0 1 -9 i 0 i i i 0 0 1 -10 1 0 1 1 0 0 0 1 anormal n'est détecté. D'un autre côté le contenu du compteur
CTR2 à la fin de la section nô. 2 est de - 13 = et J = 1 de sorte que l'état anormal est détecté.
La variante décrite ci-dessus peut également atteindre le but du présent dispositif lorsqu'un retard d'une période est admissible.
VII. Circuit de décision analogique.
Dans tous les exemples décrits ci-dessus, on a utilisé des circuits digitaux mais il est évident que le même but peut également être atteint au moyen de circuits analogiques.
La fig. 20 montre un schéma synoptique d'une autre variante du présent dispositif utilisant un circuit analogique comme dispositif de détection d'un état anormal et la fig. 21 montre des formes d'ondes permettant d'expliquer le fonctionnement du circuit de la fig 20. Ce circuit comporte un circuit d'intégration ITG, un multivibrateur monostable OS et un circuit de comparaison COM qui sont reliés tels que représentés.
QA désigne une onde mise en forme à partir de l'onde porteuse correspondant au signal Q de la fig. 4 et présentant des écarts positif et négatif autour de la ligne zéro pendant des périodes alternatives de l'onde porteuse reçue, telle que représentée à la fig. 21. DS et IS sont respectivement une impulsion de décision et une impulsion de détermination du point initial, produites par le multivibrateur monostable OS durant la partie ascendante du signal QA. Le circuit d'intégration ITG intègre le signal QA pour produire un signal de sortie SQA qui atteint une valeur correspondant à la différence entre les largeurs des parties positive et négative du signal QA en un point précédent immédiatement DS.
Comme le montre la fig. 21, pendant la durée du signal DS, la valeur du signal de sortie SQA est maintenue pour que le circuit de comparaison CMP décide si cette valeur est à l'intérieur d'une gamme déterminée ou non. Si la valeur est à l'extérieur de la gamme donnée le comparateur CMP produit un signal de sortie LP. Pendant la durée du signal IS l'intégrateur présente la valeur initiale. En d'autres termes, on donne au signal de sortie SQA à l'origine une valeur équivalant à celle que l'on obtient lorsque l'intégrateur commence l'intégration à partir de la partie ascendante du signal QA, comme le montrent les parties pointillées du signal de sortie SQA dans la fig. 21. Ces opérations sont répétées pour réaliser un fonctionnement similaire à celui de la première forme d'exécution.
VIII. Différence de deuxième ordre ou valeur moyenne.
Dans les exemples précédents, des périodes successives de même nombre ont été comparées. La fig. 22 montre une autre forme d'exécution du présent dispositif et la fig. 23 montre des formes d'ondes permettant d'expliquer le fonctionnement de cette variante. Les symboles Q et Q ont la même signification que dans la première forme d'exécution et les signaux correspondants sont produits en redressant l'onde porteuse reçue. La fréquence du signal Q est réduite de moitié par un deuxième diviseur de fréquence S3 pour obtenir des signaux D et b. La fréquence des impulsions d'horloge produites par le multivibrateur MV est réduite de moitié par un troisième diviseur de fréquence S4 pour produire des impulsions d'horloge CK1 ayant la moitié de la fréquence.
Les signaux Q Q D D CK et CKI sont appliqués respectivement aux entrées de circuits logiques de multiplication A5, A6 et A7. Plus particulièrement le circuit logique As produit ainsi un signal de sortie C11 en réponse aux signaux Q et CK1, le circuit A6 produit un signal de sortie C12 en réponse aux signaux Q, D et CK et le circuit logique A7 produit un signal de sortie C22 en réponse aux signaux D, CK et Q. Des compteurs binaires à deux sens de comptage CTR et CTR2 comptent de façon additive en réponse au signal C11 et comptent à rebours en réponse aux signaux C12 et C22 > respectivement.
Des générateurs de signaux de synchronisation TG, et TG2 produisent des signaux de sortie C13 et C23 en réponse aux premières impulsions des signaux C22 et Cl2. Comme plus haut, les circuits logiques de décision LGI et LG2 sont utilisés pour examiner les signaux de sortie des compteurs STRI et CTR2 immédiatement avant les signaux C13 et C23 pour produire des signaux de sortie respectifs qui sont appliqués à un circuit logique d'addition QR2 pour fournir un signal de sortie LP. Les signaux C13 et C23 sont utilisés respectivement pour mettre les compteurs CTR1 et CTR2 dans leur état initial ou état zéro pour préparer le prochain comptage.
Comme le montre la fig. 23, la section no. 1 comporte trois périodes T1, T2 et T3 et le circuit représenté à la fig. 22 fonctionne de manière à vérifier T1 - (2 T2) + T3. Alors que pendant les périodes T1 et T3 le nombre d'impulsions du signal C11 est compté de façon additive, pendant la période T3 le nombre d'impulsions du signal C12 est compté de façon soustractive de sorte que la fréquence du signal C12 est double de celle du signal C11. Dans la première forme d'exécution la différence maximale des longueurs des périodes était inférieure à 0,02 ms et lorsque la différence dépassait cette valeur il était conclue qu'on était en présence d'un état anormal.
Dans la présente forme d'exécution cependant la valeur de la différence des périodes est de 1 à 2 fois celle de la première forme d'exécution de sorte que la sensibilité du dispositif est augmentée. L'expression mentionnée ci-dessus peut être modifiée de la façon suivante:
T1-(2T2)+T3 = (T1-T2)-(T2-T3) ..
= (Tl + T2 + T3) - 3T2 ..... (2)
= 3 ((T, +T2+T3)/3 - T,) .. (3)
L'équation (1) représente la différence entre les différences de deux périodes successives, c'est-à-dire la différence de deuxième ordre, alors que les équations (2) et (3) comparent les valeurs moyennes de deux paires comprenant chacune plusieurs périodes. Les sections suivant la section no. 2 peuvent être traitées de la même façon.
Ces relations peuvent être généralisées comme suit. En prenant des première et seconde périodes rapprochées comprenant respectivement m/2 et 1/2 périodes, où m et 1 sont des nombres entiers, les valeurs moyennes des première et seconde périodes sont comparées pour conclure à la présence d'un état anormal lorsque la différence dépasse une valeur déterminée.
L'expression rapproché est utilisée ici dans un sens général qui inclut les cas où les deux sections sont adjacentes, le cas où une période est comprise dans l'autre et le cas où les deux périodes se recouvrent partiellement.
** ATTENTION ** start of the DESC field may contain end of CLMS **.
11. Device according to claim 7, characterized in that each decision logic circuit comprises a third logic multiplication circuit (A3) to form the logic product of the content of two upper stages of the associated counter, a logic addition circuit (ORl ) to form the logical sum of the output signal of the third logic multiplication circuit (A3) and the inverse signal of the signal corresponding to the content of a stage of the associated counter higher than said two stages and a flip-flop circuit (FF) connected so as to receive the output signal from the addition logic circuit (OR1) and the inverse of this signal.
12. Device according to claim 1, characterized in that the detection circuit (DET) comprises a circuit (S2) controlled by the carrier wave received to produce a bipolar rectangular signal (QA) changing polarity at each period of the carrier wave received, an integrator (ITG) to integrate the output signal of said circuit (S2), a comparator (CMP) controlled by the output signal of the integrator to form a signal corresponding to the difference between the widths of the positive parts and negative of the rectangular signal, a monostable multivibrator (OS) controlled by the output signal of said circuit to produce a pulse for determining the starting point applied to the integrator and a decision pulse applied to the integrator and to the comparator.
13. Device according to claim 1, characterized in that the detection circuit (DET) comprises a first frequency divider (S2) for dividing the frequency of the received carrier wave and producing a first (Q) and a second (Q ) unipolar rectangular signal, the second being the inverse of the first, a second frequency divider (S3) controlled by the first rectangular signal to produce positive (D) and negative (D) rectangular waves, a source of pulses clock (MV), a third frequency divider (S4) for producing clock pulses (CK1) of a reduced frequency, a first logic multiplication circuit (A5) for forming the logic product of said first rectangular signal and pulses reduced frequency clock,
a second logic multiplication circuit (A6) to form the logic product of said second rectangular signal, the positive rectangular wave and clock pulses, a third logic multiplication circuit (A7) to form the logic product of the wave negative rectangular, and clock pulses (CK) produced by said source (MV) and said second rectangular signal, a first counter with two counting directions (CTR1) controlled by the output signals of said first and second logic multiplication circuits , a first logic decision circuit (LGI) connected to the output of the first counter with two counting directions,
a first synchronization signal generator (TG1) controlled by the output signal of the third multiplication logic circuit (A7) to supply an output signal applied to the first counter and to the first decision logic circuit, a second two-way counter of counting (CTR2) controlled by the output signals of the first and third logic multiplication circuits, a second synchronization signal generator (TG2) controlled by the output signal of the second logic multiplication circuit to provide an output signal applied to the second counter and a second logic decision circuit (LG2) and a logic addition circuit (OR2) for forming the logical sum of the output signals of said first and second logic decision circuits.
The present invention relates to a protection device, intended to protect an electric current transmission line connecting two electric stations against an abnormal variation in the characteristics of the current, this device comprising, at each end of the line, at least one protection relay , a transmitting station making it possible to transmit a signal constituted by a radio-carrying carrier, frequency modulated in response to variations in the characteristics of the current at the corresponding end of the line and a receiving station arranged so as to receive and demodulate the signal transmitted by the transmitting station placed at the other end of the line, this receiving station being associated with a circuit for detecting the variation in the frequency of the carrier wave arranged so as to control said protection relay as a function of this variation .
By way of explanation, fig. 1 of the accompanying drawing shows an installation comprising a device as mentioned above.
In the installation according to fig. 1 a TL transmission line to be protected connects two spaced power stations A and B, and the secondary current of a CT current transformer associated with the TL transmission line is supplied to a relay associated with a transmitter and a receiver. The level of the secondary current is transformed in the relay, then transmitted to the other power station after being subjected to frequency modulation in the transmitter. Similarly, the frequency modulated signal from the other center is received by the receiver of the first center and is demodulated. The demodulated signal and the signal from the first control unit are used to actuate the relay so as to cause it to function as a differential relay or as a phase comparison relay for example.
In such an installation, it is necessary to correctly detect the abnormal conditions of the transmitted signals so as to avoid erroneous operation of the protection device under the effect of an abnormal state. For this purpose, a frequency range monitoring method was used. More particularly, if the carrier frequency Fo has a variation of + AF, the frequency of the received wave is in the range of F0 - F to Fo + AF. In this case, the frequency of the received wave is monitored so as to detect signals having frequencies outside this range which are abnormal signals. However, the detection efficiency is low in this case.
Even if the frequency varies due to noise, an abnormal condition cannot be detected as long as the received frequency is within the given range. However, demodulated waves often present an abnormal state.
A typical example of this case is shown in FIGS. 2a and 2b, the first representing a transmitted wave and the second a received wave. In the two figures, the transmission delay was not taken into account. For example, F0 1800 Hz and AF = 600 Hz so that the normal frequency range is between 1200 and 2400 Hz. Fig. 2a shows part of a transmitted wave having a frequency of 1200 Hz, while FIG. 2b shows the corresponding part of the received wave in which the shape of the wave has a disturbance near a zero crossing point as a result of noise and has a frequency of 2400 Hz.
The frequency range monitoring device cannot, however, detect an abnormal state and yet the received signal does have such a state since its waveform is strongly disturbed by noise. Even if we exclude such an extreme case, there are many cases in which variations within the normal frequency range cannot be overlooked.
Figs. 3a and 3b show an example of such a case in which the zero crossing point of a signal having a frequency of 1800 Hz (fig. 3a) has been shifted by a noise so that the frequency of a period is found reduced to 1500 Hz while the following period presents a frequency increased to 2250 Hz as shown in fig. 3b. In this case also the abnormal state cannot be detected and yet this effect reflects a disturbance as in the case of FIG. 2.
The object of the present invention is to provide a device for
protection not having the drawbacks mentioned above.
To this end, the device according to the invention is characterized in that the detection circuit is arranged so as to make it possible to compare the lengths of successive periods or very close to the received carrier wave and to discriminate between the variations normal frequency of the carrier wave, resulting from the modulation of the signal in the transmitting station, and abnormal variations in this frequency resulting from disturbances during the transmission or reception of this signal, so as to avoid triggering or inadvertent activation of the protection relay.
Instead of making a direct comparison of the lengths of two successive periods of the received carrier wave, this comparison can be made indirectly from that of two average periods in contiguous sections of the carrier wave or of functions of such medium periods. Thus, the detection circuit can be designed so as to establish a relation Fl (Tl) <T2 or T2 <F2 (T1) or F <(Tl) <T2 <F2 (Tl) to determine an admissible range of variations in the frequency of the carrier wave, T1 representing an average period of any section of the received carrier wave, T2 an average period of a contiguous section or very close to said section and F1 (T1) and F2 (T1) being functions of the average period T1.
The detection of an abnormal state can be carried out by means of an analog or digital circuit.
Figs. 4 to 29 of the appended drawing represent, by way of example, different embodiments of the device according to the invention.
Fig. 4 is a block diagram of a first embodiment of the device.
Fig. 5 is a block diagram showing an example of a design of the LG decision logic circuit of FIG. 4.
Fig. 6 shows waveforms to explain the operation of the device of FIGS. 4 and 5.
Fig. 7 is a connection diagram of a modified detection circuit.
Fig. 8 shows waveforms in a frequency division circuit slightly modified compared to that of FIG. 4.
Fig. 9 shows a circuit for detecting an abnormal state slightly modified compared to that of FIG. 4.
Fig. 10 shows a variant of the decision logic circuit of FIG. 5.
Fig. 1 1 shows another example of a detection circuit.
Fig. 12 shows another variant of a detection circuit.
Fig. 13 is an explanatory diagram of the operation of the circuit of FIG. 12.
Figs. 14, 15 and 16 are graphical representations of the admissible variation of the periods.
Fig. 17 is a block diagram of a variant of the circuit of FIG. 12.
Figs. 18 and 19 are graphical representations of the admissible range for the periods in the variant embodiment according to FIG. 17.
Fig. 20 is a block diagram of another variant of the detection circuit using an analog circuit.
Fig. 21 shows the waveforms corresponding to the circuit of FIG. 20.
Fig. 22 is a block diagram of another variant of the detection circuit.
Fig. 23 shows waveforms used to explain the operation of the circuit according to FIG. 22.
Fig. 24 shows a variant of a decision logic circuit and
fig. 25 a variant of a counter counting in both directions, these elements having to be replaced in the circuit of FIG. 11 for detection of the lower limit of the frequency only.
Fig. 26 shows waveforms making it possible to explain the operation of the circuit of FIG. 1 1 with the modifications according to fig. 24 and 25.
Figs. 27 and 28 respectively show variants of FIGS. 24 and 25 which are to be substituted in the circuit of fig. 1 1 for detection of the upper frequency limit only and
fig. 29 shows waveforms making it possible to explain the operation of the circuit of FIG. 1 1 with the substitution of the circuits according to fig. 27 and 28.
Fig. 4 shows a carrier wave connection device comprising an SD transmitter device, a receiver device
RC and a relay device RY which are identical to those used in fig. 1. An input signal I coming from the transmission line TL is transformed into a signal having an appropriate amplitude and a bandwidth limited by a filter SF located in the transmitting device SD. The signal is then transmitted to the receiving end via a voltage-frequency converter VF.
At the receiving end the waveform of the carrier signal RW is shaped by a shaping circuit SI forming part of the receiver device RC and the output signal RT is demodulated by a frequency-voltage converter FV. The output signal of this FV converter is applied to the relay device RY to activate it. The shaping circuit S1 is of course provided with a conventional filter as is normally necessary in this technique.
A device for detecting an abnormal condition DET is connected to the output of the shaping device S1. It has a frequency division circuit S2 which reduces the frequency of the output signal by half, thereby producing output signals Q and Q.
The device DET furthermore comprises a multivibrator MV which produces a clock signal CK, logic multiplication circuits A1 and A2 and a counter CTR with two counting directions which counts additively in response to the output signal Cl coming from the circuit logic A <and counts in the negative direction in response to the Cz output signal from logic circuit A2. These circuit elements being well known per se, they are not described in detail here.
The device also includes a clock signal generator circuit TG which produces a signal C3 in response to the first pulse of the signal C1, the signal C3 being applied to the counter.
CTR to place it originally in a state as described below. The signal C3 is also applied to a logic decision circuit LG which is designed so as to determine the content of the counter CTR immediately before the signal C3 to produce an output signal LP which is applied to a relay device RY to control the operation of this one.
Fig. 5 shows an example of a decision logic circuit LG comprising logic multiplication circuits A3 and A4, a logic addition circuit OR1, a negation gate circuit Nl and a flip-flop circuit JK designated by FF. For the present description, it is assumed that the counter CTR represented in FIG.
4 is a four-stage binary counter and that the output signals B4 and B3 of the two significant stages as well as the inverted signals B4 and B3 of B4 and B3 are applied respectively to the logic multiplication circuits A3 and A4.
The output signals from logic circuits A3 and A4 are applied to terminal K of the flip-flop circuit FF via the addition logic circuit OR1. The output signal from logic circuit OR1 is inverted by circuit Nl then applied to the terminal
J of the flip-flop circuit FF, the input circuit for the clock signal of this flip-flop circuit being connected so as to receive the signal C3. As is well known in this technique, the output signal of the flip-flop circuit is determined by the input signals applied to the terminals J and K immediately before the input signal to the terminal CP. These operations will be described later in connection with the operation of the entire device.
The operation of the connection device described above is as follows. Table 1 and the diagram in fig. 6 are used to explain the operation of the DET abnormal condition detection device shown in FIG. 4.
In fig. 6 the symbols RW and CK have the meanings mentioned above, C represents the logical product of Q and
CK and C2 the logical product of Q and CK. Consequently, the counter CTR counts additively during the duration of Q but counts down during the duration of Q. If the counter R is a binary counter with four stages, it has 16 output states 0, 1, 2,. .15 as shown in Table 1.
Table I
Content of B4 B3 B2 Bl B4 B3 K J counter (Cl + C2)
0 0 0 O 0 1 1 1 0
l (ou-15) 0 0 0 1 1 1 1 0 0
2 O 0 i O 1 1 1 O
3 0 O 1 1 1 1 i O
4 O 1 0 O 1 O 0 1
5 O l O l l O O
6 0 1 1 0 1 0 0
7 0 1 1 1 1 0 0
8 1 0 0 0 0 1 0
9 1 0 0 1 0 1 0 1 10 1 0 1 0 0 1 0 Il (or -5) 1 0 1 1 O 1 0 1 12 (or-4) 1 1 0 0 0 0 1 1 13 (or -3 ) 1 1 0 1 0 0 1 0 14 (ou2) 1 1 1 0 0 0 1 0 15 (or -1) 1 1 1 1 0 0 1 0
Assuming that the counter CTR is originally put in state 1 by the signal C3,
the counter has state 2 in response to the second signal C1. Thus, the counter counts successively in an additive fashion and counts down in response to the signals C2. The output signal of the counter CTR corresponding to the last pulse of the signal C2, that is to say the output signal immediately preceding the signal C3, represents the difference between the numbers of pulses of the signals C1 and C2, c ' that is, the difference between the durations of Q and Q that follow these signals. These relationships are described with reference to the four sections no. 1 to no. 4 of the carrier wave RW shown in fig. 6.
In section no. 1 the two signals C1 and C2 have six pulses, so that immediately before the signal C3 the content of the counter CTR is just zero and B3 = B4 = 0. Consequently, the output signal of the logic circuit A4 is 1 so that the inputs K and J of the flip-flop circuit FF are each at zero. Under the effect of these input states J and K, the flip-flop circuit
FF is reset to zero and produces a 0 signal at the LP output. If the output terminal LP was already in state 0, this state will be maintained in accordance with the operation of the flip-flop circuit of the type
JK.
In section no. 2, the signals C1 and Cz comprise respectively 9 and 5 pulses, so that the content of the counter CTR immediately before the signal C3 is equal to 4, that is to say B1 = B2 = B4 = 0 and B3 = 1 Consequently, the output signals of the two logic circuits A3 and A4 shown in FIG. 5 are at zero and the inputs K and J are respectively at zero and at 1. Consequently, when the signal C3 is applied, the flip-flop circuit switches and the output LP becomes 1.
In section no. 3 the signals C1 and C2 respectively comprise 5 and 10 pulses and the content of the counter
CTR immediately before signal C3 is -5 so that B1 = B2 = B4 = 1 and B3 = 0 as in the case of content +11. In this case also, since J = 1 and K = 0 the flip-flop circuit FF maintains its state 1 even if it receives the signal C3.
In section no. 4 the signals C1 and C2 comprise respectively 5 and 6 pulses so that the content of the counter CTR immediately before the signal C3 is -1 and B1 = B2 = B3 = B4 = I, J = 0 and K = 1. Consequently, during from the arrival of signal C3 the flip-flop circuit is reset to state 0 and its output LP = 0.
In the example described above, the flip-flop circuit FF produces an output signal 1 when the number of pulses of the signal C1 is four pulses greater than that of the signal
C2 or that the number of pulses of signal C2 is greater than five pulses than that of signal C1. In other words the periods of the carrier wave received in successive sections are compared with each other and when the difference is greater than a determined value, the device decides that an abnormal state is present in the received signal and the LP output signal is produced. In response to this signal LP, the relay device RY is controlled in different ways.
For example, while the output signal LP is being produced, the output circuit of the relay device may be interrupted or a cut-off delay device may be interposed between the decision logic circuit LG and the relay device RY to increase the duration of the LP output signal. Alternatively, the sensitivity of the relay device RY can be reduced during the duration of the signal LP where the decision time of the decision logic circuit can be increased.
In this example, when the number of signal pulses
Cl is greater than that of signal C2 from 4 to 11 pulses or when the number of pulses of signal C2 is greater than that of signal C, from 5 to 12 pulses, the device for detecting an abnormal state comes into operation function, but if the difference between these pulses exceeds said ranges, the abnormal state cannot be detected. For example when the signals C1 and C2 comprise respectively 15 to 3 pulses the content of the counter is 12 and Bl = B2 = 0, B3 = B4 = 1 so that the state is considered normal. However, if a sufficient number of stages are used in the counter the above-mentioned limit can be extended. For example, using an 8-bit counter, you can count up to 255 pulses which is sufficient for normal applications.
The detection device does not operate while the signals transmitted between the panels are normal, but detects abnormal signals at high speeds and with high sensitivity.
More particularly when the transmitted signal is normal, the slope of the waveform of the input signal to the voltage-frequency converter VF being reduced by the filter SF, the frequency of the transmitted wave does not vary rapidly. For example when the input current I has a frequency of 60 Hz and the carrier frequency Fo = 1800 Hz, the width of the frequency offset AF = 600 Hz, so that in the stationary state the frequency varies between 1200 Hz and 2400 Hz and the period varies between 0.83 ms and 0.42 ms, but the maximum difference between the periods of adjacent wave sections is approximately 0.06 ms.
Even if the formation part and the distortion of a leakage current are taken into account, it is possible to limit the variation of the frequency or the period to values lower than the values indicated above.
However, in practice, a certain tolerance is necessary so that whenever values exceeding the normal values indicated above appear, the device is able to immediately decide at high speed and with great sensitivity that an abnormal state occurs in the transmitted signal.
It follows from the above that the present device can detect an abnormal state at the latest in the period following the period in which the abnormal state has appeared, so that the response speed is much greater than that of known devices.
The following examples illustrate some possible modifications and variants of the present device.
I. Modification in the periods to be compared.
In the circuit of fig. 4 the frequency divider S2 was used for switching between addition counting and subtraction counting at each period of the carrier wave.
If one wants to carry out a demodulation in each half period, one substitutes a negation circuit N for the frequency divider S2 as shown in fig. 7, to compare the positive and negative periods, which further increases the speed. In this case, the device can operate as desired when the addition counting is carried out in the period in which the RT output of the rectifier S1 is at 1 and when the subtraction counting is carried out in the period in which RT = 0.
Alternatively, it is possible to compare the widths of n / 2 adjacent periods (n being an integer) by slightly modifying the design of the frequency divider S2. This modification is useful when the carrier frequency is significantly greater than the frequency of the input current so that the device is insensitive to disturbances of about a period and can avoid false detection. Fig. 8 shows the waveforms of the RT, Q and Q signals when n = 5.
II. Changing the frequency of the clock pulses.
In fig. 6 for the sake of clarity, the Q and Q signals and the CK clock pulses have been shown in such a way that the ascending and descending parts of the Q and Q signals and the CK clock pulses do not occur at the same time. However, even if they occur simultaneously, the problem of this coincidence can be easily eliminated by increasing the resolution by increasing the frequency of the clock pulses.
Alternatively, a circuit such as that of FIG. 9 can be used. In this case, the MV multivibrator and the logic circuits A1 and A2 of FIG. 4 can be replaced by multivibrators MVI and MV2 which are designed so as to produce signals C1 and Cl respectively in synchronism with the signals Q and Q. The signals C1 and C2 are used in the same way as those of FIG. 4.
III. Modification of the LG decision logic circuit.
In the example of fig. 4 the device for detecting an abnormal state comes into operation when the number of pulses of signal C1 is greater than that of signal C2 by 4 or more pulses and when the number of pulses of signal C2 is greater of 5 or more pulses than that of signal C1, that is to say that the difference is 1 pulse. This can be improved by increasing the resolution of the device. In other words, by increasing the decision limit by choosing an appropriate value for the frequency of the clock pulses, a difference of one pulse can be overlooked. This difference can also be eliminated by slightly modifying the circuit shown in fig. 5.
Fig. 10 shows an example of such a modified circuit in which the output signal of a logic multiplication and negation circuit NA1 responding to the signals B1 and B2 of the lower stages of the counter, is applied to an additional input of a gate circuit AND designated by
A3. As shown in Table II, when the content of the counter is between - 1 and -3, the state of the output of the AND gate circuit A3 is 1 and when the content of the counter is between 0 and +3 I ' exit status of door A4 becomes 1, so that the goal is reached.
It is thus possible to obtain any desired limit value of the frequency by using logic circuits of a relatively simple design. Since such a modification is obvious to a person skilled in the art, it is not described in detail here.
Table 11
Content B4 B3 B2 Bl NA1 A3 A4 CRI of the counter output output output output +5 0 1 0 1 1 0 0 0
4 0 1 0 0 0 0 0 0
3 0 0 1 1 1 0 1 1
2 0 0 1 0 1 1
1 0 0 0 1 1 0 1 1
0 00000 0 1 1 -1 1 1 1 1 1 1 0 1 -2 1 1 1 0 1 1 0 1 -3 1 1 0 1 1 1 0 1 -4 1 1 0 0 0 0 0 0 -5 1 0 1 1 1 0 0 0
IV. Duplication of the detection device.
In the circuit of fig. 4, two periods of the carrier wave were compared for the decision concerning each set of two periods. It is also possible to use two counters with two counting directions to alternately obtain a decision. More particularly, one counter is used to count by addition in response to the signal Q and to count down in response to the signal Q, and the other counter is used to count in the additive direction in response to the signal
Q and to count down in response to the Q signal. By means of this modified arrangement it becomes possible to make a decision in each period by comparing a period with a previous period, so that the detection speed is increased.
Fig. 11 shows an example of such a modified arrangement.
To the device for detecting an abnormal state DET shown in FIG. 4, a second counter CTR2 with two counting directions is added, a second generator of timing signals
TG2 and a second logic decision circuit LG2 which are identical to the corresponding elements CTR, TG and LG shown in FIG. 4, except that they are connected to receive the signal C2 from the logic multiplication circuit A2. An addition logic circuit OR2 is used to produce an output signal corresponding to the logic sum of the output signals from the two decision logic circuits LG and LG2.
V. Monitoring of the frequency domain.
It is possible to detect the frequency domain by adding certain elements to the circuit shown in fig. 4. Fig. 12 shows an example of such a modification and FIG. 13 shows the waveforms of the corresponding signals. A synchronization signal generator TG1 corresponds to the generator TG of FIG. 4 with respect to which it has an additional input C1 and an additional output C4, the signal of the latter being applied to a logic decision circuit LG1. Signal C4 corresponds to the first pulse of the signal
Cl shown in fig. 13. The LGA decision circuit is similar to the LG circuit in fig. 4 but has a number of additional functions.
More particularly, in the circuit of FIG. 4 the circuit LG determines the difference between the numbers of pulses of the signals C1 and C2 in response to the signal C3 immediately following these signals, while in the circuit of FIG. 12, the signal C4 is also applied to the decision circuit LGA, so that it examines the output of the counter CTR, that is to say the number of pulses of the signal C1 immediately preceding the signal C4. Using a logic circuit similar to that of fig. 4, it is possible to control the upper and lower limits of the frequency and thus monitor the frequency domain.
This property is illustrated by the graph in fig. 14, in which the abscissa represents the output of the counter CTR immediately preceding the signal C4, that is to say the first period T1, and the ordinate represents the output of the counter CTR immediately preceding the signal C3, ie ie the difference (T1-T2) between the first and the second period T1, T2 respectively the graph shows a range of permissible periods, the LGA decision circuit of FIG. 12 producing an LT output signal outside this range. Fig. 15 is a modified graph in which the ordinate of FIG. 14 is replaced by the period T2.
If one incorporates the characteristics shown in fig. 12 to the circuit of fig. 11, upper and lower limits are imposed on the period T2 so that a range of admissible periods as shown in FIG. 16 can be obtained, the monitoring of the period range being therefore more rigorous.
VI. Monitoring of differential operation.
It is also possible to modify the circuit shown in fig. 12 so that the difference detection limit determined by the C3 signal can be varied automatically according to the number of C1 signals counted by the signal
C4. Under normal conditions, since the difference between successive periods appears in proportion to the period, the detection sensitivity can be improved by establishing a detection limit corresponding to the difference. Fig. 17 is a block diagram showing this modification and FIGS. 18 and 19 are graphs showing the characteristics of permissible periods.
The circuit of fig. 17 comprises a register RG in addition to the circuit elements shown in FIG. 12 The register RG is connected between the synchronization signal generator TGA and a decision logic circuit LGB. In response to signal C4 from the generator
LOB, the register RG stores the output signal of the counter CTR at this moment, that is to say a period T1.
Similarly to the LGA decision logic circuit shown in FIG. 12, the LGB decision logic circuit controls the output signal of the counter CTR at the time of the appearance of the signal C3 OR the difference T2 - T1, but it varies the admissible value according to the content stored in the register RG as shown in fig. 18. If we replace the ordinate T1 - T2 of fig. 18 by T2, the graph shown in fig. 19.
The characteristic shown in fig. 18 can be easily obtained using a well known logic circuit. The inclined part of the curve can be made variable continuously or discontinuously, the slope and steps being also variable. The circuit shown in fig. 17 gives a characteristic of the admissible periods expressed by the relation F1 (T1) <T2 <T2 (T1), an output signal LP being produced each time the frequency is outside the admissible range in which F1 (T1) and T2 (T1) are functions of the period Tl. More particularly this characteristic means that the minimum admissible value is determined by function F1 (T1) or by T1,
that the maximum admissible value is determined by the function F1 (T1) or T1 and that an abnormal state is detected when T2 is outside of said range. In the previous embodiments, the lower and upper limits can be easily detected, but the present device also makes it possible to detect only one of the limits.
If only the lower limit is to be taken into account for the detection, that is to say that T2> F1 (Tl) becomes the admissible range, the case where the period does not know does this relationship being considered as an abnormal period, each of the logic decision circuits LG and LG2 shown in FIG.
11 is modified in accordance with the LG logic decision circuit of FIG. 24 and logic circuits OR2 and multiplication A8 are added to the inputs of each of the two-way counters CTR and CTR2 as shown in FIG. 25. In this example, it is assumed that the counters are of the five-bit binary type. However, as already mentioned, the resolution of the device is improved by increasing the number of bits of the counter. The operation of the circuit shown in fig. 24 is shown in Table III. Unlike Table I, Table III does not represent the negative range. This is due to the design shown in fig. 25.
More particularly, although the two-way counter CTR counts first by addition and then by subtraction, the addition logic circuit OR3 and the multiplication logic circuit A8 prevent the counter from entering the negative domain during the counting countdown beyond the addition counting operation, since if all the counts from B1 to B5 give zero,
the logic circuit of addition OR3 produces a signal Tableau111
Content B5 B4 B3 B2 B1 B5 B4 B3 KJ of counter 16 1 0 0 0 0 0 1 1 0 15 0 1 1 1 1 1 0 0 0 1 11 0 1 0 1 1 1 0 1 0 1 10 0 1 0 1 0 1 0 1 0 1
5 0010111001
4 0010011001
3,0001111110
20001011110
1 00001111 10
0 0000011110 zero output and the logic multiplication circuit A8 prevents the countdown from continuing. In the same way the counter CTR2 counts by addition in accordance with the signal C1 then counts down in accordance with the signal C2, but it is prevented from entering the negative domain by the logic circuit of addition OR3 and the logic circuit of multiplication A8.
Fig. 26 shows waveforms making it possible to explain the operation of this variant, TW showing the waveform of a transmitted signal and RW the received signal, the transmission delay not being indicated. For the present description, each period of TW is represented with a width of 8 clock pulses. Under the effect of a disturbance during transmission in the second half of section no. 1, the width of the period of the received wave is represented as corresponding to 13 clock pulses whereas in the second half of section no. 2 the width of the period has been changed to 3 clock pulses.
In the previous embodiment, counting the counter at the end of section no. 1 was 8 - 13 = -5 which corresponds to an abnormal state. In this variant the counting of the counter at the end of section no. 1 gives zero so that no abnormal condition is detected at this location. The counting of counter CTR2 at the end of section no. 2 is 13 - 3 = 10 so that the input J of the flip-flop circuit is at 1, which corresponds to an abnormal state as shown in table III. It appears from the waveforms shown in FIG.
26 that in this variant designed to detect only the lower limit, even if an abnormal state occurs in the opposite direction, that is to say if the abnormal state occurs in a direction such that the duration of the period increases, it is possible to detect the abnormal state by allowing a delay of only about a period. When an abnormal state occurs in a direction such that the duration of the period increases, such a state can be detected without delay in the same way as in the previous embodiment.
Figs. 27 and 28 respectively show modifications of FIGS. 24 and 25 for the detection of an abnormal state in a direction such that the duration of the period increases, that is to say that the admissible range is expressed by a relation T2 <F2 (T1), an abnormal state being detected each time the frequency does not satisfy this relationship. Of course the circuit of fig. 27 replaces the logic decision circuits LG and LG2 of FIG. 11 and the circuit of fig. 28 replaces the delafig CTR and CTR2 counters. 11.
The operation of the circuit of fig. 27 is illustrated in Table IV.
In fig. 28 the CCI'R counter is represented by a five-bit binary counter. In this variant, if a signal and as represented by RW in FIG. 26 is received, the content of the counter CTR at the end of section no. 1 is 8 - 13 = -5 so that a signal 1 is applied to terminal J of the flip-flop circuit leading immediately to the detection of an abnormal state.
Fig. 29 shows waveforms in which the abnormal state occurs in a direction such that the width of the period of the received wave RW decreases, that is to say in the direction opposite to that described above. In fig. 29, it is assumed that the width of a period of the transmitted wave TW corresponds to 8 pulses or counting units such as in FIG. 26. The example shown in fig. 29 shows that in the second half of section no. i the width of the period of the received wave decreased to 3 pulses and that in the second half of section no. 2 the width of a period increased to 13 pulses.
In this case, the contents of the CTR counter at the end of section no. 1 is 8 - 3 = 5 and, as shown in Table IV, J = 0 at this time so that no state
TableaulV
Content B5 B4 B3 B2 B1 Bs K J of the counter 6 0 0 1 1 0 1 1 0
5 0 0 1 0 1 1 1 0
4 0 0 1 0 0 1 1 0
3 0 0 0 1 i i 1 0
2 0 0 0 1 0 1 1 0
1 0 0 0 O i 1 1 0
0 0 0 0 0 0 1 i 0 - 1 1 1 1 1 1 0 1 0
-2 i i i i 0 0 i 0 -3 i 1 i 0 1 0 i 0
-4 1 1 1 0 0 0 1 0 -5 1 i 0 i i 0 0 1
-6 I 1 0 1 0 1 0 1 -9 i 0 i i i 0 0 1 -10 1 0 1 1 0 0 0 1 abnormal is detected. On the other hand the content of the counter
CTR2 at the end of section no. 2 is from - 13 = and J = 1 so that the abnormal state is detected.
The variant described above can also achieve the aim of the present device when a delay of a period is admissible.
VII. Analog decision circuit.
In all the examples described above, digital circuits have been used but it is obvious that the same goal can also be achieved by means of analog circuits.
Fig. 20 shows a block diagram of another variant of the present device using an analog circuit as a device for detecting an abnormal state and FIG. 21 shows waveforms making it possible to explain the operation of the circuit of FIG. 20. This circuit includes an ITG integration circuit, a monostable multivibrator OS and a comparison circuit COM which are connected as shown.
QA designates a wave shaped from the carrier wave corresponding to the signal Q in FIG. 4 and having positive and negative deviations around the zero line during alternative periods of the received carrier wave, as shown in FIG. 21. DS and IS are respectively a decision pulse and an initial point determination pulse produced by the monostable multivibrator OS during the ascending part of the QA signal. The integration circuit ITG integrates the signal QA to produce an output signal SQA which reaches a value corresponding to the difference between the widths of the positive and negative parts of the signal QA at an immediately preceding point DS.
As shown in fig. 21, during the duration of the signal DS, the value of the output signal SQA is maintained so that the comparison circuit CMP decides whether this value is within a determined range or not. If the value is outside the given range, the CMP comparator produces an LP output signal. During the duration of the IS signal, the integrator presents the initial value. In other words, the output signal SQA at the origin is given a value equivalent to that obtained when the integrator begins integration from the ascending part of the signal QA, as the parts show. dotted lines of the SQA output signal in fig. 21. These operations are repeated to perform an operation similar to that of the first embodiment.
VIII. Second order difference or mean value.
In the previous examples, successive periods of the same number were compared. Fig. 22 shows another embodiment of the present device and FIG. 23 shows waveforms to explain the operation of this variant. The symbols Q and Q have the same meaning as in the first embodiment and the corresponding signals are produced by rectifying the received carrier wave. The frequency of the signal Q is halved by a second frequency divider S3 to obtain signals D and b. The frequency of the clock pulses produced by the multivibrator MV is reduced by half by a third frequency divider S4 to produce clock pulses CK1 having half the frequency.
The signals Q Q D D CK and CKI are applied respectively to the inputs of logic multiplication circuits A5, A6 and A7. More particularly, the logic circuit As thus produces an output signal C11 in response to the signals Q and CK1, the circuit A6 produces an output signal C12 in response to the signals Q, D and CK and the logic circuit A7 produces an output signal C22 in response to signals D, CK and Q. Two-way binary counters CTR and CTR2 additively count in response to signal C11 and count down in response to signals C12 and C22> respectively.
Synchronization signal generators TG, and TG2 produce output signals C13 and C23 in response to the first pulses of signals C22 and Cl2. As above, the LGI and LG2 decision logic circuits are used to examine the output signals of the STRI and CTR2 counters immediately before the signals C13 and C23 to produce respective output signals which are applied to an addition logic circuit QR2. to provide an LP output signal. The signals C13 and C23 are used respectively to put the counters CTR1 and CTR2 in their initial state or zero state to prepare the next count.
As shown in fig. 23, section no. 1 comprises three periods T1, T2 and T3 and the circuit shown in FIG. 22 operates to verify T1 - (2 T2) + T3. While during periods T1 and T3 the number of pulses of signal C11 is counted additively, during period T3 the number of pulses of signal C12 is counted subtractively so that the frequency of signal C12 is double that of signal C11. In the first embodiment, the maximum difference in length of the periods was less than 0.02 ms and when the difference exceeded this value it was concluded that there was an abnormal state.
In the present embodiment, however, the value of the difference in periods is 1 to 2 times that of the first embodiment, so that the sensitivity of the device is increased. The expression mentioned above can be modified as follows:
T1- (2T2) + T3 = (T1-T2) - (T2-T3) ..
= (Tl + T2 + T3) - 3T2 ..... (2)
= 3 ((T, + T2 + T3) / 3 - T,) .. (3)
Equation (1) represents the difference between the differences of two successive periods, i.e. the second-order difference, while equations (2) and (3) compare the mean values of two pairs each comprising several periods. The sections following section no. 2 can be treated in the same way.
These relationships can be generalized as follows. By taking first and second close periods comprising respectively m / 2 and 1/2 periods, where m and 1 are whole numbers, the average values of the first and second periods are compared to conclude that an abnormal state is present when the difference exceeds a determined value.
The term close together is used here in a general sense which includes cases where the two sections are adjacent, the case where one period is included in the other and the case where the two periods overlap partially.