La présente invention se rapporte à un procédé pour transmettre de l'information digitale entre un poste central et un ensemble de plusieurs postes éloignés. Ceux-ci peuvent dépendre d'une installation de contrôle comprenant une unité de contrôle centrale reliée à un ensemble de plusieurs répondeurs, ceci par l'intermédiaire d'un réseau de distribution électrique. L'installation pour mettre en oeuvre le procédé peut comprendre des moyens pour interroger séquentiellement ces répondeurs.
L'invention a pour but d'assurer que l'exploration d'un bit ultérieur d'un groupe de bits ait lieu seulement après que le bit précédent a été transmis par la voie la plus longue.
Dans le passé, les compteurs domestiques et industriels étaient relevés par une personne employée de la compagnie qui effectuait la lecture visuelle de chacun des compteurs. Ce procédé prenait du temps et était relativement coûteux sans pour autant empêcher une lecture erronée d'un compteur. De plus, cette lecture visuelle ne permettait pas de déceler rapidement un compteur défectueux. Afin d'éviter ces difficultés, on a développé des techniques de lecture automatique des compteurs qui utilisaient soit le réseau de puissance lui-même, soit des lignes téléphoniques comme moyen de communication.
L'utilisation de lignes téléphoniques n'était pas souhaitable pour des raisons pratiques, étant donné que celles-ci n'étaient pas toujours disponibles. Un système de transmission comprenant les lignes de distribution de puissance était évidemment disponible pour chacun des compteurs mais la multiplicité des voies de longueurs différentes d'un réseau de distribution de puissance conventionnelle entraînait des temps de propagation variables qui n'étaient pas toujours pris en considération lorsqu'une information était transmise sur le réseau. Ces temps de propagation variables présentaient toujours une voie pour laquelle le temps de propagation était le plus grand.
Toutefois, cette voie dépendait, au moins en partie, des changements de température et plus particulièrement de l'enclenchement et du déclenchement des transformateurs du réseau lorsque la puissance délivrée devait être modifiée.
Le brevet US No. 2 705 795, accordé à Fick et al., expose (colonne 2, lignes 5-35) un système de transmission d'impulsions où les impulsions parviennent au récepteur par une série de canaux de transmission, avec différents retards. Les intervalles séparant les impulsions sont choisis de manière que le début d'une nouvelle impulsion n'est reçu qu'après la fin de la précédente.
Selon ce brevet le rythme maximum de transmission est augmenté lorsque diminue le retard maximum occasionné par le problème des trajets multiples et diminué dans le cas contraire. En revanche, dans ce brevet, I'intervalle, pour un canal donné, est constant, le rythme de transmission de données n'est pas rendu maximum en variant l'intervalle, mais simplement en modifiant le nombre de canaux de transmission.
Le mérite de ce brevet est d'avoir reconnu le problème des trajets multiples, quoique dans un contexte bien différent. Il s'agit dans le brevet Fick, de communication radio à grande distance impliquant des réflexions multiples entre la terre et la ionosphère. Mais les techniques exposées restent loin de la solution que propose la présente invention.
L'invention prévoit un procédé pour transmettre de l'information digitale entre un poste central et un ensemble de plusieurs postes éloignés dont chacun est relié audit poste central par plusieurs chemins d'un réseau de distribution d'énergie électrique, caractérisé en ce qu'on détermine le temps de propagation maximum de signaux d'information digitale transmis par le réseau entre ledit poste central et lesdits postes éloignés, en ce qu'on émet un signal de commande fonction dudit temps de propagation maximum, et en ce qu'en réponse audit signal de commande, on diminue le rythme de transmission desdits signaux d'information digitale lorsque le temps de propagation maximum de ceux-ci augmente et on augmente le rythme de transmission desdits signaux d'information digitale lorsque le temps de propagation maximum de ceux-ci diminue.
L'invention prévoit également, pour mettre en oeuvre le procédé, une installation qui comprend des moyens pour déterminer le temps de propagation maximum des signaux d'information digitale transmis par ce réseau entre ledit poste central et lesdits postes éloignés et pour engendrer un signal de commande fonction dudit temps de propagation maximum, et des moyens commandés par ledit signal de commande pour diminuer le rythme de transmission de ces signaux lorsque ledit temps de propagation maximum augmente et pour augmenter le rythme de transmission de ces signaux lorsque le temps de propagation maximum diminue.
Le dessin représente, à titre d'exemple, une forme d'exécution de l'installation selon l'invention.
La fig. 1 est un schéma-bloc d'un réseau de distribution d'énergie qui illustre l'unité centrale de contrôle et les répondeurs.
La fig. 2 est un schéma-bloc illustrant les différentes voies possibles d'un réseau de distribution d'énergie.
La fig. 3 est un schéma-bloc illustrant les différentes parties composant une unité de contrôle centrale et un répondeur.
La fig. 4 illustre des diagrammes de minutage représentant les transferts de données le long du réseau de distribution et les signaux émis par les différents circuits de l'unité centrale et du répondeur, ces diagrammes montrant des parties de chaque intervalle de bit.
La fig. 5 illustre de façon quelque peu plus détaillée une partie de l'unité de contrôle centrale qui comprend un ordinateur, une mémoire, des portes et des moyens destinés à définir les intervalles.
La fig. 6 illustre de façon quelque peu plus détaillée le reste de l'unité de contrôle centrale qui comprend la logique d'exploration variable, le modem et l'unité de contre-réaction.
La fig. 7 est un schéma-bloc de détail d'un répondeur.
La fig. 8 est le schéma logique du registre convertisseur parallèle-série représenté à la fig. 6.
La fig. 1 est une vue partielle d'un réseau de distribution d'énergie qui comprend un alternateur 10 de construction conventionnelle et est destiné à fournir une tension triphasée de 13 800 volts par exemple, ceci sur une ligne triphasée 14.
Un transformateur élévateur 16 est branché entre la ligne 14 et une ligne triphasée à haute tension 18. Le transformateur 18 est destiné à augmenter la tension triphasée de 13 800 volts sur la ligne 14 à 138 000 volts sur la ligne 18 par exemple.
Dans une forme d'exécution, I'unité de contrôle centrale 20 est branchée à la ligne triphasé 14 et comprend un ordinateur ou autre unité d'emmagasinage de données destiné à emmagasiner les codes d'identification des compteurs et les codes de lecture des compteurs, ceci de préférence sous la forme binaire. Un réseau de distribution d'énergie complet peut comprendre plusieurs alternateurs 10 et transformateurs 16.
Pour distribuer la puissance triphasée depuis la ligne 18, le réseau comprend plusieurs transformateurs abaisseurs 22 branchés à la ligne 18, et dont un seul est représenté à la fig. 1.
Ces transformateurs 22 sont parfois désignés par l'expression sous-station. Le transformateur abaisseur 22 amène la tension des 138 000 volts de la ligne 18 à 13 800 volts sur la ligne 24.
La sortie de chacun des transformateurs 22 est branchée, par l'intermédiaire d'une ligne triphasée 24, à plusieurs transformateurs de distribution 26, dont deux sont représentés à la fig. 1. Les transformateurs 16, 22 et 26 sont tous de construction conventionnelle.
Le transformateur de distribution 26 est destiné à abaisser la tension appliquée à la ligne 24 à une valeur utilisable pour
I'usager comme par exemple 120 ou 220 volts. La ligne de sortie triphasée 27 à trois ou quatre fils de chacun des transformateurs 26 est branchée à plusieurs compteurs domestiques ou industriels 28. Chacun de ces compteurs 28 est branché entre la ligne 27 et une charge 29 et est destiné à indiquer de façon continue la consommation des kilowatts. Un répondeur 30 est également branché à la ligne 27 et à chacun des compteurs, ces répondeurs étant destinés à recevoir les codes d'identification sur la ligne 27 et à identifier le code du compteur correspondant, à enregistrer la lecture du compteur sous forme codée et à envoyer cette lecture codée à l'unité centrale 20 lorsque ceci est requis.
Le compteur 28 est de préférence de construction conventionnelle et comprend un disque rotatif qui émet une impulsion à chaque tour. Une forme d'exécution préférée de l'unité de contrôle 20 est représentée aux fig. 5 et 6, tandis qu'une forme d'exécution préférée du répondeur 30 est illustrée à la fig. 7.
Comme mentionné plus haut, l'une des difficultés rencontrées dans l'émission et la réception de données par l'unité centrale 20 réside dans la multiplicité des voies qui existent entre l'unité 20 et l'un quelconque des répondeurs 30. La fig. 2 représente schématiquement une partie d'un réseau de distribution qui comprend une grille de distribution 32. Les lignes de distribution de l'énergie sont représentées schématiquement par une ligne simple afin de simplifier le graphique. Dans la forme d'exécution représentée à la fig. 2,1'unité centrale 20 est branchée directement à la ligne 18 au lieu de la ligne 14 comme représenté à la fig. 1. Le transformateur abaisseur 22 est branché entre la ligne de transmission à haute tension 18 et la ligne de distribution 24 qui alimente plusieurs transformateurs de distribution 26.
A la fig. 2, un transformateur séparé 22' et un transformateur de distribution 26' sont branchés à la ligne de transmission 18. Le transformateur 26' peut également être branché à d'autres mailles du réseau également. La voie dont le temps de propagation est le plus grand dépend de l'enclenchement ou du déclenchement des transformateurs 26 ou26'.
La fig. 2 ne représente que deux des différentes voies possibles permettant de relier l'unité centrale 20 à l'un des répondeurs 30. On n'a représenté que deux des répondeurs 30. Le plus court des deux chemins est représenté en x tandis que le plus long est représenté en y. Toutefois, le temps de propagation variera de chemin en chemin, étant donné les longueurs différentes de ceux-ci. Pour une installation commandée par une unité centrale unique 20, il existe, à tout moment, un chemin dont le temps de propagation est maximum, ce chemin pouvant se modifier suivant les transformateurs qui sont enclenchés et déclenchés dans le réseau.
A la fig. 2, les transformateurs 22 et 22' peuvent être constitués par des transformateurs Y-A. Les transformateurs 26 et 26' peuvent également être de construction conventionnelle, par exemple en Y-A pour fournir des tensions triphasées de 220 ou 120 volts sur une ligne à quatre fils. Les compteurs 28 peuvent également être constitués par des compteurs domestiques ou des compteurs industriels conventionnels.
La fig. 4 illustre un diagramme de minutage qui montre le premier bit d'un code complet et les bits reçus par un répondeur à travers les chemins différents. La fig. 4a représente un bit émis par l'unité centrale 20 et formé en modulant un signal haute fréquence sur la ligne de transmission. Ce bit commence au temps To et sa durée est de T. Cette donnée modulée est transmise sur la ligne de puissance et reçue une première fois à l'instant TA par le répondeur 30 qui est interrogé. Ce bit doit également avoir une durée de T et est représenté à la fig. 4b.
Le bit transmis par la voie dont le délai de propagation est le maximum est reçu au temps TM et est représenté à la fig. 4c. Il y a lieu de noter à la fig. 4a que le bit suivant n'est pas émis tant que le flanc arrière du bit exigeant le temps de propagation maximum n'a pas été reçu. Les fig. 4a, 4b et 4c illustrent le bit sous la forme d'une impulsion carrée. Le signal modulé variera lors de la durée T du bit.
La fig. 3 est un schéma-bloc d'une unité de contrôle centrale et d'un répondeur. Ces deux éléments sont reliés par une ligne de distribution d'énergie triphasée indiquée par trois fils 32a, 32b, 32c. La ligne de transmission peut comprendre quatre fils, le quatrième fil constituant le fil de retour de la masse.
L'unité centrale 20 comprend un ordinateur 40, une unité de porte et de minutage 60, une unité d'emmagasinage 50, une unité logique d'exploration 70, une unité de contre-réaction 80, et un modem 90. L'ordinateur 40 est de préférence constitué par un ordinateur d'usage général qui est agencé pour emmagasiner les codes d'identification des compteurs et les codes de lecture des compteurs correspondants, et qui comprend des moyens de sortie permettant sa liaison à certaines unités périphériques. Ces unités périphériques sont représentées à la fig. 3 et comprennent une unité d'émission-réception 36 pouvant être constituée par un télétype conventionnel, et une imprimante 38, de préférence à grande vitesse. L'imprimante 38 peut être du type mécanique ou de type électrostatique.
La mémoire auxiliaire 42 peut être constituée par une unité à bande magnétique conventionnelle ou, en variante, par une unité à disque magnétique ou encore une unité optique.
Ces unités périphériques sont destinées à émettre, à recevoir, à imprimer ou à emmagasiner les lectures des compteurs et/ou des codes d'identification des compteurs. Il est possible de programmer certaines opérations prioritaires dans l'ordinateur 40 pour déterminer lorsque chaque unité doit être utilisée et lorsque les codes d'identification des compteurs doivent être expédiés à l'unité d'emmagasinage 50.
L'unité de porte et de minutage 60 comprend plusieurs portes logiques séparées et un circuit de minutage destiné à commander le transfert des données. Le circuit de minutage de l'unité 60 détermine trois intervalles de temps bien particuliers; (1) lorsque plusieurs codes d'identification de compteur sont expédiés à l'unité d'emmagasinage 50; (2) lorsque chaque code d'identification est transmis et que son code de lecture correspondant est reçu et emmagasiné; et (3) lorsque plusieurs codes de lecture de compteur sont retournés à l'ordinateur 40.
L'unité d'emmagasinage 50 peut être constituée par une mémoire conventionnelle à noyau magnétique ou par une ligne à retard sonore. Un circuit approprié d'écriture et de lecture peut faire partie de l'unité 50, pour constituer par exemple un registre d'adresses et un registre de sortie de donnée. La fig. 5 illustre une forme d'exécution de l'unité d'emmagasinage 50.
L'unité centrale 20 représentée à la fig. 3 comprend également une unité de réaction 80 destinée à permettre la transmission d'un code d'identification à raison d'un bit à la fois au modem 90. L'unité 80 comprend également une troisième ligne d'entrée en provenance du modem 90 et qui est destinée à contrôler le rythme d'émission de chacun des bits en fonction du chemin de plus long pouvant être parcouru par les données reçues par le modem 90. Une variante de l'unité de commande de réaction 80 est illustrée et décrite de façon plus détaillée en regard de la fig. 6.
Le modem 90 peut comprendre un modulateur à changement de fréquence FSK (frequency shift keying), un filtre passe-haut et un circuit conformateur. Dans une forme d'exécution préférée, le modulateur est destiné à convertir le signal binaire UN/ZERO en un signal haute fréquence qui est modulé et appliqué à la ligne de transmission de puissance.
Pour représenter le bit UN d'un code d'identification, on pourra par exemple moduler le signal à 1100 Hz pendant la durée du bit. Pour représenter le bit ZERO d'un code d'identification, on pourra moduler le signal à 900 Hz. Un temps d'arrêt doit être prévu entre chacune des périodes de bit. Le filtre passe-haut du modem 90 ne laisse passer que les signaux haute-fréquence, et présente un gain relativement constant dans la bande de fréquence allant de 800-1200 Hz. Le circuit conformateur peut être constitué par un circuit redresseur à une alternance qui émet un signal de sortie carré unidirectionnel. Une forme d'exécution du modem 90 est illustrée à la fig. 6.
Le convertisseur fréquence-binaire 64 relie la sortie du modem 90 à l'entrée d'un registre de lecture 62. Le convertisseur 64 peut comprendre des moyens de comptage et des moyens d'emmagasinage binaires, par exemple, et être agencé pour convertir le signal de 900 ou de 1100 Hz émis par le modem 90 en un signai à deux niveaux. Les fig. 4d, 4e et 4f illustrent les signaux haute fréquence émis par le filtre passehaut, les signaux écrêtés et les signaux binaires à deux niveaux, ceci pour le signal binaire 0101. Le code d'identification de compteur reçu est emmagasiné séquentiellement dans le registre de lecture 62 et une unité logique d'exploration variable 70 est prévue pour introduire chaque bit reçu dans le registre 62, ceci en un instant dépendant du temps de propagation maximum d'un réseau de distribution particulier.
L'unité logique d'exploration variable 70 comprend des moyens pour déterminer la différence de temps séparant la réception du flanc avant du bit (début du signal haute fréquence) lorsqu'il passe par le chemin le plus court, et la fin du même bit lorsqu'il passe par le chemin le plus long. Dans une forme d'exécution préférée, l'unité d'exploration logique 70 comprend également des moyens pour explorer le bit de la donnée au voisinage du milieu de la différence du temps de parcours, et des moyens pour empêcher le bit ultérieur d'être exploré tant qu'un certain laps de temps déterminé ne s'est pas écoulé, ceci pour empêcher une détection erronée due aux variations des temps de propagation.
Le répondeur 30 comprend un modem 110, un compteur 28, une logique d'exploration variable 120, un registre du code d'identification 130, un registre de lecture 112, une unité de comparaison 140 et un dispositif d'emmagasinage 142 du code de compteur. Le modem 110 est semblable au modem 90 et comprend un modulateur destiné à déterminer si un bit représente un UN ou un ZERO et à émettre un signal à 900 ou à 1100 Hz sur la ligne de transmission. Le modem 110 comprenne également un filtre passe-haut et un circuit conformateur destiné à interpréter le code reçu d'identification de compteur.
Le compteur 28 peut être constitué par un compteur domestique ou industriel conventionnel et est branché à la charge 29 et à la ligne de transmission d'énergie. Le compteur 28 est agencé pour émettre une impulsion à chaque tour sur la ligne de sortie le reliant au registre de lecture 112. La fréquence à laquelle les impulsions sont transmises sur cette ligne de sortie est proportionnelle à la puissance consommée par la charge 29.
L'unité logique d'exploration variable 120 de l'unité 30 peut être sensiblement identique à l'unité logique 70 de l'unité 20.
Le code d'identification émis est enregistré séquentiellement dans le registre 130 et Unité logique d'exploration variable 120 comprend une sortie d'exploration destinée à introduire chaque bit reçu dans le registre 130, ceci à un instant qui dépend du temps de propagation maximum du réseau de distribution particulier. L'unité logique d'exploration 120 peut comprendre les mêmes moyens que l'unité logique 70.
Le convertisseur fréquence-binaire 132 transforme la sortie pulsée du modem 110 en un code à deux niveaux différents.
Ceci constitue le niveau binaire représentant chacun des bits qui est exploré par la sortie de l'unité logique 120 pour introduire le bit dans le registre 130 au moment approprié.
La mémoire 142 renferme un code binaire fixe. Chacune des mémoires 142 renfermée dans un répondeur 30 contient un code différent identifiant son unité 30 et le compteur correspondant. Les sorties de la mémoire 142 et du registre 130 sont branchées à une unité comparatrice 140. Lorsque les codes emmagasinés dans la mémoire 142 et le registre 130 sont identiques, l'unité 140 émet un signal de sortie, ce qui indique que le répondeur a été interrogé. La sortie de l'unité 140 est branchée au registre de lecture 112 qui renferme un code binaire représentant et correspondant à la consommation de kilowatts. Ainsi, la sortie de l'unité de comparaison 140 déplace le contenu du registre 112 au modem 110.
Ce déplacement peut s'opérer à une vitesse déterminée ou à une vitesse déterminée au moins en partie par le chemin le plus long parcouru par les données reçues par le répondeur 30. Le modem 110 comprend des moyens pour capter la valeur de chaque bit et émettre un signal modulé haute fréquence sur la ligne de transmission d'énergie. Le répondeur 30 est représenté de façon plus détaillée à la fig. 7.
La fig. 5 illustre une partie de l'unité de contrôle centrale 20, laquelle comprend des moyens d'emmagasinage 50, un ordinateur 40 et une logique de minutage et de porte. Les moyens d'emmagasinage 50 comprennent une mémoire principale 52, un circuit d'introduction 54, des amplificateurs de lecture 56, un décodeur d'adresse 58 et un registre de sortie de mémoire 59. Les moyens d'emmagasinage 50 peuvent être de construction conventionnelle et la mémoire principale 52 être constituée par une matrice de noyau magnétique et le décodeur d'adresse 58 par une matrice de diode ou un circuit logique à porte. Pour la plupart des mémoires, il est prévu un cycle de lecture-écriture pour lire les informations contenues dans la mémoire et introduire des informations dans celle-ci.
Les circuits d'introduction 54 sont destinés à inscrire des données dans la mémoire principale 52 sous la commande de la sortie W du bistable de lecture-écriture 61 (R/W). De même, les amplificateurs de lecture 56 sont destinés à lire les données de la mémoire principale 52 sous la commande de la sortie R du bistable 61. Le registre de sortie de mémoire 59 renferme des codes d'identification ou de lecture qui sont lus de la mémoire 52 ou inscrits dans cette mémoire.
L'ordinateur 40 représenté à la fig. 5, comprend une section d'entrée-sortie destinée à émettre et à recevoir des ordres de commande et des données. L'ordinateur 40 comprend trois sorties de commande: 1) une commande de synchronisation SYNC, 2) une commande de l'envoi du code d'identification
SI, et 3) une commande de l'envoi du code de lecture SR.
L'ordinateur 40 présente également deux entrées de commande en provenance de la logique de minutage de l'unité de contrôle centrale 20. Ces commandes sont 1) I'appel des codes d'identification RI et 2) l'appel des codes de lecture RR. L'ensemble de plusieurs lignes de transfert de donnée 41 sont également branchées entre l'ordinateur 40 et les portes de transfert 63 et 65.
La fig. 5 illustre, outre l'ordinateur 40 et l'unité d'emmagasinage 50, une logique de minutage destinée à déterminer les intervalles de temps associés à l'unité de commande centrale 20. Cette logique de minutage comprend un compteur d'adresse 71, un compteur d'intervalle 73, un bistable 61 et des portes de donnée 63, 65, 67 et 69. Dans la forme d'exécution représentée, le compteur d'intervalle 73 peut être constitué par un compteur à deux étages qui compte de 0 à 3 en
BCD (binaire codé décimal). Deux flip-flops conventionnels peuvent être utilisés et sont branchés de manière conventionnelle pour former un compteur qui augmente d'une unité son contenu chaque fois qu'une impulsion est reçue sur la ligne de comptage 73C.
Un décodeur d'intervalle 74 est branché à la sortie du compteur d'intervalle 73 et est destiné à décoder chacun des quatre états différents du compteur 73. Les quatre lignes de sortie reliant le compteur 73 et le décodeur 74 peuvent être branchées aux deux sorties bistables des deux flipflops du compteur 73 respectivement. Les quatre états du compteur 73 sont décodés par le décodeur 74 sous la forme d'intervalle A, B, C et D. Lors de l'intervalle A, les codes d'identification des compteurs sont transmis de l'ordinateur 40 à la mémoire principale 52. Lors de l'intervalle B, les codes d'identification sont envoyés, à raison d'un à la fois, à un répondeur et la lecture de celui-ci est emmagasinée dans la mémoire principale 52. Lors de l'intervalle C, un groupe de codes de lecture de compteur sont transmis de la mémoire principale 52 à l'ordinateur 40.
Le décodage de l'intervalle D n'est que temporaire et est utilisé pour engendrer un signal de remise à zéro qui, appliqué à la ligne 74A, ramène le compteur 73 à l'état A. Le décodeur d'intervalle 74 peut être constitué par une porte décodeuse conventionnelle ET ou analogue.
Le compteur d'adresse 71 est destiné à compter de 0 à 4095 (ce qui correspond à un compte de 4096 unités) dans la forme d'exécution représentée et peut être de toute construction conventionnelle et comprendre douze flip-flops (212 = 4096) pour produire le comptage nécessaire. Une sortie du compteur 71, qui comprend plusieurs lignes de sortie branchées chacune à l'un des flip-flops du compteur 71, est reliée au décodeur d'adresse 58. Le décodeur d'adresse 58 interprète le nombre enregistré dans le compteur 71 et choisit l'une des adresses (emplacements) de la mémoire principale 52 dans laquelle une donnée est inscrite ou de laquelle une donnée est lue.
La seconde sortie du compteur 71 qui comprend également un ensemble de plusieurs lignes de sortie branchées chacune à l'un des flip-flops du compteur 71, est branchée au décodeur 72 qui est destiné à décoder (capter) la position 0 du compteur 71. Le décodeur 72 peut également être constitué par une porte ET conventionnelle. Chaque fois que le compteur 71 a compté de 0 à 4095 et que le décodeur 72 détecte le nombre zéro, une impulsion de comptage est émise sur la ligne 73C pour brancher le compteur d'intervalle 73.
L'avance séquentielle du compteur 71 est effectuée par les impulsions de comptage émises sur la ligne 71C par la logique de comptage. Cette logique de comptage comprend des portes
ET 45, 46 et 47, une porte OU 48 et un réseau à retard 49. La porte ET 45 est ouverte lorsqu'une impulsion SYNC est reçue, lorsque l'ordinateur 40 émet également une impulsion de commande SI et lorsque le compteur d'intervalle 73 se trouve dans l'état A. Ainsi, lorsque le système est dans l'état A, le compteur 40 transmet les codes d'identification sur les lignes 41 et la porte 45 laisse passer une impulsion lorsque les signaux SI et SYNC sont simultanément présents. Cette impulsion de sortie de la porte 45 ouvre la porte OU 48, après quoi elle est retardée par le réseau 49 et est appliquée par la ligne de comptage 71C au compteur 71.
Le réseau 49 est prévu pour assurer que le compteur d'adresse 71 ne modifie le nombre
qu'il renferme qu'après que le code d'identification a pu disposer d'un temps suffisant pour être introduit dans la mémoire principale 52. Les portes ET 46 et 47 sont prévues pour
avancer le compteur 71 lors des intervalles B et C respectivement. Le signal N BIT est émis par le registre de lecture 96 représenté à la fig. 6, ceci durant l'intervalle B et après que le
code d'identification a été transmis par la ligne de distribution
d'énergie et que le dernier bit (N BIT) du code de lecture a été
reçu. La sortie de la porte ET 46 ouvre également la porte OU
48 et augmente d'une unité le nombre enregistré dans le
compteur 71. Durant l'intervalle C, les codes de lecture emma
gasinés dans la mémoire principale 52 sont transmis à l'ordina
teur 40 lorsque celui-ci engendre les signaux SYNC et SR.
Ceci aussi ouvre la porte OU 48 et fait avancer d'une unité le nombre enregistré dans le compteur 71.
Les multivibîateurs monostables 75 et 76 sont agencés pour
émettre les signaux d'appel RI et RR respectivement, lesquels
sont appliqués à l'ordinateur 40. Lorsque le décodeur 74
décèle le début de l'intervalle A, le multivibrateur monostable
75 passe à l'état actif où il demeure pendant un intervalle de
temps déterminé et le signal de commande RI prend sa valeur
supérieure. L'ordinateur 40 sait ainsi que l'unité de commande centrale 20 a fini de transmettre les codes de lecture des compteurs et est prêt pour recevoir les codes d'identification.
Ensuite, lorsque le décodeur 74 détecte le début de l'intervalle
C, le monostable 76 passe à sa position active où il demeure pendant un intervalle de temps déterminé et le signal de commande RR prend sa valeur supérieure. L'ordinateur 40 sait ainsi que l'unité de contrôle centrale 20 a transmis tous les codes d'identification aux répondeurs 30, qu'elle a reçu les codes de lecture correspondants de ceux-ci, et qu'elle est prête à envoyer ces codes de lecture à l'ordinateur 40.
On voit à la fig. 5 que le bistable 61 R/W commande la lecture de la mémoire principale 52 de même que l'inscription dans celle-ci, et commande également le passage des données par l'intermédiaire des portes de-donnée 67 et 69. Le bistable 61 peut être constitué par un flip-flop conventionnel dans lequel un signal d'entrée appliqué sur la ligne 61A fait passer le signal de sortie R à sa valeur supérieure et dans lequel un signal d'entrée sur la ligne 61B fait passer le signal de sortie W à sa valeur supérieure. Les sorties des portes OU 77 et 78 sont reliées respectivement aux lignes d'entrée 61A et 61B.
Lors de l'intervalle A, la porte OU 78 est ouverte, la ligne 61B est soumise à sa tension supérieure et le bistable 61 est dans l'état
W (écriture) ce qui amène en position active le circuit d'introduction 54 et permet au code d'identification d'être introduit dans la mémoire principale 52. Le chemin suivi par les données passe par les lignes de donnée 41 de l'ordinateur 40, la porte de donnée 65 qui n'est ouverte que pendant l'intervalle
A, la ligne de donnée 66, et le registre de mémoire 59. La donnée contenue dans le registre 59 à un instant quelconque est soit inscrite dans l'adresse choisie par le décodeur d'adresse 58, soit lue de cette adresse. Lors de l'intervalle A, lorsque le signal W est à sa valeur supérieure, les circuits d'introduction 54 sont rendus actifs et les codes d'identification sont inscrits dans la mémoire principale 52.
Ces codes sont émis par l'ordinateur 40 au rythme des impulsions SYNC et le compteur d'adresse 71 passe à l'adresse suivante (voir porte 45) seulement après que la donnée a été inscrite.
Lors de l'intervalle B, un code d'identification est émis dans le mode série et un code de lecture est reçu dans le mode série puis le code d'identification suivant est émis. Cette séquence se poursuit jusqu'à ce que tous les codes d'identification ont été émis et que les lectures correspondantes ont été reçues. C'est durant cet intervalle que les unités d'exploration logiques variables sont mises en action pour commander le moment où s'effectue la réception de chaque bit d'un code, ce moment dépendant à tout instant du chemin le plus long du réseau.
La porte OU 77 comprend un intervalle d'entrée B qui ouvre la porte 77, commute la ligne 61A à sa valeur supérieure et amène le bistable 61 dans sa position R (lecture). Ceci a pour effet de rendre actifs les amplificateurs de lecture 56 et la porte ET 43 et de permettre à un code d'identification d'être transmis dans le mode parallèle au registre 59, sur la ligne 66 et par la porte ouverte 67 dans le registre parallèle-série 94 qui est représenté à la fig. 6 et sera discuté plus loin. Lorsque le registre 96 reçoit le dernier bit du code de lecture correspondant, le N BIT prend sa valeur supérieure, la porte OU 78 est ouverte et le bistable 61 amène sa sortie W à la valeur supérieure.
Cette action a pour effet d'ouvrir les circuits d'introduction 54 et la porte ET 44 et de permettre au code de lecture de passer du registre de lecture 96 à la mémoire 50, ceci par l'intermédiaire de la porte 69 et de la ligne 66. Le code de lecture est introduit dans l'adresse où figurait le code d'identification. Le nombre renfermé dans le compteur 71 n'est augmenté qu'après que la lecture a été introduite.
Le circuit à retard 79 est branché entre l'entrée N BIT de la fig. 5 et l'une des entrées de la porte OU 77. Le temps de retard du circuit 79 est suffisant pour permettre au code de lecture de compteur d'être introduit dans la mémoire 50 avant
que le bistable 61 ne passe à l'état R, de sorte que le code d'identification suivant peut être lu de la mémoire 50. Ainsi, le signal retardé N BIT ouvre la porte 77, commute le bistable 61
à son état R et amène en position active les amplificateurs de lecture 56 et la porte de donnée 67, ceci par la porte ET 43.
Cette séquence écnture/lecture du bistable 61 se poursuit jusqu'à ce que le nombre enregistré dans le compteur d'adresse 71 soit égal à zéro et le compteur d'intervalle 73 se déplace dans l'intervalle C. A cet instant, tous les codes d'iden- tification ont été émis et les codes de lecture correspondants reçus des répondeurs 30.
Lors de l'intervalle C, les codes de lecture enregistrés sont émis vers l'ordinateur 40 au rythme de l'impulsion SYNC. Le signal C ouvre la porte OU 77 qui amène le bistable 61 à sa position R. Cette action amène les amplificateurs 56 dans leur position active, ceci pendant toute la durée de l'intervalle C, et ouvre également la porte de donnée 63. Les données passent de la mémoire 50 à la ligne 66, à travers la porte de donnée 63 pour venir dans l'ordinateur 40 en passant par les lignes 41. A la fin de l'intervalle C, le décodeur d'intervalle 74 commute temporairement à l'état D. Ceci a pour effet d'émettre un signal sur la ligne 74A, lequel ramène immédiatement le compteur 73 dans son état A.
La fig. 6 illustre le reste de l'unité de contrôle centrale 20, qui comprend une unité logique d'exploration variable 70, un modem 90 et un circuit de commande de réaction 80. Le code d'identification sous forme binaire est appliqué par l'intermédiaire de la porte de donnée 67 de la fig. 5 et pendant l'intervalle B, au registre parallèle/séne 94. Le registre 94 peut être de construction conventionnelle et est destiné à recevoir les données d'identification de la porte 67 par la ligne 94A, à emmagasiner ces données, et à sortir ces données sur la ligne 94C, ceci sous la commande du registre 93. Une forme d'exécution du registre 94 est représentée à la fig. 8.
Dans une forme d'exécution, chaque signal codé d'identification comprend 16 bits et chaque signal codé de lecture comprend 16 bits. La sortie N BIT émise par le registre de lecture 96 se produit ainsi lors de la détection du 16eme bit du signal de lecture. Lorsqu'un signal d'identification est émis, le registre 94 est capable d'emmagasiner 16 bits de donnée et ces 16 bits sont émis séquentiellement par la ligne 94c vers le modulateur 95.
Le modulateur 95 peut comprendre deux oscillateurs pour engendrer les fréquences de 900 et 1100 Hz, des portes commandées par l'état (UN ou ZERO) de chaque bit pout activer l'oscillateur à 900 Hz lorsqu'un ZERO est détecté et une porte pour activer l'oscillateur à 1100 Hz lorsqu'un UN est détecté, et des moyens pour moduler séquentiellement le signal de 900 Hz ou de 1100 Hz pendant un temps déterminé sur la ligne de transmission triphasée 27.
L'un des répondeurs 30 reconnaîtra son propre signal d'identification et transmettra son signal de lecture, un bit après l'autre, vers l'unité de contrôle centrale 20. Ce signal de lecture transmis est appliqué. par la ligne de transmission 27, au filtre passe-haut 97 qui laisse passer les signaux haute fréquence (900 ou 1100 Hz) et bloque le signal de 60 Hz. Un signal de sortie du filtre 97 est représenté à la fig. 4d. Le signal de sortie du filtre 97 est appliqué à un circuit conformateur 98 qui peut comprendre un redresseur à une alternance et un circuit d'écrêtage. Le signal de sortie du circuit conformateur 98 est représenté à la fig. 4e sous la forme d'un train d'impulsion de 900 ou 1100 Hz. Ce signal de sortie est appliqué à la logique d'exploration variable 70, au circuit de commande de la réaction 80 et au convertisseur fréquence/binaire 64.
Le convertisseur 64 peut comprendre deux comparateurs, une horloge à 900 et 1100 Hz étant branchée à chacun des comparateurs. Un signal binaire UN sera détecté lorsqu'un des comparateurs est actionné et un signal binaire ZERO sera détecté lorsque l'autre comparateur est actionné. Le signal de sortie du convertisseur 64 est représenté à la fig. 4f pour le nombre
0101. On voit à la fig. 4f qu'un temps d'arrêt est ménagé entre les bits de donnée, le signal pouvant être considéré comme étant à un niveau de référence si l'on représente un UN par un niveau positif et un ZERO par un niveau négatif, ceci pendant le temps d'arrêt. Il est clair que l'on peut utiliser d'autres schémas pour indiquer les UN et ZERO.
Le signal de sortie du convertisseur 64 est appliqué au registre de lecture 96 et chacun des bits est exploré au moment voulu par une impulsion appliquée à la ligne 86A par le comparateur 86 de l'unité d'exploration logique 70.
L'unité logique 70 comprend un différenciateur 81 du temps
de montée, un monostable 82, un compteur 83, un registre 85,
un circuit 87 déterminant l'état initial, et un comparateur 86.
Admettons que le filtre passe-haut 97 est prêt à recevoir un
signal haute fréquence émis par un répondeur et passant par la
ligne distributrice de puissance 27, ceci par le chemin le plus
court entre le répondeur interrogé et l'unité de contrôle cen
trale 30. Le différenciateur 81, qui peut être constitué par un
circuit conventionnel pourvu d'un réseau R-C, détecte le flanc
positif de chacune des impulsions (voir fig. 4e), émises par le
circuit conformateur 98 et engendre une impulsion de comptage étroite sur la ligne de sortie 81A. Ce signal de sortie est appliqué à l'entrée de comptage du compteur 83 et au monostable 82.
Le compteur 83 reçoit les impulsions de comptage émises par le différentiateur 81 sur la ligne 81A aussi longtemps que le filtre 97 détecte un signal haute fréquence. Après la fin du bit de donnée qui a passé par le chemin le plus long, le différentiateur 81 ne détecte plus d'impulsion et par conséquent, le nombre enregistré dans le compteur 83 a atteint sa valeur maximum. Le multivibrateur monostable 82 reçoit également des impulsions de comptage par la ligne 81A et est destiné à commuter à son niveau supérieur chaque fois qu'une impulsion est reçue et à demeurer à ce niveau supérieur aussi longtemps que des impulsions continuent à être reçues au rythme de la haute fréquence. Ainsi, le monostable 82 mesure la différence de temps s'écoulant entre la réception de la première impulsion du différentiateur 81 et la réception de la dernière impulsion par le chemin le plus long.
Lorsque le monostable 82 repasse à son niveau inférieur, un signal est émis sur la ligne de sortie 82A, lequel signal est appliqué au circuit de retard 84 et au registre 85. Le registre 85 peut être de construction conventionnelle et est destiné à recevoir la moitié du nombre contenu dans le compteur 83 lorsqu'un signal de sortie est émis sur la ligne de sortie 82A.
Le réseau de retard 84 est ménagé entre la ligne de sortie 82A et le compteur 83 pour retarder les impulsions sur la ligne 82A de manière que le transfert du compteur 83 au registre 85 puisse s'effectuer avant que le compteur 83 soit remis à zéro.
A la fig. 6, on voit six lignes de sortie 83A reliant le compteur 83 au registre 85 et au comparateur 86. Le comparateur 86 comprend également six lignes d'entrée 85A reliées au registre 85. Ainsi, chaque fois qu'un bit de donnée est reçu par l'unité de contrôle centrale 20, à la fin de l'intervalle de bit déterminé par le monostable 82, une moitié du nombre enregistré dans le compteur 83 est transférée au registre 85. Si le réseau distributeur d'énergie est stable et que le nombre maximum enregistré dans le compteur 83 demeure constant, le comparateur 86 émet un signal de sortie sur la ligne 86A, ceci environ au milieu de l'intervalle de bit. Par exemple, si le compteur 83 a d'abord compté jusqu'à 20 et que le nombre 10 est transféré au registre 85, le bit de donnée suivant sera exploré lorsque le nombre enregistré dans le compteur 83 atteint la valeur de 10.
Les données binaires sur les lignes 83A et 85A seront alors identiques et le comparateur 86 émettra une impulsion d'exploration sur la ligne 86A. Cette impulsion fait passer la donnée de sortie du convertisseur 64 dans le registre de lecture 96 au moment voulu.
Le circuit 87 déterminant la condition initiale est prévu pour introduire un nombre initial dans le registre 85. Le circuit 87 peut être de construction conventionnelle et peut comprendre un ensemble de commutateurs qui sont actionnés manuellement pour introduire un nombre déterminé dans le registre 85.
Par exemple, le nombre dix peut être introduit dans le registre 85 sous la forme BCD (binaire codé décimal). Ainsi, lorsque le nombre enregistré dans le compteur 83 est égal à dix, le comparateur 86 émet un signal sur la ligne 86A afin d'introduire le bit de donnée particulier dans le registre de lecture 96. Si ensuite le compteur 83 compte jusqu'à 30, le nombre 15 sera transféré au registre 85 à la fin de l'intervalle de bit. Ainsi, le bit de donnée suivant sera exploré au milieu de l'intervalle de bit ou lorsque le nombre enregistré est égal à 15. Ainsi, c'est toujours l'intervalle de bit précédent qui détermine le moment d'exploration d'intervalle de bit suivant.
Lorsque le dernier bit du code de lecture a été introduit dans le registre 96, un signal N BIT est engendré. Ce signal amène à leur position active le bistable 61 de la fig. 5 et la porte de donnée 69, ce qui permet au code de lecture de passer du registre 96 à la mémoire 50, ceci à travers la ligne 66.
La fig. 6 illustre une forme d'exécution de l'unité logique d'exploration variable 70. Dans d'autres formes d'exécution, les fractions différentes du nombre enregistré dans le compteur 83 peuvent être transférées au registre 85 par exemple. L'unité 70 comprend une boucle commandée par la réaction et qui est active même lorsque la phase du signal haute fréquence varie de manière à provoquer l'application d'impulsions supplémentaires au compteur 83. Toutefois, après la première apparition de ces impulsions supplémentaires, le compteur 83 et le registre 85 effectuent une compensation immédiate en variant le moment où le comparateur 86 émet un signal d'exploration sur la ligne 86A.
La fig. 6 montre également le circuit de commande de la réaction 80. Le circuit 80 est agencé pour commander principalement l'émission de code d'identification à un instant qui dépend du rythme auquel les données sont reçues par le circuit conformateur 98 depuis le réseau de distribution d'énergie.
Comme mentionné plus haut, les données à transmettre sont transférées par la porte de donnée 67 au registre parallèlesérie 94. Une série d'impulsions sont engendrées sur la ligne 94B par le registre à décalage 93. Le registre 93 peut être de toute construction conventionnelle et comprend plusieurs sorties qui émettent séquentiellement une série d'impulsions espacées à des intervalles déterminés. Lorsque la dernière des impulsions est émise, le registre 93 émet un signal M BIT. Le registre 93 marche librement et est démarré par une impulsion d'entrée appliquée depuis la porte ET 92 par la ligne 93A.
La porte ET 92 est ouverte lorsqu'un signal SEND est engendré par le flip-flop 89. Le flip-flop 89 commande l'émission des données par l'intermédiaire du modulateur 95 et il est rendu actif lorsque des signaux R et B (voir fig. 5) sont appliqués à la porte ET 91 puis, par l'intermédiaire du circuit à retard 99, à l'entrée S du flip-flop 89. Le flip-flop 89 est ramené à sa position de repos par le signal M BIT. Le circuit de retard 99 est agencé de manière que le signal SEND ne se produise pas tant que les données n'ont pas été transférées au registre 94. A ce moment, le signal SEND passe au niveau supérieur et lorsqu'une impulsion est engendrée à la sortie de l'oscillateur 88, la porte ET 92 est ouverte pendant la durée de l'impulsion émise par l'oscillateur 88.
Le circuit égalisateur 101 est branché à la sortie du circuit conformateur 98 et est destiné à engendrer une tension de sortie qui est proportionnelle au nombre d'impulsions reçues du circuit 98 pendant un intervalle déterminé, par exemple l'intervalle séparant les bits d'un mot. Le circuit égalisateur 101 peut être de construction conventionnelle et comprendre une charge capacitive. La sortie du circuit 101 est branchée à un oscillateur 88 commandé par une tension, ceci pour commander la fréquence de répétition des impulsions émises par l'oscillateur 88. L'oscillateur 88 peut également être de type conventionnel et être destiné à engendrer des impulsions de sortie dont la fréquence de répétition augmente lorsque la tension de commande diminue.
Lorsque le nombre d'impulsions reçues du circuit 98 augmente en raison du fait que le chemin dont le temps de propagation est le plus long s'est allongé, le circuit 101 produira une tension de sortie plus élevée. Ainsi, la fréquence de répétition de l'oscillateur 88 sera plus faible et chaque bit du code d'identification sera émis à un rythme plus faible. Au contraire, lorsque la fréquence du circuit conformateur 98 décroît, la tension de sortie du circuit 101 diminue et la fréquence de répétition de l'oscillateur 88 augmente.
Le signal SEND émis par le flip-flop 89 a pour effet, outre qu'il ouvre la porte ET 92 en permettant un déplacement des impulsions hors du registre 94, de fermer le filtre passe-haut 97 pendant que le signal SEND est à son niveau supérieur.
Ceci est nécessaire pour empêcher le filtre 97 de détecter le code d'identification alors qu'il ne doit détecter que le code de lecture.
La fig. 8 illustre une forme d'exécution du registre 94 montré à la fig. 6. Le registre 94 comprend 16 portes ET illustrées en 107 et une porte OU 108. Une des entrées de chacune des portes ET est reliée au registre à décalage 93 tandis qu'une autre entrée est reliée à la porte 67. Ces entrées sont représentées respectivement en T1-T6 et G1-G16. Ainsi, lorsque la sortie T1 du registre à décalage 93 est à son niveau supérieur, le bit de donnée UN ou ZERO de la ligne G1 peut passer par la porte OU 108 et la ligne 94C pour arriver au modulateur 95 représenté à la fig. 6. Cette séquence T1-T16 se poursuit jusqu'à ce que le dernier bit est reçu. A la fig. 8, la sortie T16 elle-même constitue le signal M BIT utilisé à la fig. 6.
La fig. 7 illustre une forme d'exécution du répondeur 30. La disposition générale du répondeur 30 représenté à la fig. 7 est tout à fait semblable à la partie de l'unité de contrôle centrale 20 qui est représentée à la fig. 6. Le répondeur 30 comprend en général un modem 110, un compteur 28, un registre de lecture 112, un convertisseur fréquence-binaire 132, une logique d'exploration variable 120 et un comparateur 140.
Le modem 110 comprend un filtre passe-haut 104, un modulateur 105 et un circuit conformateur 103, tous ces éléments étant de construction conventionnelle et sensiblement les mêmes que le filtre 97, le modulateur 95 et le circuit conformateur 98 de la fig. 6. Le code d'identification de compteur émis de l'unité de contrôle centrale 20 est reçu par le réseau triphasé branché au filtre passe-haut 104. Les signaux de sortie du filtre 104, du circuit conformateur 103 et du convertisseur fréquence-binaire 132 peuvent être semblables à ceux représentés aux fig. 4d, e et f respectivement.
La sortie binaire du convertisseur 132 est appliquée au registre du code d'interrogation 130. Le signal de sortie de l'unité logique d'exploration variable 120 est également appliqué au registre 130 et une impulsion d'exploration est émise au moment voulu pour faire passer chaque bit de donnée du convertisseur 132 au registre 130. L'unité 120 peut être identique à l'unité d'exploration variable 170 de l'unité de contrôle centrale 20. L'unité 120 comprend un différentiateur 121 du temps de montée destiné à différencier le flanc avant de chaque impulsion émise par le circuit conformateur 103. Le monostable 122 est branché à la sortie du différentiateur 121 et est destiné à prendre son niveau élevé chaque fois qu'un signal haute fréquence est détecté par le filtre 104.
L'unité logique 120 comprend également un compteur 124, un registre 125 et un circuit 126 de détermination de la condition initiale.
Le signal de sortie du monostable 122 qui peut se présenter à la fin des positions choisies a pour effet de faire transférer la moitié du nombre enregistré dans le compteur 124 au registre 125 et de remettre à zéro le compteur 124 par l'intermédiaire du circuit de retard 123. Le comparateur 127 est destiné à détecter les variations du signal de sortie du compteur 124 et la sortie du registre 125. Le comparateur 127 peut être identique au comparateur 86 de l'unité 70 et est destiné à engendrer une impulsion d'exploration sur la ligne 127A, laquelle impulsion est appliquée à la porte ET 134 et au registre du code d'interrogation 130. Le comparateur 127, le compteur 124 et et le registre 125 produisent le même type de compensation du retard pour le répondeur 30 que les blocs de l'unité 70 de l'unité de contrôle centrale 20.
Dans une forme d'exécution, le code d'interrogation comprend seize bits qui sont introduits séquentiellement dans le registre 130 qui peut être de construction conventionnelle. Le répondeur 30 comprend également une mémoire 142 destinée à emmagasiner le code d'identification de compteur, cette mémoire pouvant comprendre un ensemble de plusieurs commutateurs manuels qui sont positionnés de manière à correspondre au code d'identification du répondeur. L'unité de comparaison 140 présente deux entrées dont l'une est reliée à la mémoire 142 et l'autre au registre 130. Chacune des entrées de l'unité 140 est formée de plusieurs lignes de données séparées. Lorsque les signaux de sortie de la mémoire 142 et du registre 130 sont comparés, bit par bit, le comparateur 140 émet un signal de sortie sur la ligne 140A, lequel signal est appliqué à la porte ET 134.
La porte 134 comprend également deux autres entrées, dont l'une est reliée au comparateur 127 de l'unité logique d'exploration variable 120 et l'autre au registre 130. Le signal d'entrée fourni par le registre 130 peut être désigné par signal N BIT, ce qui signifie que tout le code d'identification de compteur a été introduit dans le registre 130. Lorsque toutes les entrées de la porte ET 130 sont à leur niveau supérieur, le répondeur correspondant a reconnu son propre code d'identification. La sortie de la porte ET 134 est appliquée au monostable 136. Le signal de sortie GO du monostable 136 prend son niveau supérieur pendant un intcr- valle de temps qui est suffisant pour permettre l'émission série de tous les bits du registre de lecture de compteur 112.
Le signal GO émis par le monostable 136 est également appliqué au filtre passe-haut 104 pour l'empêcher d'agir pendant que le code de lecture de compteur est émis sur le réseau de distribution d'énergie.
Le répondeur 30 comprend également un oscillateur conventionnel 137 dont la sortie est branchée à l'une des entrées d'une porte ET 138 dont l'autre entrée est branchée à la sortie du monostable 136. L'oscillateur 137 émet les impulsions à une fréquence déterminée qui dépend de l'organisation générale du réseau de distribution d'énergie. Lorsqu'vil existe plusieurs chemins de grande longueur, la fréquence du signal de sortie de l'oscillateur 137 est plus faible que si les chemins sont plus courts. Le signal de sortie de la porte ET 138 est constitué par une série de seize impulsions qui sont appliquées à la ligne 1 12A en ayant pour effet de déplacer vers la sortie le contenu du registre 112 qui est appliqué au modulateur FSK 105 et de là à la ligne de transmission.
Le signal du monostable 130 peut également permettre au modulateur 105 d'émettre le signal de lecture. Le modulateur 105 peut être de toute construction conventionnelle et peut être identique au modulateur 95 représenté à la fig. 6.
Différentes modifications de l'installation sont possibles. Par exemple, on a utilisé une mémoire pour emmagasiner les codes d'identification et de lecture. En variante, on pourrait utiliser des mémoires séparées pour les codes d'identification et de lecture. De même, on a décrit un système de portes relativement simplifié. Dans d'autres formes d'exécution, le système de portes pourrait comprendre un registre d'emmagasinage de manière que deux codes de lecture de compteur ou davantage puissent être introduits dans une adresse de mémoire. De plus, la logique d'exploration variable pourrait également être modifiée. Par exemple, les registres 85 ou 125 pourraient être agencés pour accepter des parties du nombre total différentes de la moitié.
Par ailleurs, on a vu que le signal d'identification du compteur peut être émis en série sur le réseau de distribution de puissance en modulant un signal haute fréquence de durée fixe et représentant un bit, ceci sur une ligne conventionnelle à 60 Hz. On peut alors utiliser un signal à 900 Hz pour indiquer un bit de valeur ZERO et un signal à 1100 Hz pour indiquer un bit égal à UN. Cette façon de moduler peut s'utiliser pour transmettre à la fois les signaux d'identification des compteurs et les signaux représentant les lectures des compteurs.
Mentionnons enfin que, selon une forme d'exécution, un registre d'emmagasinage est prévu pour contenir le code d'identification du compteur émis. Une logique d'exploration variable est également prévue dans chacun des répondeurs pour introduire chaque bit reçu dans le registre d'emmagasi- nage, ceci à un instant qui dépend du temps de propagation maximum du réseau de distribution particulier. Cette logique d'exploration comprend des moyens pour déterminer l'intervalle de temps s'écoulant entre la réception du début du bit sur la voie la plus courte et la fin du même bit sur la voie la plus longue.
La logique d'exploration variable peut également comprendre des moyens pour explorer les bits de chacun des codes d'identification, ceci au voisinage du milieu du laps de temps déterminé et des moyens pour empêcher le bit ultérieur d'être exploré tant que ce laps de temps ne s'est pas écoulé.
Selon une autre forme d'exécution, une logique d'exploration variable peut également être prévue dans l'unité de contrôle centrale pour compenser les changements du temps de propagation maximum du réseau de distribution. Dans ce cas, l'unité de contrôle centrale peut comprendre des moyens d'emmagasinage destinés à recevoir séquentiellement la lecture codée émise, la logique d'exploration agissant comme décrit cidessus pour chacun des répondeurs.
The present invention relates to a method for transmitting digital information between a central station and a set of several remote stations. These may depend on a control installation comprising a central control unit connected to a set of several responders, this via an electrical distribution network. The installation for implementing the method can comprise means for sequentially interrogating these responders.
The object of the invention is to ensure that the exploration of a subsequent bit of a group of bits takes place only after the previous bit has been transmitted by the longest channel.
In the past, domestic and industrial meters were read by a person employed by the company who visually read each meter. This process was time consuming and relatively expensive without preventing an erroneous meter reading. Moreover, this visual reading did not make it possible to quickly detect a defective meter. In order to avoid these difficulties, automatic meter reading techniques have been developed which used either the power network itself or telephone lines as a means of communication.
The use of telephone lines was undesirable for practical reasons, as these were not always available. A transmission system comprising the power distribution lines was obviously available for each of the meters but the multiplicity of channels of different lengths in a conventional power distribution network resulted in variable propagation times which were not always taken into account. when information was transmitted over the network. These variable propagation times always presented a channel for which the propagation delay was the greatest.
However, this path depended, at least in part, on changes in temperature and more particularly on the switching on and off of the transformers in the network when the power delivered had to be modified.
U.S. Patent No. 2,705,795, issued to Fick et al., Discloses (column 2, lines 5-35) a pulse transmission system where the pulses reach the receiver through a series of transmission channels, with varying delays. . The intervals between the pulses are chosen so that the start of a new pulse is not received until after the end of the previous one.
According to this patent, the maximum transmission rate is increased when the maximum delay caused by the problem of multiple paths decreases and decreased otherwise. On the other hand, in this patent, the interval, for a given channel, is constant, the rate of data transmission is not maximized by varying the interval, but simply by modifying the number of transmission channels.
The merit of this patent is to have recognized the problem of multipath, although in a very different context. This is in the Fick patent, long-range radio communication involving multiple reflections between the earth and the ionosphere. But the techniques described remain far from the solution offered by the present invention.
The invention provides a method for transmitting digital information between a central station and a set of several remote stations each of which is connected to said central station by several paths of an electrical energy distribution network, characterized in that the maximum propagation time of digital information signals transmitted by the network between said central station and said remote stations is determined, in that a control signal is transmitted as a function of said maximum propagation time, and in that in response to said control signal, the rate of transmission of said digital information signals is reduced when the maximum propagation time thereof increases and the rate of transmission of said digital information signals is increased when the maximum propagation time thereof is increased. ci decreases.
The invention also provides, to implement the method, an installation which comprises means for determining the maximum propagation time of the digital information signals transmitted by this network between said central station and said remote stations and for generating a signal of control function of said maximum propagation time, and means controlled by said control signal to decrease the rate of transmission of these signals when said maximum propagation time increases and to increase the rate of transmission of these signals when the maximum propagation time decreases .
The drawing represents, by way of example, an embodiment of the installation according to the invention.
Fig. 1 is a block diagram of an energy distribution network which illustrates the central control unit and the answering machines.
Fig. 2 is a block diagram illustrating the different possible routes of an energy distribution network.
Fig. 3 is a block diagram illustrating the different parts making up a central control unit and an answering machine.
Fig. 4 illustrates timing diagrams representing the data transfers along the distribution network and the signals transmitted by the various circuits of the central processing unit and of the responder, these diagrams showing parts of each bit interval.
Fig. 5 illustrates in somewhat more detail a part of the central control unit which comprises a computer, memory, doors and means for defining the intervals.
Fig. 6 illustrates in somewhat more detail the remainder of the central control unit which includes the variable scan logic, the modem and the feedback unit.
Fig. 7 is a detailed block diagram of an answering machine.
Fig. 8 is the logic diagram of the parallel-to-serial converter register shown in FIG. 6.
Fig. 1 is a partial view of an energy distribution network which comprises an alternator 10 of conventional construction and is intended to supply a three-phase voltage of 13,800 volts for example, this on a three-phase line 14.
A step-up transformer 16 is connected between line 14 and a three-phase high voltage line 18. Transformer 18 is intended to increase the three-phase voltage from 13,800 volts on line 14 to 138,000 volts on line 18 for example.
In one embodiment, the central control unit 20 is connected to the three-phase line 14 and comprises a computer or other data storage unit for storing the identification codes of the meters and the reading codes of the meters. , this preferably in binary form. A complete energy distribution network can include several alternators 10 and transformers 16.
To distribute three-phase power from line 18, the network includes several step-down transformers 22 connected to line 18, only one of which is shown in FIG. 1.
These transformers 22 are sometimes designated by the expression substation. Step-down transformer 22 takes the voltage from 138,000 volts on line 18 to 13,800 volts on line 24.
The output of each of the transformers 22 is connected, via a three-phase line 24, to several distribution transformers 26, two of which are shown in FIG. 1. Transformers 16, 22 and 26 are all of conventional construction.
The distribution transformer 26 is intended to lower the voltage applied to the line 24 to a value usable for
The user, for example 120 or 220 volts. The three-phase output line 27 with three or four wires from each of the transformers 26 is connected to several domestic or industrial meters 28. Each of these meters 28 is connected between the line 27 and a load 29 and is intended to continuously indicate the consumption of kilowatts. An answering machine 30 is also connected to line 27 and to each of the counters, these answering machines being intended to receive the identification codes on line 27 and to identify the code of the corresponding meter, to record the reading of the meter in coded form and in sending this coded reading to the central unit 20 when this is required.
Counter 28 is preferably of conventional construction and includes a rotating disc which pulses with each revolution. A preferred embodiment of the control unit 20 is shown in FIGS. 5 and 6, while a preferred embodiment of the responder 30 is illustrated in FIG. 7.
As mentioned above, one of the difficulties encountered in the transmission and reception of data by the central unit 20 lies in the multiplicity of channels which exist between the unit 20 and any one of the responders 30. FIG. . 2 schematically represents a part of a distribution network which includes a distribution grid 32. The energy distribution lines are represented diagrammatically by a single line in order to simplify the graph. In the embodiment shown in FIG. 2.1 The central unit 20 is connected directly to line 18 instead of line 14 as shown in FIG. 1. The step-down transformer 22 is connected between the high voltage transmission line 18 and the distribution line 24 which feeds several distribution transformers 26.
In fig. 2, a separate transformer 22 'and a distribution transformer 26' are connected to the transmission line 18. The transformer 26 'can also be connected to other links in the network as well. The channel with the longest propagation time depends on the switching on or off of transformers 26 or 26 '.
Fig. 2 only represents two of the different possible routes making it possible to connect the central unit 20 to one of the responders 30. Only two of the responders 30 have been shown. The shorter of the two paths is shown at x while the longer long is represented in y. However, the propagation time will vary from path to path, given the different lengths of these. For an installation controlled by a single central unit 20, there is, at any time, a path of which the propagation time is maximum, this path being able to be modified according to the transformers which are engaged and tripped in the network.
In fig. 2, transformers 22 and 22 'can be constituted by Y-A transformers. Transformers 26 and 26 'can also be of conventional construction, for example Y-A to provide three phase voltages of 220 or 120 volts on a four wire line. The meters 28 can also be constituted by domestic meters or conventional industrial meters.
Fig. 4 illustrates a timing diagram which shows the first bit of a complete code and the bits received by a responder through the different paths. Fig. 4a represents a bit emitted by the central unit 20 and formed by modulating a high frequency signal on the transmission line. This bit begins at time To and its duration is T. This modulated datum is transmitted over the power line and received a first time at time TA by the responder 30 which is interrogated. This bit must also have a duration of T and is shown in fig. 4b.
The bit transmitted by the channel with the maximum propagation delay is received at time TM and is shown in fig. 4c. It should be noted in fig. 4a that the next bit is not transmitted until the trailing edge of the bit requiring the maximum delay has been received. Figs. 4a, 4b and 4c illustrate the bit as a square pulse. The modulated signal will vary during the duration T of the bit.
Fig. 3 is a block diagram of a central control unit and an answering machine. These two elements are connected by a three-phase power distribution line indicated by three wires 32a, 32b, 32c. The transmission line can include four wires, the fourth wire constituting the return wire of the ground.
The CPU 20 includes a computer 40, a gate and timing unit 60, a storage unit 50, a scan logic unit 70, a feedback unit 80, and a modem 90. The computer 40 is preferably constituted by a general-purpose computer which is arranged to store the identification codes of the meters and the reading codes of the corresponding meters, and which comprises output means allowing its connection to certain peripheral units. These peripheral units are shown in fig. 3 and comprise a transceiver unit 36 which may be constituted by a conventional teletype, and a printer 38, preferably at high speed. Printer 38 may be of the mechanical type or of the electrostatic type.
The auxiliary memory 42 may be a conventional magnetic tape drive or, alternatively, a magnetic disk drive or an optical drive.
These peripheral units are intended to transmit, receive, print or store meter readings and / or meter identification codes. It is possible to program certain priority operations in the computer 40 to determine when each unit is to be used and when the identification codes of the meters are to be sent to the storage unit 50.
The gate and timing unit 60 includes several separate logic gates and a timing circuit for controlling the transfer of data. The timing circuit of unit 60 determines three very specific time intervals; (1) when multiple meter identification codes are shipped to the storage unit 50; (2) when each identification code is transmitted and its corresponding read code is received and stored; and (3) when multiple counter read codes are returned to computer 40.
The storage unit 50 may be a conventional magnetic core memory or a sound delay line. An appropriate write and read circuit may form part of the unit 50, for example to constitute an address register and a data output register. Fig. 5 illustrates an embodiment of the storage unit 50.
The central unit 20 shown in FIG. 3 also comprises a reaction unit 80 intended to allow the transmission of an identification code one bit at a time to the modem 90. The unit 80 also comprises a third input line coming from the modem 90. and which is intended to control the rate of transmission of each of the bits as a function of the longest path that can be traveled by the data received by the modem 90. A variant of the reaction control unit 80 is illustrated and described from in more detail with regard to FIG. 6.
The modem 90 may include an FSK (frequency shift keying) modulator, a high pass filter and a shaping circuit. In a preferred embodiment, the modulator is for converting the binary ONE / ZERO signal into a high frequency signal which is modulated and applied to the power transmission line.
To represent the UN bit of an identification code, it is possible, for example, to modulate the signal at 1100 Hz for the duration of the bit. To represent the ZERO bit of an identification code, the signal can be modulated at 900 Hz. A stopping time must be provided between each of the bit periods. The high-pass filter of the modem 90 allows only high-frequency signals to pass, and exhibits a relatively constant gain in the frequency band going from 800-1200 Hz. The shaping circuit can be constituted by a half-wave rectifier circuit which outputs a unidirectional square output signal. One embodiment of modem 90 is illustrated in FIG. 6.
The frequency-to-binary converter 64 connects the output of the modem 90 to the input of a read register 62. The converter 64 may include counting means and binary storage means, for example, and be arranged to convert the 900 or 1100 Hz signal emitted by modem 90 in a two-level signal. Figs. 4d, 4e and 4f illustrate the high frequency signals emitted by the high pass filter, the clipped signals and the binary two level signals, this for the binary signal 0101. The received counter identification code is stored sequentially in the read register 62 and a variable exploration logic unit 70 is provided to introduce each bit received into register 62, this at an instant depending on the maximum propagation time of a particular distribution network.
The variable exploration logic unit 70 comprises means for determining the time difference separating the reception of the leading edge of the bit (start of the high frequency signal) when it passes through the shortest path, and the end of the same bit when it takes the longest path. In a preferred embodiment, the logic scanning unit 70 also comprises means for scanning the bit of the data in the vicinity of the middle of the travel time difference, and means for preventing the subsequent bit from being. scanned as long as a certain determined period of time has not elapsed, in order to prevent erroneous detection due to variations in the propagation times.
The responder 30 comprises a modem 110, a counter 28, a variable scanning logic 120, an identification code register 130, a read register 112, a comparison unit 140, and a storage device 142 of the code of communication. counter. Modem 110 is similar to modem 90 and includes a modulator for determining whether a bit represents ONE or ZERO and transmitting a 900 or 1100 Hz signal over the transmission line. Modem 110 also includes a high pass filter and a shaping circuit for interpreting the received meter identification code.
The meter 28 can be constituted by a conventional domestic or industrial meter and is connected to the load 29 and to the power transmission line. The counter 28 is arranged to emit a pulse at each revolution on the output line connecting it to the read register 112. The frequency at which the pulses are transmitted on this output line is proportional to the power consumed by the load 29.
The variable exploration logic unit 120 of the unit 30 can be substantially identical to the logic unit 70 of the unit 20.
The transmitted identification code is recorded sequentially in register 130 and Variable scanning logic unit 120 includes a scanning output intended to introduce each bit received into register 130, this at an instant which depends on the maximum propagation time of the device. particular distribution network. The exploration logic unit 120 can include the same means as the logic unit 70.
The frequency-to-bit converter 132 transforms the pulsed output of the modem 110 into a code at two different levels.
This constitutes the binary level representing each of the bits which is scanned by the output of the logic unit 120 to introduce the bit into the register 130 at the appropriate time.
Memory 142 contains a fixed binary code. Each of the memories 142 contained in an answering machine 30 contains a different code identifying its unit 30 and the corresponding counter. The outputs of memory 142 and register 130 are connected to a comparator unit 140. When the codes stored in memory 142 and register 130 are identical, unit 140 outputs an output signal, indicating that the responder has been questioned. The output of the unit 140 is connected to the read register 112 which contains a binary code representing and corresponding to the consumption of kilowatts. Thus, the output of the comparison unit 140 moves the contents of the register 112 to the modem 110.
This movement can take place at a determined speed or at a speed determined at least in part by the longest path traveled by the data received by the responder 30. The modem 110 includes means for capturing the value of each bit and transmitting. a high frequency modulated signal on the power transmission line. The responder 30 is shown in more detail in FIG. 7.
Fig. 5 illustrates part of the central control unit 20, which includes storage means 50, a computer 40, and timing and gate logic. The storage means 50 include a main memory 52, an input circuit 54, sense amplifiers 56, an address decoder 58 and a memory output register 59. The storage means 50 may be of construction. conventional and the main memory 52 be constituted by a magnetic core matrix and the address decoder 58 by a diode matrix or a gate logic circuit. For most memories, a read-write cycle is provided to read the information contained in the memory and input information into the latter.
The input circuits 54 are intended to write data into the main memory 52 under the control of the output W of the read-write bistable 61 (R / W). Likewise, the sense amplifiers 56 are intended to read data from the main memory 52 under the control of the R output of the bistable 61. The memory output register 59 contains identification or read codes which are read from. memory 52 or recorded in this memory.
The computer 40 shown in FIG. 5, includes an input-output section for transmitting and receiving control commands and data. The computer 40 includes three control outputs: 1) a SYNC synchronization command, 2) a command to send the identification code
SI, and 3) a command to send the read code SR.
The computer 40 also presents two command inputs coming from the timing logic of the central control unit 20. These commands are 1) the call of the identification codes RI and 2) the call of the read codes. RR. The set of several data transfer lines 41 are also connected between the computer 40 and the transfer gates 63 and 65.
Fig. 5 illustrates, in addition to the computer 40 and the storage unit 50, a timing logic intended to determine the time intervals associated with the central control unit 20. This timing logic comprises an address counter 71, an interval counter 73, a flip flop 61 and data gates 63, 65, 67 and 69. In the embodiment shown, the interval counter 73 can be constituted by a two-stage counter which counts from 0 to 3 in
BCD (decimal coded binary). Two conventional flip-flops can be used and are wired in a conventional manner to form a counter which increments its content by one each time a pulse is received on count line 73C.
An interval decoder 74 is connected to the output of the interval counter 73 and is intended to decode each of the four different states of the counter 73. The four output lines connecting the counter 73 and the decoder 74 can be connected to the two outputs. bistables of the two flipflops of counter 73 respectively. The four states of counter 73 are decoded by decoder 74 as intervals A, B, C and D. During interval A, the identification codes of the counters are transmitted from computer 40 to memory. main 52. During interval B, the identification codes are sent, one at a time, to an answering machine and the reading thereof is stored in the main memory 52. During the interval C, a group of counter read codes are transmitted from main memory 52 to computer 40.
Interval D decoding is only temporary and is used to generate a reset signal which, applied to line 74A, returns counter 73 to state A. Interval decoder 74 can be formed by a conventional AND decoder gate or the like.
The address counter 71 is intended to count from 0 to 4095 (which corresponds to a count of 4096 units) in the embodiment shown and can be of any conventional construction and include twelve flip-flops (212 = 4096) to produce the necessary count. An output of the counter 71, which comprises several output lines each connected to one of the flip-flops of the counter 71, is connected to the address decoder 58. The address decoder 58 interprets the number recorded in the counter 71 and chooses one of the addresses (locations) of the main memory 52 in which data is written or from which data is read.
The second output of counter 71, which also comprises a set of several output lines each connected to one of the flip-flops of counter 71, is connected to decoder 72 which is intended to decode (capture) the 0 position of counter 71. The decoder 72 can also be constituted by a conventional AND gate. Each time counter 71 has counted from 0 to 4095 and decoder 72 detects the number zero, a count pulse is output on line 73C to switch on interval counter 73.
The sequential advance of the counter 71 is effected by the counting pulses sent on line 71C by the counting logic. This counting logic includes gates
AND 45, 46, and 47, an OR gate 48, and a delay array 49. AND gate 45 is opened when a SYNC pulse is received, when the computer 40 also issues an SI control pulse, and when the counter for interval 73 is in state A. Thus, when the system is in state A, counter 40 transmits the identification codes on lines 41 and gate 45 passes a pulse when the signals SI and SYNC are simultaneously present. This output pulse from gate 45 opens OR gate 48, after which it is delayed by network 49 and is applied through count line 71C to counter 71.
The network 49 is provided to ensure that the address counter 71 does not modify the number
that it contains only after the identification code has had sufficient time to be entered into the main memory 52. AND gates 46 and 47 are provided for
advance counter 71 at intervals B and C respectively. The signal N BIT is emitted by the read register 96 shown in FIG. 6, this during interval B and after the
identification code has been transmitted by the distribution line
energy and that the last bit (N BIT) of the read code has been
received. The output of AND gate 46 also opens the OR gate.
48 and increases the number recorded in the
counter 71. During interval C, the read codes emma
wasted in main memory 52 are transmitted to the computer
tor 40 when the latter generates the SYNC and SR signals.
This also opens OR gate 48 and advances the number stored in counter 71 by one.
The monostable multivibiators 75 and 76 are designed for
transmit the call signals RI and RR respectively, which
are applied to the computer 40. When the decoder 74
detects the start of interval A, the monostable multivibrator
75 goes into the active state where it remains for an interval of
determined time and the control signal RI takes its value
superior. Computer 40 thus knows that central control unit 20 has finished transmitting the meter read codes and is ready to receive the identification codes.
Then, when the decoder 74 detects the start of the interval
C, the monostable 76 passes to its active position where it remains for a determined time interval and the control signal RR takes its upper value. The computer 40 thus knows that the central control unit 20 has transmitted all the identification codes to the answering machines 30, that it has received the corresponding reading codes from them, and that it is ready to send these. computer read codes 40.
We see in fig. 5 that the bistable 61 R / W controls the reading of the main memory 52 as well as the writing in the latter, and also controls the passage of data through the intermediary of the data gates 67 and 69. The bistable 61 can be constituted by a conventional flip-flop in which an input signal applied to the line 61A causes the output signal R to pass to its upper value and in which an input signal on the line 61B passes the output signal W to its higher value. The outputs of OR gates 77 and 78 are respectively connected to input lines 61A and 61B.
During the interval A, the OR gate 78 is open, the line 61B is subjected to its higher voltage and the bistable 61 is in the state
W (write) which brings into active position the input circuit 54 and allows the identification code to be entered into the main memory 52. The path followed by the data passes through the data lines 41 of the computer 40, the data gate 65 which is only open during the interval
A, the data line 66, and the memory register 59. The data contained in the register 59 at any time is either written in the address chosen by the address decoder 58, or read from this address. During the interval A, when the signal W is at its upper value, the input circuits 54 are made active and the identification codes are written into the main memory 52.
These codes are transmitted by the computer 40 at the rate of the SYNC pulses and the address counter 71 passes to the next address (see gate 45) only after the data has been entered.
In the interval B, an identification code is transmitted in the serial mode and a read code is received in the serial mode and then the following identification code is transmitted. This sequence continues until all identification codes have been issued and the corresponding readings have been received. It is during this interval that the variable logical exploration units are put into action to control the moment at which the reception of each bit of a code takes place, this moment depending at any moment on the longest path of the network.
OR gate 77 includes an input interval B which opens gate 77, switches line 61A to its upper value, and brings bistable 61 to its R (read) position. This has the effect of activating sense amplifiers 56 and AND gate 43 and allowing an identification code to be transmitted in parallel mode to register 59, on line 66 and through open gate 67 in the parallel-series register 94 which is shown in FIG. 6 and will be discussed later. When register 96 receives the last bit of the corresponding read code, the N BIT takes its upper value, the OR gate 78 is opened and the bistable 61 brings its output W to the upper value.
This action has the effect of opening the input circuits 54 and the AND gate 44 and allowing the read code to pass from the read register 96 to the memory 50, this through the intermediary of the gate 69 and the line 66. The reading code is entered in the address where the identification code appeared. The number in counter 71 is only increased after the reading has been entered.
The delay circuit 79 is connected between the N BIT input of FIG. 5 and one of the inputs of OR gate 77. The delay time of circuit 79 is sufficient to allow the counter read code to be entered into memory 50 before
that the bistable 61 does not pass to the state R, so that the next identification code can be read from the memory 50. Thus, the delayed signal N BIT opens the gate 77, switches the bistable 61
in its state R and brings in active position the sense amplifiers 56 and the data gate 67, this by the AND gate 43.
This bistable 61 reading / reading sequence continues until the number stored in address counter 71 is zero and interval counter 73 moves into interval C. At this time, every Identification codes have been sent and the corresponding reading codes received from the answering machines 30.
During interval C, the recorded read codes are output to computer 40 at the rate of the SYNC pulse. The signal C opens the OR gate 77 which brings the bistable 61 to its position R. This action brings the amplifiers 56 into their active position, this for the duration of the interval C, and also opens the data gate 63. The Data passes from memory 50 to line 66, through data gate 63 to computer 40 via lines 41. At the end of interval C, interval decoder 74 temporarily switches to state D. This has the effect of emitting a signal on line 74A, which immediately returns counter 73 to its state A.
Fig. 6 illustrates the remainder of the central control unit 20, which comprises a variable scanning logic unit 70, a modem 90 and a feedback control circuit 80. The identification code in binary form is applied via of the data gate 67 of FIG. 5 and during interval B, to parallel / sene register 94. Register 94 may be of conventional construction and is intended to receive identification data from gate 67 through line 94A, store that data, and output. this data on line 94C, this under the control of register 93. One embodiment of register 94 is shown in FIG. 8.
In one embodiment, each coded identification signal comprises 16 bits and each coded read signal comprises 16 bits. The N BIT output emitted by read register 96 thus occurs upon detection of the 16th bit of the read signal. When an identification signal is transmitted, register 94 is capable of storing 16 data bits and these 16 bits are transmitted sequentially by line 94c to modulator 95.
The modulator 95 can include two oscillators to generate the frequencies of 900 and 1100 Hz, gates controlled by the state (ONE or ZERO) of each bit to activate the oscillator at 900 Hz when a ZERO is detected and a gate to activate the oscillator at 900 Hz when a ZERO is detected. activating the oscillator at 1100 Hz when a ONE is detected, and means for sequentially modulating the signal of 900 Hz or 1100 Hz for a determined time on the three-phase transmission line 27.
One of the responders 30 will recognize its own identification signal and will transmit its read signal, one bit after the other, to the central control unit 20. This transmitted read signal is applied. via the transmission line 27, to the high-pass filter 97 which passes the high-frequency signals (900 or 1100 Hz) and blocks the 60 Hz signal. An output signal from the filter 97 is shown in FIG. 4d. The output signal from filter 97 is applied to a shaping circuit 98 which may include a half-wave rectifier and a clipping circuit. The output signal of the shaping circuit 98 is shown in FIG. 4th as a 900 or 1100 Hz pulse train. This output signal is applied to the variable scan logic 70, the feedback control circuit 80, and the frequency-to-bit converter 64.
The converter 64 may include two comparators, a clock at 900 and 1100 Hz being connected to each of the comparators. A binary signal ONE will be detected when one of the comparators is operated and a binary signal ZERO will be detected when the other comparator is operated. The output signal of converter 64 is shown in FIG. 4f for the number
0101. We see in fig. 4f that a stopping time is allowed between the data bits, the signal being able to be considered as being at a reference level if one represents a ONE by a positive level and a ZERO by a negative level, this during the break time. Clearly, other diagrams can be used to indicate ONE and ZERO.
The output signal of converter 64 is applied to read register 96 and each of the bits is scanned at the desired time by a pulse applied to line 86A by comparator 86 of logic scanning unit 70.
The logic unit 70 includes a differentiator 81 of the time
of rise, a monostable 82, a counter 83, a register 85,
a circuit 87 determining the initial state, and a comparator 86.
Assume that the high pass filter 97 is ready to receive a
high frequency signal emitted by an answering machine and passing through the
power distribution line 27, this by the most
short between the interrogated answering machine and the cen control unit
trale 30. The differentiator 81, which can be constituted by a
conventional circuit provided with an R-C network, detects the edge
positive of each of the pulses (see fig. 4e), emitted by the
shaping circuit 98 and generates a narrow count pulse on the output line 81A. This output signal is applied to the count input of the counter 83 and to the monostable 82.
Counter 83 receives the count pulses output from differentiator 81 on line 81A as long as filter 97 detects a high frequency signal. After the end of the data bit that has passed the longest path, the differentiator 81 no longer detects a pulse and therefore the number stored in the counter 83 has reached its maximum value. The monostable multivibrator 82 also receives count pulses through line 81A and is intended to switch to its higher level whenever a pulse is received and to remain at that higher level as long as pulses continue to be received at the rate of. high frequency. Thus, the monostable 82 measures the time difference between the reception of the first pulse of the differentiator 81 and the reception of the last pulse by the longest path.
When the monostable 82 returns to its lower level, a signal is emitted on the output line 82A, which signal is applied to the delay circuit 84 and to the register 85. The register 85 may be of conventional construction and is intended to receive half of the number contained in the counter 83 when an output signal is emitted on the output line 82A.
The delay network 84 is provided between the output line 82A and the counter 83 to delay the pulses on the line 82A so that the transfer from the counter 83 to the register 85 can take place before the counter 83 is reset to zero.
In fig. 6, we see six output lines 83A connecting the counter 83 to the register 85 and to the comparator 86. The comparator 86 also comprises six input lines 85A connected to the register 85. Thus, each time a data bit is received by the central control unit 20, at the end of the bit interval determined by the monostable 82, half of the number recorded in the counter 83 is transferred to the register 85. If the energy distribution network is stable and the maximum number stored in counter 83 remains constant, comparator 86 outputs an output signal on line 86A, approximately in the middle of the bit interval. For example, if counter 83 first counted to 20 and the number 10 is transferred to register 85, the next data bit will be scanned when the number stored in counter 83 reaches the value of 10.
The binary data on lines 83A and 85A will then be identical and comparator 86 will emit an exploration pulse on line 86A. This pulse causes the output data of converter 64 to pass into read register 96 at the desired time.
Circuit 87 determining the initial condition is designed to enter an initial number into register 85. Circuit 87 may be of conventional construction and may include a set of switches which are manually operated to enter a determined number into register 85.
For example, the number ten can be entered into register 85 as BCD (Decimal Coded Binary). Thus, when the number stored in counter 83 is equal to ten, comparator 86 outputs a signal on line 86A to introduce the particular data bit into read register 96. If then counter 83 counts up to 30, the number 15 will be transferred to register 85 at the end of the bit interval. Thus, the next data bit will be scanned in the middle of the bit interval or when the recorded number is equal to 15. Thus, it is always the previous bit interval that determines when the interval scan of. next bit.
When the last bit of the read code has been entered into register 96, an N BIT signal is generated. This signal brings to their active position the bistable 61 of FIG. 5 and the data gate 69, which allows the read code to pass from register 96 to memory 50, this through line 66.
Fig. 6 illustrates one embodiment of the variable scanning logic unit 70. In other embodiments, fractions other than the number recorded in counter 83 can be transferred to register 85, for example. Unit 70 includes a feedback controlled loop which is active even when the phase of the high frequency signal changes so as to cause additional pulses to be applied to counter 83. However, after the first occurrence of these additional pulses, the counter 83 and the register 85 perform an immediate compensation by varying the moment when the comparator 86 emits an exploration signal on the line 86A.
Fig. 6 also shows the control circuit of the reaction 80. The circuit 80 is arranged to mainly control the transmission of the identification code at an instant which depends on the rate at which the data is received by the shaping circuit 98 from the distribution network. of energy.
As mentioned above, the data to be transmitted is transferred through the data gate 67 to the parallel serial register 94. A series of pulses are generated on the line 94B by the shift register 93. The register 93 can be of any conventional construction and includes multiple outputs that sequentially output a series of pulses spaced at specified intervals. When the last of the pulses is transmitted, the register 93 transmits a signal M BIT. Register 93 is free running and is started by an input pulse applied from AND gate 92 through line 93A.
AND gate 92 is opened when a SEND signal is generated by flip-flop 89. Flip-flop 89 controls transmission of data through modulator 95 and is made active when R and B signals ( see fig. 5) are applied to AND gate 91 then, via delay circuit 99, to input S of flip-flop 89. Flip-flop 89 is returned to its rest position by the signal M BIT. The delay circuit 99 is arranged so that the SEND signal does not occur until the data has been transferred to the register 94. At this time, the SEND signal goes up and when a pulse is generated at At the output of oscillator 88, AND gate 92 is open for the duration of the pulse emitted by oscillator 88.
The equalizer circuit 101 is connected to the output of the shaping circuit 98 and is intended to generate an output voltage which is proportional to the number of pulses received from the circuit 98 during a determined interval, for example the interval between the bits of a word. The equalizer circuit 101 can be of conventional construction and include a capacitive load. The output of circuit 101 is connected to an oscillator 88 controlled by a voltage, this to control the repetition frequency of the pulses emitted by the oscillator 88. The oscillator 88 may also be of the conventional type and be intended to generate pulses of output whose repetition frequency increases when the control voltage decreases.
When the number of pulses received from circuit 98 increases due to the fact that the path with the longest propagation time has lengthened, circuit 101 will produce a higher output voltage. Thus, the repetition frequency of oscillator 88 will be lower and each bit of the identification code will be transmitted at a lower rate. On the contrary, as the frequency of the shaping circuit 98 decreases, the output voltage of the circuit 101 decreases and the repetition frequency of the oscillator 88 increases.
The SEND signal emitted by the flip-flop 89 has the effect, in addition to opening the AND gate 92 by allowing a displacement of the pulses out of the register 94, to close the high pass filter 97 while the signal SEND is at its higher level.
This is necessary to prevent the filter 97 from detecting the identification code when it must only detect the read code.
Fig. 8 illustrates an embodiment of the register 94 shown in FIG. 6. Register 94 includes 16 AND gates shown at 107 and an OR gate 108. One of the inputs to each of the AND gates is linked to shift register 93 while another input is linked to gate 67. These inputs are shown. respectively in T1-T6 and G1-G16. Thus, when the output T1 of shift register 93 is at its upper level, the UN or ZERO data bit of line G1 can pass through OR gate 108 and line 94C to arrive at modulator 95 shown in FIG. 6. This T1-T16 sequence continues until the last bit is received. In fig. 8, the output T16 itself constitutes the signal M BIT used in FIG. 6.
Fig. 7 illustrates an embodiment of the responder 30. The general arrangement of the responder 30 shown in FIG. 7 is quite similar to the part of the central control unit 20 which is shown in FIG. 6. Responder 30 generally comprises a modem 110, a counter 28, a read register 112, a frequency-to-binary converter 132, a variable scan logic 120 and a comparator 140.
The modem 110 comprises a high pass filter 104, a modulator 105 and a shaping circuit 103, all of these elements being of conventional construction and substantially the same as the filter 97, the modulator 95 and the shaping circuit 98 of FIG. 6. The counter identification code sent from the central control unit 20 is received by the three-phase network connected to the high-pass filter 104. The output signals of the filter 104, the shaping circuit 103 and the frequency-binary converter 132 may be similar to those shown in FIGS. 4d, e and f respectively.
The binary output of converter 132 is applied to the polling code register 130. The output signal of the variable scanning logic unit 120 is also applied to the register 130 and a scanning pulse is emitted at the desired time to make pass each data bit from converter 132 to register 130. Unit 120 may be identical to variable scanning unit 170 of central control unit 20. Unit 120 includes a rise time differentiator 121 intended for to differentiate the leading edge of each pulse emitted by the shaping circuit 103. The monostable 122 is connected to the output of the differentiator 121 and is intended to take its high level each time a high frequency signal is detected by the filter 104.
The logic unit 120 also includes a counter 124, a register 125 and a circuit 126 for determining the initial condition.
The output signal of the monostable 122 which can appear at the end of the chosen positions has the effect of transferring half of the number recorded in the counter 124 to the register 125 and of resetting the counter 124 by the intermediary of the control circuit. delay 123. The comparator 127 is intended to detect the variations of the output signal of the counter 124 and the output of the register 125. The comparator 127 can be identical to the comparator 86 of the unit 70 and is intended to generate an exploration pulse. on line 127A, which pulse is applied to AND gate 134 and polling code register 130. Comparator 127, counter 124, and register 125 produce the same type of delay compensation for responder 30 as the blocks of unit 70 of central control unit 20.
In one embodiment, the interrogation code comprises sixteen bits which are introduced sequentially into register 130 which may be of conventional construction. The responder 30 also includes a memory 142 intended to store the counter identification code, this memory possibly comprising a set of several manual switches which are positioned to correspond to the identification code of the responder. The comparison unit 140 has two inputs, one of which is connected to the memory 142 and the other to the register 130. Each of the inputs of the unit 140 is formed by several separate data lines. When the output signals of memory 142 and register 130 are compared, bit by bit, comparator 140 outputs an output signal on line 140A, which signal is applied to AND gate 134.
Gate 134 also includes two other inputs, one of which is connected to comparator 127 of variable scanning logic unit 120 and the other to register 130. The input signal supplied by register 130 may be designated by signal N BIT, which means that all the counter identification code has been entered in register 130. When all the inputs of AND gate 130 are at their upper level, the corresponding responder has recognized its own identification code. . The output of AND gate 134 is applied to monostable 136. The GO output signal of monostable 136 takes its upper level for a time interval which is sufficient to allow the serial transmission of all the bits of the read register of. counter 112.
The GO signal emitted by the monostable 136 is also applied to the high pass filter 104 to prevent it from acting while the meter reading code is transmitted over the power distribution network.
Responder 30 also includes a conventional oscillator 137 whose output is connected to one of the inputs of an AND gate 138 whose other input is connected to the output of monostable 136. Oscillator 137 emits the pulses at a frequency determined which depends on the general organization of the energy distribution network. When there are several very long paths, the frequency of the output signal of oscillator 137 is lower than if the paths are shorter. The output signal of AND gate 138 is made up of a series of sixteen pulses which are applied to line 1 12A having the effect of moving to the output the contents of register 112 which is applied to FSK modulator 105 and from there to the transmission line.
The signal from the monostable 130 can also allow the modulator 105 to emit the read signal. The modulator 105 can be of any conventional construction and can be identical to the modulator 95 shown in FIG. 6.
Various modifications of the installation are possible. For example, a memory has been used to store identification and reading codes. Alternatively, separate memories could be used for the identification and reading codes. Likewise, a relatively simplified door system has been described. In other embodiments, the gate system could include a storage register so that two or more meter read codes can be entered into a memory address. In addition, the variable exploration logic could also be changed. For example, registers 85 or 125 could be arranged to accept parts of the total number other than half.
Furthermore, we have seen that the counter identification signal can be transmitted in series on the power distribution network by modulating a high frequency signal of fixed duration and representing one bit, this on a conventional line at 60 Hz. can then use a 900 Hz signal to indicate a ZERO value bit and a 1100 Hz signal to indicate a ONE bit. This way of modulating can be used to transmit both the meter identification signals and the signals representing the meter readings.
Finally, it should be mentioned that, according to one embodiment, a storage register is provided to contain the identification code of the meter emitted. Variable scanning logic is also provided in each of the responders to introduce each bit received into the storage register, at a time which depends on the maximum propagation time of the particular distribution network. This exploration logic comprises means for determining the time interval elapsing between the reception of the start of the bit on the shortest channel and the end of the same bit on the longest channel.
The variable scanning logic can also comprise means for scanning the bits of each of the identification codes, this in the vicinity of the middle of the determined time period and means for preventing the subsequent bit from being scanned as long as this period of time. time has not passed.
According to another embodiment, a variable exploration logic can also be provided in the central control unit to compensate for changes in the maximum propagation time of the distribution network. In this case, the central control unit can comprise storage means intended to sequentially receive the encoded reading transmitted, the scanning logic acting as described above for each of the responders.