CA1147472A - Error detection device adapted to a signal obtained by a series transmission process of binary data - Google Patents

Abstract

La présente invention concerne un dispositif de détection d'erreurs adapté à un signal obtenu avec un procédé de transmission série d'informations binaires dans lequel chaque information binaire est transmise sous forme d'un signal binaire élémentaire occupant un intervalle de temps dit moment binaire. Ce dispositif de détection d'erreurs comporte en outre un circuit de récupération d'horloge délivrant un signal d'horloge récupéré et inversé qui définît les moments binaires associés aux informations contenues dans un signal d'entrée et ayant des fronts de descente coïncidant avec les fronts de montée de ce même signal, une porte logique le signal d'entrée du dispositif de détection d'erreurs, l'autre le signal d'horloge récupéré et inversé, et une porte logique sur celles de la porte logique est relié à la sortie de la porte logique l'action du signal d'horloge récupéré et inversé, retarde d'un demi-moment binaire les impulsions disponibles en sortie de la porte logique prévu à la sortie du circuit de récupération d'horloge. Le dispositif de détection d'erreurs comprend également un registre à décalage bidirectionnel à quatre étages ayant une entrée d'horloge connectée à la sortie du doubleur de fréquence, des entrées parallèles de données pour deux des quatre étages et une entrée série de données pour décalage à droite portées au niveau logique 1, des entrées parallèles de données pour les deux autres des quatre étages et une entrée série de données pour décalage à gauche portées au niveau logique 0, une entrée de commande de décalage à droite activée par le signal de sortie de la porte logique de commande de décalage à gauche activée par le signal de sortie du circuit à retard. Un circuit logique détecte les débordements à droite et à gauche du registre à décalage ainsi que plus de deux décalages dans le même sens à l'intérieur de ce dernier et émet en réponse, sur la sortie du dispositif de détection d'erreurs, un signal d'erreur qui est également utilisé pour la remise à l'état initial du registre à décalage.The present invention relates to an error detection device suitable for a signal obtained with a serial transmission method of binary information in which each binary information is transmitted in the form of an elementary binary signal occupying a time interval called binary moment. This error detection device further comprises a clock recovery circuit delivering a recovered and inverted clock signal which defines the binary moments associated with the information contained in an input signal and having falling edges coinciding with the rising edges of this same signal, a logic gate the input signal of the error detection device, the other the clock signal recovered and inverted, and a logic gate on those of the logic gate is connected to the output of the logic gate the action of the clock signal recovered and inverted, delays by half a binary moment the pulses available at the output of the logic gate provided at the output of the clock recovery circuit. The error detection device also includes a four-stage bidirectional shift register having a clock input connected to the output of the frequency doubler, parallel data inputs for two of the four stages and a serial data input for offset right brought to logic level 1, parallel data inputs for the other two of the four stages and a serial data input for left shift brought to logic level 0, a right shift control input activated by the output signal of the left shift control logic gate activated by the delay circuit output signal. A logic circuit detects overflows to the right and left of the shift register as well as more than two shifts in the same direction inside the latter and emits in response, on the output of the error detection device, a signal which is also used to reset the shift register.

Description

4 ~1. .
æ

Procé de_tran~mis~ion série d'lnformations binaires et dispositifs - pour sa mlse en oeuvre La présente inYention concerne la transmission notamment sur fibres optlques.
Dans un réseau de transmission numérique 17 élément de signal de base est constitué par le multlplex du premier ordre au déblt de 2,048 M bit /9 correspondant à une capacité de 30 voie3 téléphoniques.
A la Jonction entre équipements ce signal e~t transmis par câble~
électriques au moyen d'un code bipolaire haute densité désigné par HDB3 et normallsé par le CCITT.
Le code HD~3 est un cas partlculler du oode HDBn qul est ur.
code bipolaire à trois niveaux (-, 0, +) dans lequel :
- les 1 binalres sont représentés par des impulsions rectangulaires de rapport cyclique 1/2 alternativement positives et négatives, - le3 0 binaires sont représentés par des intervalles de temps-vides sau~ lorsqu'lls se succèdent en nombre supérieur à n auguel cas toute séquence de n ~ 1 zéros successifs est remplacée par une séquence de remplisqage à n + 1 éléments dont tous'les éléments sont des zéros à l'exception du premier et du dernler, le'dernier élément étant un vlol de bipolarlté c'est-à-dire une lmpulsion de rapport cyclique 1/2 de même polarité que la dernière qui l'a précédé, le premler élément étant solt un 0 soit un un bipolaire normal, le choix s'effectuant de manière que la polarite d'un viol soit di~férente de celle du dernier viol antérieur.
Un signal numérique codé en HDBn présente de3 redondances :
au plus n 1 1 intervalles de temps vides et des viols de polarité
alterné~ qui facilitent la récupération du rythme et l'élimination de la composante contlnue et qui permettent en outre de détecter aertaines erreurs en llgne.
Les systèmes actuels de transmission par fibre~ optiques utilisent des sources de lumière modulées en tout ou rien qui ne permettent pas l'utilisation des oodes bipolalres mais uniquement celle des - codes blnaires. Parmi ces derniers liun des plus utillsas est le code C M I (inversion codée des uns) dans lequel :
- les 1 binaires sont représentés alternativement soit par une lmpulsion rectarlgulaire da rapport cycllque 1 soit par un intervalle de temps vide .. ..

7~

- et les 0 binaires sont représentés par une impulsion rectangulaire de rapport cyclique 1/2 situee dans la première moitie d'un intervalle de temps ou, selon une variante, dans la deuxième moitle d'un intervalle de temps.
Dans les systemes connus, on e:Efectue, a la tran-sition, entre une jonction normalisee codee en ~IDB3 et une liaison par fibres optiques codee en C M I, un transcodage avec un decodage intermediaire~ Cela a pour inconvénient de ne pas permettre a la reception le contrôle des erreurs affectant le signal code en ~DB3 a la jonction d'emission car les informations dues à la redondance du code HDB3 sont perdues dans le decodage intermediaire utilise lors du transcodage HDs3 - C M I au depart de la liaison par fibres otpiques. En effet, une longue suite de zeros ou des viols de polarite non altexnes affectant le signal code en HDB3 à
la jonction d'emission disparaissent au cours des transco-dages HDB3 - C M I et C M I - HDB3.
La presente invention a pour but d'eviter l'incon-vénient precite grâce ~ un codage binaire pour la transmis -sion sur fibres optiques qui permet dans le cas d'une liaison entre deux jonctions normalisees en HDBn, de restituer, côte reception un signal code en HDB3 rigoureusement identique a celui de la jonc~ion emission.
Plus particulièrement, la presente invention a pour ob~et un dispositif de detection d'erreurs adapte a un signal obtenu avec un procede de transmission sërie d'infor-mations binaires dans lequel chaque information binaire est : . transmise sous ~orme d'un signal binaire elementaire.occupant un intervalle de temps dit moment binaire. Ce dispositif de detection comporte:
un circuit de recuperation d'horloge delivrant un : signal d'horloge recupere et inverse definissant les moments binaires associes aux in:Eormations contenues dans un signal d'entree correspondant au signal obtenu, e-t ayant des fronts -z de descente coincidant avec les fronts de montée du signal d'entrée;
une porte logique et~ à deux entrées l'une rece-vant le signal d'entrée du dispositif de détection d'erreurs, l'autre le signal d'horloge récupére et inversé délivre par le circuit de récupération d'horloge;
une porte logique ~<non ou à deux entrees connec-tees en parallele sur celles de la porte logique et;
un circuit à retard connecte à la sortie de la porte logique non ou qui, sous l'action du signal d'horloge récupere et inversé, retarde d'un demi-moment binaire les impulsions disponibles en sortie de ladite porte logique non ou;
- un doubleur de fréquence ayant une entrée connectée à la sortie du circuit de récupération d'horloge;
un registre ~ decalage bidirectionnel à quatre étages ayant une entree d'horloge connectée à la sortie du doubleur de frequence, des entrées parallèles de données pour deux des quatre étages et une entrée série de données pour decalage à droite portées au niveau logique 1, des en-trées parallèles de données pour les deux autres des quatreétages et une entree serie de données pour decalage a gauche portées au niveau loyique 0, une entree de comrnande de déca-lage à droite activee par le signal de sortie de la porte logique et et une entrée de commande de decalage ~ gauche activée par le signal de sortie du circuit à retard; et un circuit logi~ue détectant les débordements à
droite et à gauche du registre à décalage ainsi que plus de deux decalages dans le même sens à l'intérieur de ce dernier et emettant en reponse, sur la sortie du dispositif de detection d'erreurs, un signal d'erreur qui est egalement utilisé pour la remise à l'état initial du registre à
décalage 7~t72 D'autres caractéristlques et avantage3 de l'inYentlon ressortiront des revendicatlon~ Jointes et de la descriptlon ci-après faite en regard du des3in dan~ lequel :
- la figure 1 lllustre un procédé de tran3misslon.d'1nformations blnalres selon 1'invention, - ~ la figure 2 représente 1e ~chéma d'un codeur mettant en oeuvra le procédé ~elon l'invention à.partlr de slgnaux codés en HDB3, - la figure 3 est un ensemble de courbes explicitant le fonctionnement du codeur représenté à la figure 2~
- la figure 4 représente le schéma d'un décodeur utilisable pour tran~coder en HDB3 les ~lgnaux ls~u3 du codeur représente à la figure 2, - la flgure 5 est un ensemble de courbes expllcitant le fonctionnement du décodeur repré~enté à la ~igure 4, - la ~igure 6 e9t le schéma d'un circult de récupération d'horloge utilisable pour le décodeur reprësenté à la figure 4, - la flgure 7 e~t le schéma d'un dispositif de régénération utili~able pour le signal délivré par le codeur représenté à la figure 2, - la figure 8 est un ensemble de courbes explicitant le ~onctionnement du circuit de régénération représenté à la flgure 6, - la figure 9 représente le schéma d'une réalisation possible du circuit à retard utilisé dans le di3po~1itif de régénération de la rigure 7 - et la figure 10 e3t le schéma d'un detecteur d'erreur3 utilisable avec les signaux du codeur représenté à la figure 2.
On a repréaenté en.a 3ur la ~lgure 1 une séquence d'lnformation binaires 0~1 cadencée à la fréquence F ou de moment blnaire de durée 1/F
et en b et c deux versions d'ùn slgnal binaire évoluant entre un niveau lnférieur dit nlveau nul et un niveau supérieur dlt niveau pc9itiP. Dans ce signal :
- une ln~ormation binaire 1 e~t repré~entée alternativement ~olt par une lmpulsion posltlve solt par un niveau nul s'étendant l'un et l'autre sur toute la durée du moment binaire considéré, - une information binaire O n'appartenant pas à une séquence de quatre informations binaires 3uccesslves 0 est représentée par une lmpulsion positive occupant la premlère moitié du moment binaire considéra . . . ~

- et dans chaque séquence de quatre informations binaires successive3 0, les informations binalres 0 ~ont représentée~, comme précé~emment, par de~ impul~ions po~itives occupant la première moitié des moments binaires con~idérés à l'exception éventuellement de la première 5 in~ormation binaire 0 de la séquence qui e~t représentée comme une information binaire 1 en respectant la règle de l'alternan¢e dans le ca~ où un nombre pair d'in~ormation~ binaires 1 a été émis depuis la fin de la précédente séquence de quatre informations binaireq succes~ive~ 0, et à l'exception de la dernière information binalre 0 10 de la séquence qui est tou~ours repré~entée comme une information binaire 1 en vlolant la règle de l'alternance.
La définition précédente fait dépendre, la forme du signal représentant la ~uite d'informatlon3 binaires a), des inf`ormations binalres qui l'ont précédé. Cette forme est soit celle de la courbe b) 15 dans le cas ou le dernier viol précédent la suite d'informations binaires a), c'est-à-dire la quatrième lnf`ormation binalre 0 de la dernière séquence de quatre in~ormations binaire3 successives 0 précédant la auite d'informations binalres a), était un niveau nul, soit celle de la oourbe c) dans le cas où le dernier viol précédent 20 la suite d'informations binaires a éta:Lt un niveau positif.
Dans l'hypothèse où le viol préoédant la suite d'informations binaire3 a était un niveau nul, c'est-a-dire le cas de la courbe b), la dernière lnformation binaire 1 de la suite a) avant la première séquence de quatre informations binaires successives 0 e3t représentée 25 par un niveau nul. Cela lmplique, en vertu de la règle de l,'alternance~
que les informations binaires 1 comprises entre les deux séquences de quatre in~ormation~ binaires succe~sives 0 sont en nombre pair et qu'iI y a dono lieu de représenter la première information blnalre 0 de la première séquence de quatre informations binaires ~ucce~ives 0 30 de la suite a comme une in~ormation binalre 1 en respectant la règle de l'alternance c'est-à-dlre par une lmpulsion positive s'étendant sur tout le moment binaire.
De mêmc~ en se reportant ~ la courbe o)~ on constat~ que la dernière information binaire 1 précédant la première séquence de 35 quatre lnformations binaire~ ~uccesslves 0 e~t representée par un niveau nul. Puiaque, par hypothese, le dernier viol précédant la ` - 6 - ~ ~ ~7~

sulte d'lnformations binaire~ a) était dans ce cas un niveau positif~
la règle de l'alternance implique que le~ lnformation~ binaire3 1 ~ntrs les deux séquences de quatre lnrormatlons binalres 3ucces3ive~ 0 sont en nombre impalr et qu'il y a donc lieu de représenter la première in~ormation binaire 0 de la première séquence de quatre informations blnaire~ 3ucce~sive~ 0 de 12 suite a comme une in~ormation blnaire 0 ordinaire c'est-à-dire par une impulsion positive occupant la première moitié du moment binaire oonsidéré.
La quatrième in~ormation binaire 0 de la première séquence de quatre in~ormatlons binaires sucoessive~ 0 de la suite a) e~t représentée sur la courbe b) par une impulsion positlve et sur la courbe c) par un niveau nul s'étendant l'un et l'autre sur tout le moment binaire considér2. Dans les deux cas cette quatrième in~orma-tion binaire 0 est représentée comme une infor~ation 1 en vlolant la règle de l'alternance qui consiste à faire succéder à une absence d'impulsion pendant un moment binaire, une impulsion positive occupant tout un moment binaire et réciproquement, cela sans tenlr compte des impulsions positives occupant des demi-moments binaires.
Aveo la dé~inition adoptée la règle de l'alternance est respectée au niveau des viols qui ont touJours lieu alternativement au niveau positif puis au niveau nul ou inversement.
Le codage binaire qui vient d'être décrit peut être générallsé
en rempla~ant dans sa dé~inition le3 ~équences de quatre informationg binaires suaoessives 0 par des séquenc!e3 de n~1 informations binaires succes~lves 0. Il peut également être modifié en décalant les impulsions positives représentant des informations binaires 0 n'appartenant pa~ à des séquences de n~l informations binaires succes3ives 09 de la première à la deuxième moitié des moments binaires. Par ailleurs on peut interchanger les représentati~ns des in~ormations binaire~ 0 et l ou remplacer le3 impul~ions positives par des impul~ions négatives.
La réoupération du rythme e3t aisée car le slgnal obtenu oomporte au moins une transitlon par moment binaire. Elle peut se faire par -riltrage autour de la fréquence de rythme ou par synohronlsation d'un osoillateur ~onctlonnant à la fréquenoe de rythme sur les transi-tions do 0 à 1 du ~lgnal.

Le codage binaire qui vient d'être décrit présente les mê~e~redondance~ qu'un code bipolalre HDBn ce qui, d'une part~ simplifie le~ opérations de transcodage par rapport au code HD~n et ce qui, d'autre part, permet d'assurer la contlnuité de la surveillance des erreurs de codage dans les ~ystèmes de transmission où il est utilisé pour relier de~ ~onctions codées en HDBn. Pour illustrer cette dernièrs proprieté, on va décrire plus spécialement un codeur ~onctionnant à partir du HD83 et un décodeur aboutis~ant au HD~3.
Pour obtenir un codeur fonctionnant à partir des information~ binaires ellea-même~ il su~fira de falre précéder le codeur que l'on va décrire d'un codeur HDB3. De mame pour obtenir un décodeur fourni3~ant les informations binaires elles-mêmes il suffira de ~aire 3uivre le décodeur que l'on va décrire d'un décodeur HDB3. Le codeur et le déoodeur HDB3 ne seront pas détaillés car ils ~ont partie de l'art connu. De~ exemples en 30nt décrits, notamment, dans l'article de T.A.
- MOORE intitulé : n Digital transmission codes : propertie~ of HDB3 and related ternary codes with reference to broadca3t signal distri-bution "paru dan~ la revue : "The Radio and Electronic Engineer"
vol.44 n 8 août 1975 pages 421 à 426.
La ~igure 2 représente le schéma cl'un codeur fonctionnant à
partir d'informations binaires cadencées préalablement mises sous forme HDR3 et du ~ignal d'horloge as30cié définissant les moments binaires occupés par ces inrormations. Ce codeur comporte :
~ un discriminateur 1 dont l'entrée corre~pond à l'entrée signal A
du oodeur et qui 9épare les lmpul~ion~ du signal d'entrée en fonotion de leurs polarités et le~ re~titue ~ou~ une seule polarité sur deux sorties di~tinctes l'une B réservée aux impulsions de polarité d'origine positive et l'autre C raservée aux impulsion3 de polarite d'origine négative, - un double circuit de mise en forme 2 connecté aux ~ortie~ B et C
du discrimlnateur 1 et à une entrée horloge H du codeur, qui, ~ou~
l'aotion du signal d'horloge, élargit les impulsions présentes sur les sorties B et C du discriminateur 1 et leur donna un rapport cycllque 1/1 avant de lea délivrer sur deux 30rties D et E diqtinctes, l'une D réservee aux impul~ions de polarité d'origine positive, l'autre E aux impulsions de polarité d'origine négatlve, ~ un circuit "porte" 3 connecté aux sorties D et E du double circuit de mi~e en ~orme 2 et à l'entrée d'horloge H du codeur, qul, sou9 l'action du ~ignal d'horloge émet des impulslon~ de rapport cyclique 1~2 en l'absence d'impul~ions sur le~ sorties D et E du double circult de mise en ~orme 2 - et un circuit sommateur 4 connecté à la sortle G du circuit "porte" 3 et à la ~ortie D du double circuit de mise en ~orme 29 qui délivre le signal de 30rtie du codeur.
Le discriminateur 1 comporte deux comparateurs 5 et 6 connectés l'un 5, par ~on entrée non inverseu~e, à l'entrée signal A du codeur et par ~on entrée inverseuse à une source de tenslon de référence positive et l'autre 6 par son entrée inver~euse à l'entrée signal A du codeur par 30n entrée non inverseuse à une source de tension de référenoe négative, les tension~ de référence po3itive et négative étant3 en valeur absolue, inférleures aux amplitudeq des impulsions du 31gnal d'entrée codé en HDB3.
Le double circuit de mise en forme 2 comporte deu~ ba~cules de type D 7 et 8 connectées par leur entrée de donnéeq l'une 7 à la sortie ~ du discriminateur 1 et l'autre 8 à la sortie C de ce dernier, et par leur entrée d'horloge à l'entrée d'horloge H
du codeur.
Le circuit 3 comporte une porte logique "non ou" 9 à deux entrées connectées aux deux sorties D et E du double circuit de mise en forme 2 et une porte logique "et" 10 à deux entrées l'une conneotée à la sortie F de la porte logique "non ou" 9 l'autre à l'entrée d'horloge H du codeur.
Le circuit ~ommateur 4 comporte une porte logique "ou" à deux entrée3 connectée~ l'une à la ortie D du double circuit de mise en forme 2 et l'autre à la sortie G du circuit "porte" 3.
Le codage à partir d'un 3ignal SQU9 forme HDB3 e~t plu~ simple qu'à partir de3 informations binaire3 elles-mêmes car un certain nombre d'opération~ necessaires au codage sont faites lors de la mise en ~orme en HD~3 notamment la dlstinction entre les in~ormations blnalre~ 1 en fonction de leur rang pair ou impair et la détermination des premlère et dernière informations d'une séquence de quatre in~orma-tlons binaire3 sucoessives 0 y oompris les viols de la règle de l'alternance. Il e~t obtenu selon la règle suivante :

_ 9 _ ~ ~ ~7~

une impulslon positive du signal d'entrée ~ous forme HDB3 e~t élargie de manière à occuper tout un moment binalre, - une impulsion négatlve du si~nal d'entrée 30us forme HDB3 eqt ignorée - et une ab~ence d'impulsion3 pendant un moment binaire du signal d'entrée 30u~ forme HDB3 est transformée an une impulsion occupant la premlère moitié d'un moment binaire. Cette règle est blunlYoque.
L'application de sa réclproque permet de retrouver au deoodage un signal en tout point identique à celui qui a été codé. Elle rend par con3équent pos~ible la surveillance à la réception de~ erreurs de tran~mission affectant le slgnal d'émlssion codé en ~3D~3.
Le codeur applique la règle précédente avec un retard d'un demi-moment binalre. Les lmpulsions positive3 du signal d'entrée du codeur, après avoir été détectée~ par le discriminateur 15 30nt retardée3 d'un demi-moment binaire et chargées par la ba3cule 7 qui est active ~ur les fronts montants de son sienal d'horloge puis transmlses à la sortie du codeur par la porte logique "ou" 4. La~
impulsions négatives du signal d'entrée du codeur, aprè3 avoir été
détectées par le discriminateur 1 ~ont retardées d'un demi-moment binaire et élargles par la bascule 8 qui est active sur le~ fronts montants de son 3ignal d'horloge~ puis utilisées pour bloquer le clrouit "porte'l 3 sans être transmises à la sortie du codeur. L'ab3ence d'impulsions pendant un moment binaire du signal d'entrée du codeur se ~raduit avec un retard d'un demi-moment binaire par une absence d'impulsion aux sorties B et C des bascules 7 et 8 détectée par la porte logique ~non ou~ 9 qui débloque la porte lo~ique "et" 10.
Cette dernière permet alors la transmis3ion, en sortie du codeur, par l'intermédiaire de la porte logique "ou" 4~ d'une impulsion d'horloge qui, compte tenu d'un demi-moment binaire de retard dû
à la bagcule 7, se trou~e être dans la première moitié d'un moment binaire du signal de sortie du oodeur.
Les dlagrammes de la figure 3 représentent la forme des signaux en dlrrérents polnts du oodeur. En tête de oeux-ol on a représenté
la séquence d'informatlons binaires a reprise de la flgure 1. Les autres dia8rammes sont lndexés sur la gauche par des lettres ma~uscules rsprlse3 du schéma de la figure 2 et reperant sur ce dernier les 7~7;~

points où ~ont dlsponibles les 3ignaux représenté~. La forme du ~ignal appliqué à l'en~rée A du codeur est celle d'un signal en HDB3 corre~pondant à la ~équence d'informations binaires a dans l'hypothè~e où le viol précédant la dite ~équencs étalt négatif, hypothèse pour laquelle on obtlent avec le procédé de transmi3sion précédemment décrit un signal dont la forme est représentée en b à la figure 1.
La courbe représentant le~signal en 30rtie I du codeur correspond à la courbe b de la ~igure 1 à un retard d'un demi-moment binaire près.
Un décodeur adapté au signal délivré par le codeur précédent e3t représenta à la figure 4 a l'exception de son circuit de récupé-ration d'horloge. On distingue sur cette figure :
une porte logique "et" 11 à deux entrées l'une constltuant celle celle du décodeur et l'autre étant connectée à la sortie H d'un oircuit de récupération d'horlogeO
- une porte logique "non ou~ 12 à deux entrée~ connectées en parallèle sur celles de la porte logique "et" 11, - un circuit à retard 13 connecté à la 30rtie K de la porte logique "non ou" 12 apportant un retard égal à un demi-moment binaire - et un amplificateur différentiel 14 dont l'entrée inverseuse est conneotée à la sortie J de la porte loglque ~et" 11 et dont l'entrée non inverseuse est connectee à la ~ortie M du circuit à retard 13.
Le circuit à retard 13 comporte une ba3cule de type D 15 active 3ur les front~ de montée de ~on signal d'horloge et une porte logique "et~
à deux entrée3 16. La ba3cule de type D 15 e3t connectée par son - entrée de données à la sortie K de la porte logique "non GU~ 12 et par 30n entrée d'horloge à la ~ortie H du clrcuit dP récupération d'horloee. La porte logique "et" 16 à l'une de se3 entréea oonnectée à la 30rtie non inver~ée de la ba~cule de type D 15 et l'autre à
la ~ortie H du circuit de récupération d'horloge.
Le circuit de récupératLon d'horloge fonctionne à partir du signal d'entrée du décodeur. Il peut atre réall3é9 comme représenté
à la rigure 6~ à l'aide d'un ampllficateur à tran3i3tor chargé par un circult osclllant L C à coefficlent de surtension élevé et accordé
sur la ~réquence d'horlo~e, et sulvl par un ampllricat2ur de ml~e en ~orme rectangulaire a deux sortle~ complémentalres l'une H dellvrant un signal d'horloge recupére dont le3 front~ montants colncident avec ceux du ~lgnal d'entrée du décodeur c'ast-à-dire avec le début des moment~ binaireq et l'autre H délivre un signal d'horloge récupéré
et inver~é dont les rronts desoendants coIncident avec les fronts 5 montants du signal d'entrée du décodeur.
Le décodage s'effectue selon la règle invers0 appliquée au codage :
- une impul3ion s'étendant 3ur tout un moment binaire e3t transformée en une impulsion positive occupant la première moitié du moment 10 binaire, - une absence d'impulsion pendant tout un moment binaire est tranaformée en une impulsion négative occupant la première moitié du moment binaire - et une impul~ion pendant la première moltié d'un moment binaire est ignorée.
Les impulsion~ occupant tout un moment binaire du 3ignal d'entrée du décodeur sont repérables par leur pré3ence dans la deuxième moltié
d'un moment binaire et ~ont détectée3 de cette manière à l'aide de la porte logique "et" 11, avec un retard d'un demi-moment ~inaire.
Les moments binaires sans impulsion dans le signal d'entrée du décodeur sont repérables par l'absence d'impul3ion dan3 leur première moitié et sont déteotés de cette façon à l'aide de la porte logique "non ou" 12 sans aucun retard.
Le circuit à retard 13 permet de synchroni~er les détections de~ impulsionQ et des ab~encea d'impulclion occupant tout un moment binaire. La ba~cule de type D 15 activée au milieu de chaque moment binaire par le ~ignal de récupération d'horloge di~ponible en H
effectue oette synchronisation en apportant un retard d'un deml~
moment binaire aux impulsions délivrées par la porte logique "non ou" 12. La porte logique "et" 16 calibre les impulsions délivréeq par la ba~oule de type D 15.
L'ampliflcateur dlfférentiel 14 delivre un 3ienal bipolaire dont le9 lmpulsions posltives oorre~pondont à ooll~s d~livr~es par la porte loglque ~et" 12 ot dont les impulsions negative~ oorre~pondent aux impulslon3 po~itlves déllvrées par le circult ~ retard 13.

12 ~ 7'~
-Les diagrammes de la figure 5 représentent la forme des signaux en différents points du décodeur~ Il3 sont indexé~ ~ur la gauche par des lettres maJu~cules repri~es sur le schéma de la figure ~
et repérant sur ce dernier les points où ~ont disponibles les signaux représentés. Le ~ignal d'horlo~e récupéré disponible en ~ pré~ente, comme le sienal d'horloge utilisé au codage, un front de montée au milieu de chaque moment binaire~ La forme du qignal appliqué
à l'entrée I du décodeur est celle du signal de sortie du codeur représenté sous la même indexation dans la figure 3 et obtenu à
partir d'un signal sou~ forme HDB3 appliqué à l'entrée du codeur et représenté en A à la figure 3. Il donne lieù, en ~ortle du décodeur~
à un 9ignal bipolaire dont la forme repré3entée en S à la figure 5 correspond à celle du slgnal d'entrée du codeur représentée en A
à la figure 3 à un retard d'un demi-moment binaire près.
La figure 7 représente le schéma d'un dispositif de régenération utilisable pour remettre en forme le signal délivré par le codeur représenté à la figure 2. Ce dispo3itif de régénération est, comme le décodeur précédent, représenté sans 30n clrcuit de récupération d'horloge. On di~tingue sur cette figure :
2Q - un circuit à retard 17 connecté à la 30rtie H d'un circuit de récupéra-tion d'horlog~ non représenté, retardant le signal d'horloge récupéré
d'une durée inférieure à un demi-moment binaire à un multiple près de moment binaire, - un circuit de mise en forme 18 placé en entrée du dispositif de 25 régénération~
- un premier circuit d'échantillonnage 19 connecté par une entrée d'échantillonnage à la sortie du circuit de mise en forme 18 et par des entrées de commande d'échantillonnage aux sorties H et H1 du olrcuit de ré¢upération d'horloge et du circult à retard 17, a3~urant 30 un échantillonnage du signal à ré~énérer sur un court in~tant avant la fin de la premiè~e moitié de chaque moment binaire, après une transition de la verslon retardée du signal d'horloge récupéré, - un deuxlème oir¢uit d'échantillonnage 20 connecté par une entrée d'échantillonnage à la sortie du circult de mise en forme 18 par 35 des entrées de commande d'échantillonage aux sortie~ H et H1 du clrcuit de récupération d'horloge et du circuit à retard 17, assurant un .

~'7~

échantillonnage du 3ignal à régénérer qur un court in~tant avant la ~in de la première et de la deuxième moitiés de chaque moment blnaire aprè~ une tran~ition de la version retardée de l'horloge récupérée 5 - et une bascule bistable 21 dont l'entrée de remise à un est connectée à la sortie P du premier circuit d'échantillonnage 19 et dont l'entrée de remise à zéro e~t connectée à la qortie 0 du deuxième circuit d'échan~illonnage 20.
Le circuit de récupération d'horloge fonctionne à partir du 10 signal à régénérer. Il peut être identique à celui représenté à la figure 6. Mais la sortie utiliséa est la sortie H ~ur laquelle e~t di~ponible un signal d'horloge présentant des ~ront~ montantq ooIncidant avec ceux du signal à régénérer.
Le circuit à retard peut être con~titué, comme représenté sur la figure 9, par une inductance 30 connectée en série entre son entrée et sa ~ortie et par une capacité variable 31 disposée entre ~a sortie et la mas~e, la capacité 30 et l'inductance 31 formant un circuit o~cillant série accordé au voisinage de la fréquence d'horloge. Il e~t alors complété par de~ diodes d'écrêtage 32 et 33.
Le premier circuit d'échantillonnage 19 réali~e la ~onotlon logique "etn. Il oomporte une première porte logique "et" 22 à deux entrées l'une oonneotée à la qortie H du oirouit de récupération d'horloge l'autre à la sortie H1 du oircuit à retard 17 et une deuxième porte logique "et`' 23 à deux entrées connectées l'une à la sortie X
25 de la première porte logique '1et" 22, l'autre à la sortie N du circuit de mise en forme 18.
Le deuxième circuit d'échantillonnage 20 comporte une première porte logique "non ou exclusif" 24 à deux entrée3 l'une connectée à la sortie ~ du circuit de récupération d'horloge l'autre à la ~ortie 30 du circuit à retard 17 et une porte loglque "et" à deux entrée3 25 l'une connectée à la sortie Z de la porte loglque "non ou exclusi~" 24 et l'autre connectée par l'lntermédialre d'un ln~er~eur à la sortle N
du circuit de mise en ~orme 18.
La bascule bistable 21 est une bascule R S connectée par son 35 entrée de remise à 1 à la sortie P de la porte loKique "et" 23 et - par son entrée de remlse à 0 à la ~ortle 0 de la porte loglque "et" 25.

3~7~ ~

Elle délLvre le signal régéneré ~ur 3a sortie non inversee SR.
On distlngue égal0ment ~ur le schéma de la figurs 7 une ba3cule de type D 26 connectée par son entrée données à la sortie H du circuit d'horloge et par son entrée d'horloge à la sortie Z de la porte logique "non ou exclu~if" 24~ Cette bascule 26 fournit sur ~a aortie non inversée HR un ~ignal d'horloge synchrone avec le signal ré8énéré
disponible à la 30rtle SR de la ba~cule RS 21.
La régénération du ~ignal conqiste à ~ynohroni3er ses transitions sur la version retardee du ~ignal d'horloge récupéré. Cette synchroni~a-tion e~t efrectuée à l'aide de la bascule RS 21 dont les tranqition~de O à 1 sont commandées, sa sortie non lnversée étant au niveau logique 0, par l'apparitlon d'un niveau logique 1 en sortie du premler circuit d'échantillonnage 19 et dont les transltions de l à 0 sont oommandéeq~ ~a sortie non inversée3 étant au niveau logique 1, par l'apparition d'un niveau loglque 1 en qortie du deuxième circult d'échantlllonnage 20.
Une transition de O à 1 du signal délivré par le codeur de la figure 2 ne peut se produire qu'au début d'un moment binaire.
Pour la régénérer il 3ufflt d'effectuer un échantillonnage dans la première moitié de chaque moment binaire après la transition de O à 1 de la version retardée Hl du signal d'horloge récupéré
c'est~à-dire pendant les in~tants où le signal d'horloge récupéré H
et sa version retardée H1 sont simultanément au niveau logique 1.
L'ordre d'échantillonnage est alors délivré par la porte logique "et" 22 et l'échantillonnage e~t effectué par la porte logique "et" 23.
Une tran3ition de 1 à O du signal délivré par le codeur de la figure 2 peut se produire au début ou au milieu d'un moment binaire.
Pour la régénérer il faut effectuer un échantillonnage d~n3 la première et la deuxième moitiés de chaque moment binaire après chaque transition de la ver3ion retardée H1 du ~ignal d'horloge récupéré c'est-à-dire pendant le~ lnstants ou le signal d'horloge récupéré H et 3a version retardée H1 30nt simultanément dan~ le même étaS logique. L'ordre d'échanSillonnage e~t alor3 délivré par la porte loglque "non ou exclu3if" 2 et l'échantillonnage est effectué par la porte logi-que "et" 25, la valeur de l'échantillon etant complémentee par uninverseur pour une commande correcte de la bascule RS 21.

Afin de limiter au maxlmum l'influenoe de3 parasite~, la durée de~ ~chantillons e~t réduite au mlnimum compatible au bon fonctionnement de la ba~cule RS 21 en a~ustant le retard apporté par le circuit à retard 17 à une valeur in~érieure mai~ proche d'un demi-moment binaire.
Le3 diagram~es de la rigure 8 représsntent la forme de3 ~ignaux en dlfferent3 point~ du dl3positif de régénération. Il3 ~ont indexés ~ur la gauohe par deq lettres maJu3cule~ repri3es 3ur le ~chéma de la ~igure 7 et repérant sur ce dernier le~ point~ où eont disponibles le~ signaux repré~entés.
L~ figure 10 repré3ente le sohéma d'un détecteur d'erreurs utili3able pour la 3urveillance du signal délivré par le codeur décrit en regard de la figure 2. Le détecteur d'erreur est repré~enté
3ans 30n circuit de récupération d'horloge. Il comporte outre ce dernier :
- une porte logique "et" 3S à deux entrée3 l'une I constituant celle du détecteur d'erreur~, l'autre étant connectée à la ~ortie H d'un circuit de recupération d'horloge, - une porte logique "non ou" 40 à deux entréeq connectées en parallèle 3ur celle~ de la porte logique ~et" 39, - un circuit à retard 41 connecté à la sortie de la porte logique "non ou" 40 et à celle H du circult de récupération d'horloge, apportant un retard d'un demi-moment binaire aux impul3ion~ délivrée3 par la porte logique nnon ou" 40, - un circuit doubleur de fréquence 42 connecté à la 30rtie E~ du oircuit de récupér~tion d'horloge, - un regi~tre à décalage bidirectionnel 43 à quatre étage3 A, ~, C, D
ayant une entrée horloge C1 connectée à la ~ortie du olrcuit doubleur de fréquence 42, des entrée3 parallèles de donnée3 a, b pour les étages A et B, et une entrée 3érle de donnée3 R pour décalage à
drolte portées au niveau logique 1, de3 entrée~ parallèle3 de donnée3 c, d pour le3 étage~ C et D, et une entrée qérie de données L portée3 au nireau logique 0, une entrée de commande de decalage à droite So activée par le signal de la porte logique "et~ 39 et une entrée de commande de décalage à gauche S1 activée par le signal de ~ortle du ciroult à retard 41 - et un circuit logique 44 détectant le~ débordements à droite et à gauche du regiatre à décalage ll3 aiDsi que plu9 de deux déc~lo~e3 dans le même sens a l'intérieur de ce dernier et délivrant en réponse un ~lgnal d'erreur utill~é accessoirement pour la remi~e à l'état initial du registre à décalage 43.
Le circuit de récupération d'horloge peut être identique à
celui décrit précédemment relatlvement à la figure 6. La sortie utilisée est, comme dans le cas du décodeur, la ~ortie H sur laquelle est di~ponible un ~ignal d'horloge récupéré présentant des tran~ition~
de 0 à 1 au milieu de~ moments binaires a~aoclés aux information~
oontenues dans le signal appliqué à l'entrée I du détecteur d'erreurs~
Le circuit à retard 41 peut être réalisé, comme celui 13 du décodeur repré~enté à la figure 2.
Le circuit doubleur de rréquence 42 peut être réalisé à l'aide d'une porte logique "non ou exclusif" à deux entrée~ connectées à
la sortie H du circuit de récupération d'horloge, l'une diractement, l'autre par l'intermédiaire d'un circuit à retard introdui~ant un délai égal à un demi-moment binaire. Il déllvre un signal rectangulaire présentant des transitions de 0 à 1 au milieu de chaque moment binaire.
Le registre à décalage bidirectionnel 43 à quatre étages est un circuit intégré de technologie TTL oonnu 30us le numéro 74 194.
Il présente deux entrée3 de commande de~ décalage S0 et Sl qui permettent de bloquer le registre lorsqu'elles sont toutes deux au niveau logique 0, d'autoriser les décalages à droite lor3que l'entrée de commande S0 e3t au niveau logique 1 et l'entrée de commande S1 e~t au niveau logique 0, d'autoriser les décalage~ à gauche lor~que l'entrée de commande S1 eat au niveau logique 0 et l'entrée de commande S1 au niveau logique 1 et de permettre le chargement des étage~ du regi~tre par ses entrée~ parallèles de données a, b, c~ d lorsqu'elles ~ont touteq deux au niveau loglque 1.
Le circult logique 44 comporte trois portes logiques "non et" 45, 46 et 47 utllisées pour la détection des débordements à droite et à-gauche du registre a décalage 43. La porte logique "non et" 45 à deux 0ntrées connectées l'une à la sortie de la porte logique "et" 39, l'autre à la sortie QD de l'étage D du reglstre à décalage ~3. Elle détecte les présences simultanées d'un ordre de déoalage à droite ;~

et d'un niveau logique 1 en ~ortie de l'étage D du registre à décalage 43.
La porte logique "non et" 46 à deux entrées connectée~ l'une à la sortie du circuit à retard 41 l'autre à celle QA de l'étage A du regiatre à décalage 43 par l'inter~édiaire d'un inver3eur 48. Elle détecte le3 pré~ences ~imultanées d'un ordre de décalage à gauche et d'un niveau loglque 0 en 30rtie de l'étage A du regl~tre à décalage 43.
La porte logique "non et" 47 à deu~ entrées connectéea l'une à la sortle de la porte logique "non et" 45 l'autre à la 30rtie de la porte logique "non et" 1l6. Elle émet en 30rtie un niveau logique 1 dè9 l'apparitlon d'un débordement à droite ou à gauche du r0gi3tre à décalage 113.
Le circuit logique 44 comporte également quatre bascule~ RS 49, 50, 51 et 52 à entrées complémentées utilisée3 pour mémoriser le3 tran~ltions de 1 a 0 des étages A et B du ragistre à décalage 43 et celles de 0 à 1 des étage~ C et D de ce dernier. La bascule RS 49 à son entrée oomplémentée S portée au niveau logique l grâce à une rési~tance qui la relie à une souroe de tension positive +Y et connectée par l'intermédiaire d'une capacité à la 30rtie QA de l'étage A du registre à décalage 43. une transition de 1 à O de l'étage A provoque, par l'intermédiaire de la capacité, une impulsion négative sur l'entrée complémentée S de la bascule RS 49 dont la sortie pa3se au niveau logique 1 si elle ne l'était pa3 dé~à. Une tranaition de 0 à l de l'étage A n'a pas d'erfet. La bascule RS 50 connectée de manière analogue à la sortie QB de l'étage B du registre à décalage 43 3e déclenche uniquement ~ur le3 tran3itions de 1 à 0 de ce dernier étage.
La ba~cule RS 51 a 30n entrée complémentée S précédée d'un inverseur 53 dont l'entrée est portPe au nlveau logique 0 par une résistance qui la relie~à la masse et connectée par l'intermédiaire d'une capacité
à la sortie Qc de llétage C du registre à décalage 43. Une transition de 0 à 1 de l'étage C provoque, par l'intermédiaire de la capacité, l'appllcatlon d'une impulsion positive à l'entrée de l'inverseur 53 qui déclenche la bascule RS Sl dont la 30rtie pa~se au niveau logique 1 ~i elle n'y ~tait pas déJà. Une tran31tion de 1 à 0 de l'étage C
n'a aucun ef~et. La bascule RS 52 connectee de manière a~alogue à
la sortie QD de l'étage D du registre à décalage 43 se déclenche uniquement 9ur le3 transitions de 0 a 1 de ce dernier étage. Le~

-- 18 ~ '7~7~
sorties de ces quatre ba~cule~ 49, 50, 51 et 52 ~ont connectées à
un circult rormé de troi~ porte~ logique3 "non et" 53, 54, 55, qui détecte la présence d'un niveau logique 1 sur les sorties de troi~
d'entre elles. La porte logique "non et" 53 a trois entrée3 connectée~
aux sorties des bascule~ RS 49, 50 51. Sa ~ortie ne passe au niveau logique 0 que dans le~ cas où les ~ortie~ des bascules RS 119,50 51 ~ont toute~ au niveau logique l. La porte logique "non et" 54 a troi~
entrée~ connectées aux sorties de~ bascule~ RS 50, 51, 52. Sa sortie ne pa3se au niveau logique 0 que dans le ca~ où lei ~orties de3 ba3cu-les RS 50, 51, 52 sont toutes au niveau logique 1. La porta logique "nonet" 55 a deux entréea oonnectées l'une à la sortie de la porte logique "non et" 53 l'autre à la la sortie de la porte logique "non et" 54.
Etant donné qu'à l'état inltial le reglstre à décalage 43 a ~es étages a et b portés au niveau logique 1 et ses étage~ Q et d porté3 au niveau loglque 0, la porte logique "non et" 54 émet en .~ortie un niveau logique 1 dès que le~ ~orties de troi3 au moin~ de3 quatre étages du registre à décalage 43 ont changé de niveau.
Le3 sorties des porte~ logique~ "non et" 47 et 55 sont reliées par une porte logique "ou" 56 à l'entrée de données d'une ba3cule 20 de type D 57 et, par l'intermédiaire de deux porte3 logique3 "ou" 58 et 59 aux entrée~ de commande de décalage du registre à déoala~e 43. La bascule de type D 57 a ~on entree d'horloge connectée à la 30rtie du doubleur de fréquence 42 et ~a sortie non inver3ée connectée à celle du détecteur d'erreurs et également aux entrées oomplémen-25 tées R de~ ba3cules RS 43~50,51 et 52.
Le détecteur d'erreurs qui vient d'être décrlt surveille llalter~
nance dan~ le signal des impul~ion~ occupant tout un moment binaire et des moments binaires sans impulsion. Il se déclenche lor3que cette alternance n'e3t pa~ respectée au niveau de3 viol~.
La porte logique "et" 39 placée en entrée ~oue.un rôle analogue à oelle 11 placée en entrée du décodeur représenté à la figure 4.
Elle permet de détecter les moments binair~s occupés entlèrement par une impulsion at émet dan~ oes cas une lmpulslon occupant la deuxième moitié des moments binaires con3idérés.
La porte logique "non ou" 40 également placée en entrée a le meme rôlo que oelle 12 plaoée en entrée du déoodeur représenté à

~ ~d~ 2 la flgure 4. Elle permet do détecter les moments binalres ~ans lmpul-sion et émet dan~ ces ca~ des lmpul~lon~ occupant la première moltié
de~ moments b1naires considérés. Ce3 impulsions sont replacées dans la deuxième moitié des moment~ binaire3 par le circuit à retard 41.
Cela permet de laiq3er libre lapremière moitié de chaque moment binaire pour,comme on le verra ultérieurement, d'éventuelles remise~ à zéro des bascules RS 49, 50, 5l, 52 et remises à l'état initial du registre à décalage 43.
L'apparition, dan3 le 3ignal d'entrée du détecteur d'erreurs, d'un moment blnaire tout entier occupé par une lmpulsion provoque au milleu de la deuxième moitié de celui-ci t un décalage vers la droite du registre à décalage 43. Celle d'un moment binaire sans impulsion provoque au milieu de la deuxième moitié de celui-ci, un décalage vers la gauche du registre à décalage 43. Celle d'un moment blnaire dont ~eule une moitié est occupée par une impulsion n'a aucun effet et il n'en sera pas fait mention dans la suite.
Pour expliciter le fonctionnement du registre à décalage 43 . on se place après une remiqe à l'état initial de ce registre à déca-lage 43 et une remise à zéro des bascules ~S 49, 50, 51, 52.
En l'absence de viol de la règle de l'alternance dan~ le signal d'entrée du détecteur d'erreur~, un moment binaire occupé tout entier par une impulsion succède à un moment binaire sans impulsion ou inver~ement. Il en résulte pour le reEsistre à décalage 43 des décalages, alternativement droite et gauche ou inversement qui se traduisent par de~ basculements entre les niveau~ logiques 1 et O pour un des étages ~ et C du registre à décalage 43 et par le passage au niveau logique 1 de la bascule RS associée dès le premier basculement.
On suppo~e pour la suite du raisonnement qu'il s'agit de ltétage ~.
L'apparition du premier viol de la règle de l'alternance dans 3Q le slgnal d'entrée.du détecteur d'erreurs produit deux décalages 3ucce3sifs de même ssns dans le registre à décalage 43. Cela a pour effet d'une part de changer l'étage du registre à décalage 43 dont la sortie est susceptible de basculer entre les nlveaux logique3 0 et 1 lors de la détection ultérieure de moments binaires occupés entièrement par des lmpulsions et des moments binaires sans impulsion se succédant de manière alternée, cet éta8e devenant dans l'hypothèse 7;~

considérée et selon le sen~ des deux décalaees succes31f3~ solt l'étage A ~oit l'étage G et d'autre part de ~aire pa~ser au niveau logique l la sortie de la ba3cule RS aqsociée au nouvel étage soit l'étage A soit l'étags C.
L'apparltion d'un deuxième viol de la rè~le de l'alternance dans le signal d'entrée du détecteur d'erreur~ peut avoir troi3 affets distincts.
Elle peut tout d'abord produire deux décalages Yucoes3ifs de sen~ opposés à ceux provoques par le premier vlol. C'est le cas où la règle de l'alternance est respectée au niveau des viols, le premier se manirestant par deux moments binalres chacun occupé tout entier par une impul~ion 0t le deuxième se mani~estant par deux moments binaires san~ impulsion ou réciproquement. Il n'y a alors pas d'erreurs. Les décalages produits par le deuxième viol dans le regi~tre à décalage 43 annulent les effets des décalages produit~
par le premier viol et l'étage B redevient celui dont la sortie bascule entre les niveaux logiques 0 et 1. Le detecteur d'erreurs n'émet auoune impulsion.
Elle peut également produlre deux décalages succes~ifs de même sens que ceux provoqués par le premier viol alors que l'atage dont la ~ortia avait changé de niveau à la suite du premier viol était l'etage C. Ces deux décalage~ successi~s de même ~ens que ceux provoqué3 par le premier viol montrent que la règle de l'alternance n'est pas re~pectée et qu'il y a une erreur. Ils ont pour e~fet de ~aire basculer la sortie du registre D du niveau logique 0 au niveau logique 1 ce qui entraine le ba3culement de la bascule ~S 52 dont la sortie pas~e au niveau logique 1. Les 30rties des troi~ ba~cules RS 50, 51, 52 sont alors au niveau logique 1 ce qui fait passer la sortie de la porte logique "non et " 55 et celle de la porte logique ~ou" 56 au niveau logique 1. Ce dernier provoque au milieu de la première moitié du moment binalre sulvant celui où 9e produit le deuxième viol ( instant correspondant à l'apparitlon de la première transition de 0 à 1 dan~ le ~ignal délivré par le circult doubleur de fréquence 42 ~uivant l'apparltion du nlveau logique 1 en sortie da la porte logi-que "ou" 56~ d'une part la remise à l'état initlal du registreà décalage 43 et d'autre part le passa~e au niveau loglque 1 de ;' J~ ~ 2 la ~ortle de la bascule de type D 57 qui commande la remise à zéro dcs bascules R5 49, 50, 51, 52 et par conséquent la disparition du niveau logique 1 en sortie de la porte logique "ou" 56, dlsparition qui provoque, au milieu de la deuxième moitié du moment binalre suivant celui où s'est effectué le deuxième viol, le retour au niveau logique 0 de la sortie de la ba~cule de type D 57. L'erreur e~t donc signalée par l'émission en sortie du détecteur d'erreurs d'une impulsion de rapport cycllque 1~2 centrée sur le moment binaire qui suit celui où elle s'est produiteO
L'apparition du deuxième viol peut également produire deux déoalages succes~lfs de même sens que ceux provoqués par le premier viol alors que l'étage dont la sortie avait changé de nlveau à la sulte du premier vlol était l'étage A. Comme précédemment ces deux décalageq 3uccessifq de meme qens que ceux provoqués par le premier 15 viol montrent que la règle de l'alternance n'est pas respectée au niveau des viols et qu'il y a une erreur mais leurs ef~ets ~ur le registre à déaalage 43 sont diff`érents. Avec les hypothèses adoptées les deux décalages successifs sont de3 décalages à gauche. Le premier fait apparaltre de3 niveaux logiques 0 sur les sorties dè tous les 20 étage9 du registre à décalage 43. Le deuxième ne modifie pas ces niveaux car le registre à décalage 43 subit un débordement sur la gauche. Mais la commande appliquée en S2 ayant entra~né ce décalage bloqus la porte logique "non et~ 46 ae qui fait passer la sortle de la porte logique ~non et" 47 et celle de la porte logique "ou" 56 25 au niveau loglque 1 dès l'apparition du deuxième viol. Ce niveau logique 1 pro~oque~ au milieu de la deuxième moltié du moment binaire où 3e produit le deuxième viol (instant correspondant à la première tra~sition de 0 à 1 du signal délivré par le doubleur de fréquence 42 après l'apparition de ce niveau logique 1)~ d'une part la remise 30 à l'état initial du registre à décalage 43 et par conséquent la di~parition d~ ce nlveau lo~ique 1 et d'autra part le pa~sage au niveau logique 1 de la basaule de type D 57 qui commande la remise ~ zéro des ba~cul~s RS 49, 50, 51 et 52. La di~parition du niveau loglque 1 en ~ortie de la porte logique 'lou" 56 à la suita de la 35 remi3e à l'état initial du registre à déoalage 43 provoque le retour au niveau loglque 0 de la sortie de la bascule de typG D 57 au mllleu de la première moitié du moment binaire qui suit le deuxième viol.
L'erreur est donc qignalée en sortie du détecteur par une impulslon de rapport cyclique 1/2 à cheval sur le moment binaire où se produit le deuxième viol et sur le moment blnaire qul le ~uit.
Pour synchroni3er les impulslon~ ue~ du detecteur d'erreur~
on peut dlspo3er ent,re la porte logique "non et" 47 et la porte logique "ou" 56 un circuit à rstard apportant au signal de sortie de la porte "non et~ 47 un retard egal à un demi-moment binaire.
On peut ~an~ sortir du cadre de l'inventlon modifier certaines di3po3itionq ou remplacer certain~ moyens par des moyens équivalents. 4 ~ 1. .
æ

Proc_ de_tran ~ mis ~ ion series of binary information and devices - for its implementation The present inYention relates to the transmission in particular on optical fibers.
In a digital transmission network 17 signal element basic is constituted by the first order multlplex at the start 2.048 M bit / 9 corresponding to a capacity of 30 telephone channels3.
At the junction between equipment, this signal is transmitted by cable.
electrical by means of a high density bipolar code designated by HDB3 and standardized by the CCITT.
The code HD ~ 3 is a partlculler case of oode HDBn qul est ur.
three-level bipolar code (-, 0, +) in which:
- the 1 binalres are represented by rectangular pulses cyclic ratio 1/2 alternately positive and negative, - the 30 binaries are represented by time intervals -voids sau ~ when they follow one another in number greater than n auguel case any sequence of n ~ 1 successive zeros is replaced by a filling sequence with n + 1 elements of which all the elements are zeros except the first and last, the last element being a bipolarlty vlol that is to say an impulse of ratio cyclic 1/2 with the same polarity as the last one before it, the premler element being solt a 0 is a normal bipolar, the choice taking place so that the polarity of a rape is different that of the last previous rape.
A digital signal coded in HDBn has 3 redundancies:
at most n 1 1 empty time intervals and polarity rapes alternating ~ which facilitate rhythm recovery and elimination of the continuous component and which also make it possible to detect some mistakes in France.
Current fiber optic transmission systems use light sources modulated in all or nothing which do not allow not the use of bipolar oodes but only that of - white codes. Among the latter one of the most useful is the code CMI (coded inversion of some) in which:
- the 1 binaries are represented alternately either by a rectarlgular impulse with cyclic ratio 1 or by an interval empty time .. ..

7 ~

- and the 0 binaries are represented by a 1/2 rectangular duty cycle pulse located in the first half of a time interval or, depending on a variant, in the second half of a time interval.
In known systems, we e: Efectue, a la tran-sition, between a normalized junction coded in ~ IDB3 and a fiber optic link coded in CMI, transcoding with an intermediate decoding ~ This has the disadvantage not to allow error checking at reception affecting the signal coded in ~ DB3 at the send junction because the information due to the redundancy of the HDB3 code is lost in the intermediate decoding used during HDs3 - CMI transcoding at the start of the fiber link otpics. Indeed, a long series of zeros or rapes of non altexnes polarite affecting the signal coded in HDB3 to the emission junction disappear during transco-HDB3 - CMI and CMI - HDB3 dages.
The object of the present invention is to avoid the incon-comes above mentioned thanks to binary coding for the transmitted -sion on optical fibers which allows in the case of a link between two junctions standardized in HDBn, to restore, coast reception of a signal coded in HDB3 strictly identical to that of the rush ~ ion emission.
More particularly, the present invention has for ob ~ and an error detection device adapted to a signal obtained with a serial information transmission process binary mations in which each binary information is :. transmitted as a basic binary signal. occupant a time interval called binary moment. This device detection includes:
a clock recovery circuit delivering a : recovered and inverse clock signal defining the moments binaries associated with in: Eormations contained in a signal input corresponding to the signal obtained, and having edges -z falling coinciding with the rising edges of the signal entry;
a logic gate and ~ with two inputs one receives the input signal from the error detection device, the other the clock signal recovered and inverted delivers by the clock recovery circuit;
a logic gate ~ <no or with two connected inputs tees in parallel with those of the logic gate and;
a delay circuit connects to the output of the logic gate not or which, under the action of the clock signal recover and invert, delay by half a binary moment pulses available at the output of said logic gate no or;
- a frequency doubler having a connected input at the output of the clock recovery circuit;
a four-way bidirectional shift register floors having a clock input connected to the output of the frequency doubler, parallel data inputs for two of the four stages and a serial data entry for right shift brought to logic level 1, parallel data entries for the other two of the four storeys and a serial entry for left shift brought to loyal level 0, an entry for deca-beam on the right activated by the door output signal logic and and a shift control input ~ left activated by the output signal of the delay circuit; and a logi ~ ue circuit detecting overflows to right and left of the shift register as well as over two offsets in the same direction inside the latter and emitting in response, on the output of the error detection, an error signal which is also used for resetting the registry to shift 7 ~ t72 Other characteristics and advantages of the inYentlon will emerge of the attached claims and of the description below made in look of the dan des3in ~ which:
- Figure 1 lllustre a tran3misslon.d'1nformations process blnalres according 1'invention, - ~ Figure 2 shows the 1st ~ diagram of an encoder implementing the process ~ according to the invention à.partlr of signals coded in HDB3, - Figure 3 is a set of curves explaining the operation of the encoder shown in Figure 2 ~
- Figure 4 shows the diagram of a decoder usable for tran ~ code in HDB3 the ~ lgnaux ls ~ u3 of the coder represented in FIG. 2, - figure 5 is a set of curves explaining the operation the decoder shown in ~ ~ Figure 4, - la ~ igure 6 e9t the diagram of a clock recovery circult usable for the decoder shown in FIG. 4, - la flgure 7 e ~ t the diagram of a regenerative device usable for the signal delivered by the coder represented in FIG. 2, - Figure 8 is a set of curves explaining the ~ unctioning the regeneration circuit shown in figure 6, - Figure 9 shows the diagram of a possible embodiment of the delay circuit used in the di3po ~ 1itive regeneration of the rigure 7 - and Figure 10 e3t the diagram of an error detector3 usable with the encoder signals shown in Figure 2.
We have represented en.a 3ur ~ lgure 1 an information sequence binary 0 ~ 1 clocked at frequency F or bln moment of duration 1 / F
and in b and c two versions of a binary slgnal evolving between a lower level says zero level and a higher level dlt level pc9itiP. In this signal:
- a ln ~ binary ormation 1 e ~ t represented ~ alternately entered ~ olt by a posltlve pulse solt by a zero level extending one and the other over the entire duration of the binary moment considered, - binary information O not belonging to a sequence of four binary information 3uccesslves 0 is represented by an impulse positive occupying the first half of the binary moment considered . . . ~

- and in each sequence of four successive binary information3 0, binalres information 0 ~ represented ~, as above ~ emment, by ~ impul ~ po ~ itive ions occupying the first half of the moments binaries con ~ idées except possibly the first 5 in ~ binary ormation 0 of the sequence which is represented as binary information 1 respecting the rule of alternation in ca ~ where an even number of binary in ~ ormation ~ 1 has been issued since the end of the previous sequence of four binary informationq success ~ ive ~ 0, and with the exception of the last information binalre 0 10 of the sequence which is always shown as information binary 1 by flying the alternation rule.
The preceding definition makes depend, the form of the signal representing the ~ binary informatlon3 a), information binalres who preceded it. This form is either that of curve b) 15 in the case where the last rape preceding the continuation of information binaries a), i.e. the fourth bininal information 0 of the last sequence of four successive binary3 in ~ ormations 0 preceding the binary information stream a), was a zero level, either that of the orb c) in the case where the last preceding rape 20 the following binary information was: Lt a positive level.
In the event that the rape pre-dates the following information binary3 a was a zero level, i.e. the case of curve b), the last binary information 1 in the sequence a) before the first sequence of four successive binary information 0 e3t represented 25 by a zero level. This implies, under the rule of alternation ~
that the binary information 1 between the two sequences of four in ~ ormation ~ binary succe ~ sives 0 are in even number and that there is therefore a place to represent the first information blnalre 0 of the first sequence of four binary information ~ ucce ~ ives 0 30 of the sequence has as a binalre in ~ ormation 1 respecting the rule alternation that is to say by a positive impulse extending over the entire binary moment.
Similarly ~ by referring to the curve o) ~ we note that the last binary information 1 preceding the first sequence of 35 four binary information ~ ~ uccesslves 0 e ~ t represented by a zero level. Puiac, by hypothesis, the last rape preceding the `- 6 - ~ ~ ~ 7 ~

binary information binary ~ a) was in this case a positive level ~
the alternation rule implies that the ~ lnformation ~ binary3 1 ~ ntrs the two sequences of four binary lnrormatlons 3ucces3ive ~ 0 are in an impalr number and it is therefore necessary to represent the first in ~ binary ormation 0 of the first sequence of four pieces of information blnaire ~ 3ucce ~ sive ~ 0 of 12 continued as an in ~ blnary ormation 0 ordinary that is to say by a positive impulse occupying the first half of the binary moment considered.
The fourth binary in ~ oration of the first sequence of four in ~ sucoessive binary ormatlons ~ 0 of the sequence a) e ~ t represented on curve b) by a positive pulse and on the curve c) by a zero level extending both over all the binary moment considered2. In both cases this fourth in ~ orma-binary tion 0 is represented as an infor ~ ation 1 by flying the alternation rule which consists of succeeding an absence momentum during a binary moment, a positive momentum occupying all a binary moment and vice versa, this without taking into account positive pulses occupying binary half-moments.
Aveo the de ~ inition adopted the alternation rule is respected at the level of the rapes which always take place alternately at the level positive then at the zero level or vice versa.
The binary coding which has just been described can be generalized by replacing ~ in its definition ~ inition le3 ~ equences of four informationg binary suaoessives 0 by sequence! e3 of n ~ 1 binary information success ~ lves 0. It can also be modified by shifting the pulses positive representing 0 binary information not belonging pa ~ to sequences of n ~ l successive binary information 09 from the first to the second half of the binary moments. otherwise we can interchange the representati ~ ns of binary in ~ ormations ~ 0 and replace or le3 impul ~ positive ions by impul ~ negative ions.
The retrieval of the rhythm is easy because the signal obtained wins at least one transitlon per binary moment. It can be done by -rolling around the rhythm frequency or by synohronlsation of an osoillator ~ operating at the rhythm frequency on the transi-tions do 0 to 1 of ~ lgnal.

The binary coding which has just been described presents the same ~ e ~ redundancy ~ than a bipolar code HDBn which, on the one hand ~ simplifies the ~ transcoding operations compared to the HD code ~ n and what, on the other hand, ensures the continuity of surveillance coding errors in the transmission systems where it is used to connect ~ ~ HDBn coded anointings. To illustrate this last property, we will describe more specifically an encoder ~ operating from HD83 and a decoder successful ~ ant to HD ~ 3.
To obtain an encoder operating from binary information ellea-même ~ il su ~ fira de falre precede the coder which we will describe an HDB3 encoder. Similarly to obtain a decoder provided3 ~ ant the binary information itself it will suffice to ~ area 3follow the decoder which will be described from an HDB3 decoder. The encoder and the HDB3 deodorizer will not be detailed as they ~ are part of the art known. ~ Examples in 30nt described, in particular, in the article of TA
- MOORE titled: n Digital transmission codes: propertie ~ of HDB3 and related ternary codes with reference to broadca3t signal distri-bution "published in the magazine:" The Radio and Electronic Engineer "
vol.44 n 8 August 1975 pages 421 to 426.
The ~ igure 2 shows the diagram of a coder operating at from cadenced binary information previously put under HDR3 form and as30cie clock ignal defining the moments binaries occupied by this information. This encoder includes:
~ a discriminator 1, the input of which corresponds to ~ the signal input A
the odor and which separates the lmpul ~ ion ~ from the input signal in function of their polarities and the ~ re ~ stirs ~ or ~ only one polarity out of two separate outputs one B reserved for the original polarity pulses positive and the other C shaded to the original polarite pulse3 negative, - a double shaping circuit 2 connected to ~ nettle ~ B and C
of the discriminator 1 and to a clock input H of the encoder, which, ~ or ~
the aotion of the clock signal, broadens the impulses present on outputs B and C of discriminator 1 and gave them a report cyclic 1/1 before delivering on two separate parts D and E, the one D reserves for the pulses of polarity of positive origin, the other E to the negative polarity pulses, ~ a "door" circuit 3 connected to outputs D and E of the double circuit from mi ~ e to ~ elm 2 and to the clock input H of the encoder, qul, sou9 the action of the clock igniter emits pulses of cyclic ratio 1 ~ 2 in the absence of impul ~ ions on the ~ outputs D and E of the double circult of setting ~ elm 2 - and a summing circuit 4 connected to sortle G of the "door" circuit 3 and to the nettle D of the double circuit for setting ~ elm 29 which delivers the encoder 30rtie signal.
Discriminator 1 has two comparators 5 and 6 connected one 5, by ~ on non inverting input ~ e, at signal input A of the encoder and by ~ on inverting input to a reference tenslon source positive and the other 6 by its inverting input at the signal input A from encoder via 30n non-inverting input to a voltage source negative reference, the positive and negative reference voltages being3 in absolute value, inferior to the amplitudeq of the pulses of the input input coded in HDB3.
The dual shaping circuit 2 comprises deu ~ ba ~ cules of type D 7 and 8 connected by their data inputq one 7 at the output ~ of the discriminator 1 and the other 8 at the output C of the latter, and by their clock input to the clock input H
of the encoder.
Circuit 3 includes a "no or" logic gate 9 with two inputs connected to the two outputs D and E of the double setting circuit form 2 and a logic gate "and" 10 with two inputs, one connected at the output F of the logic gate "no or" 9 the other at the input encoder H clock.
The circuit ~ ommateur 4 has a logic gate "or" two input3 connected ~ one to the nettle D of the double setting circuit in shape 2 and the other at the output G of the "door" circuit 3.
Coding from a 3ignal SQU9 form HDB3 e ~ t plus ~ simple only from 3 binary information3 themselves because a certain number of operations ~ necessary for coding are made during the setting ~ elm in HD ~ 3 including the separation between in ~ ormations blnalre ~ 1 based on their even or odd rank and determination first and last information of a sequence of four in ~ orma-tlons binaire3 sucoessives 0 including the rapes of the rule of the alternation. It was obtained according to the following rule:

_ 9 _ ~ ~ ~ 7 ~

a positive impulse of the input signal ~ or form HDB3 e ~ t enlarged so as to occupy a whole binal time, - a negative pulse of the input signal 30us form HDB3 eqt ignored - and a lack of impulse3 during a binary moment of the signal input 30u ~ HDB3 form is transformed into an occupying pulse the first half of a binary moment. This rule is blunlYoque.
The application of its reciprocal allows to find in deoodage a signal identical in every respect to that which was coded. She gives back consequently, possible monitoring upon receipt of ~ errors of tran ~ mission affecting the emlssion slgnal coded in ~ 3D ~ 3.
The coder applies the previous rule with a delay of one binalre half moment. The positive3 pulses of the input signal of the encoder, after being detected ~ by the discriminator 15 30nt delayed3 by half a binary moment and loaded by ba3cule 7 which is active on the rising edges of its clock sienal then transmitted to the encoder output by the logic gate "or" 4. The ~
negative pulses from the encoder input signal, after being detected by discriminator 1 ~ delayed by half a moment binary and widening by the flip-flop 8 which is active on the fronts amounts of its 3ignal clock ~ then used to block the clrouit "porte'l 3 without being transmitted to the output of the encoder. Ab3ence pulses during a binary moment of the encoder input signal occurs with a delay of half a binary moment by an absence pulse at outputs B and C of flip-flops 7 and 8 detected by the logic gate ~ no or ~ 9 which unlocks the gate lo ~ ique "and" 10.
The latter then allows transmission, at the output of the encoder, via the logic gate "or" 4 ~ of an impulse clock which, given a binary half-time delay due at the bagcule 7, be hole ~ e be in the first half of a moment binary of the odor output signal.
The diagrams in Figure 3 represent the shape of the signals in dlrrérent polnts of oodeur. At the head of oeux-ol we represented the sequence of binary informatlons has resumed from the flgure 1. The other dia8rams are indexed on the left by letters ma ~ uscules rsprlse3 of the diagram of figure 2 and locating on this last the 7 ~ 7; ~

points where ~ have the 3 signals shown ~ available. The shape of the ~ ignal applied to input A of the encoder is that of a signal in HDB3 corresponding to the equation of binary information a in the hypothesis where the rape preceding the so-called ~ equencs was negative, hypothesis for which we obtain with the transmission process previously describes a signal whose form is represented in b in FIG. 1.
The curve representing the ~ signal in 30rtie I of the encoder corresponds to curve b of ~ igure 1 at a delay of half a binary moment near.
A decoder adapted to the signal delivered by the previous coder e3t represented in Figure 4 with the exception of its recovery circuit clock ration. We distinguish in this figure:
a logic gate "and" 11 with two inputs, one constituting that that of the decoder and the other being connected to the output H of a clock recovery O
- a logic gate "no or ~ 12 with two inputs ~ connected in parallel on those of logic gate "and" 11, - a delay circuit 13 connected to the 30rtie K of the logic gate "no or "12 bringing a delay equal to half a binary moment - And a differential amplifier 14 whose inverting input is conneotée at the exit J of the door loglque ~ and "11 and whose entry non-inverting is connected to the ~ nettle M of the delay circuit 13.
The delay circuit 13 includes an active D-type switch 15 3on the rising edge of ~ on clock signal and a logic gate "and ~
with two inputs3 16. The D 15 e3t type ba3cule connected by sound - data input at output K of the logic gate "no GU ~ 12 and by 30n clock input at the ~ nettle H of the clrcuit dP recovery of horloee. Logic gate "and" 16 to one of se3 input connected to the non-inverted 30rtie ~ ée of the ba ~ cule type D 15 and the other to the nettle H of the clock recovery circuit.
The clock recovery circuit operates from the decoder input signal. It can be realized as shown in La Rigure 6 ~ using a tran3i3tor amplifier charged by an osclllant circult LC with high and high overvoltage coefficients on the ~ clock frequency ~ e, and sulvl by an ampllricat2ur of ml ~ e in ~ rectangular elm with two sortle ~ complementary one H dellvrant a recovered clock signal of which the front 3 ~ uprights coincide with those of the ~ lgnal input of the decoder, that is to say with the start ~ binaryq moment and the other H delivers a recovered clock signal and inverted whose descent rronts coincide with the fronts 5 amounts of the decoder input signal.
Decoding is performed according to the inverse0 rule applied to coding:
- a pulse extending over a whole binary moment e3t transformed in a positive impulse occupying the first half of the moment 10 binary, - an absence of impulse for a whole binary moment is transformed in a negative impulse occupying the first half of the moment binary - and an impul ~ ion during the first moltié of a binary moment is ignored.
The impulses ~ occupying a binary moment of the 3ignal input of the decoder can be identified by their presence in the second moltié
of a binary moment and ~ have detected3 in this way using of the logic gate "and" 11, with a delay of half an instant ~ inary.
Binary moments without pulse in the input signal of the decoder can be identified by the absence of an impulse in their first half and are so knocked off using the door logic "no or" 12 without any delay.
The delay circuit 13 makes it possible to synchronize the detections de ~ impulsionQ and ab ~ encea impulclion occupying a whole moment binary. The D 15 type switch activated in the middle of each moment binary by the ~ clock recovery signal available in H
performs this synchronization by bringing a delay of one deml ~
binary moment to the pulses delivered by the logic gate "no or "12. The logic gate" and "16 calibrate the pulses deliveredq by the ba ~ oule type D 15.
The differential amplifier 14 delivers a bipolar 3ienal of which le9 lmpulsions posltives oorre ~ lay to ooll ~ sd ~ delivered by the door loglque ~ and "12 ot whose negative impulses ~ oorre ~ lay to impulslon3 po ~ itlves dellvrés by circult ~ delay 13.

12 ~ 7 '~
-The diagrams in Figure 5 represent the shape of the signals at different points of the decoder ~ Il3 are indexed ~ ~ on the left by letters maJu ~ cules repri ~ es on the diagram of figure ~
and locating on the latter the points where ~ have available the signals represented. The ~ ignlo horlo ~ e recovered available in ~ pre ~ ente, like the clock sienal used for coding, a rising edge in the middle of each binary moment ~ The shape of the applied qignal at the input I of the decoder is that of the output signal of the encoder represented under the same indexing in Figure 3 and obtained at from a sou ~ form HDB3 signal applied to the encoder input and shown in A in Figure 3. It gives lieù, in ~ ortle of the decoder ~
to a bipolar signal, the shape of which is represented in S in FIG. 5 corresponds to that of the input slgnal of the coder represented in A
in Figure 3 to a delay of half a binary moment.
Figure 7 shows the diagram of a regeneration device usable to reshape the signal delivered by the encoder shown in Figure 2. This regenerative device is, as the previous decoder, shown without 30n recovery clock. We di ~ tingue on this figure:
2Q - a delay circuit 17 connected to the 30rtie H of a recovery circuit-clock clock ~ not shown, delaying the recovered clock signal of a duration of less than half a binary moment to the nearest multiple binary moment, a shaping circuit 18 placed at the input of the device for 25 regeneration ~
- a first sampling circuit 19 connected by an input sampling at the output of the shaping circuit 18 and by sampling control inputs at outputs H and H1 of the clock and circult delay circuit 17, a3 ~ urant 30 a sampling of the signal to re ~ generate on a short in ~ both before the end of the first half of each binary moment, after a transition of the delayed version of the recovered clock signal, - a second sampling outlet 20 connected by an input sampling at the exit from the shaping circult 18 by 35 of the sampling control inputs at the outputs ~ H and H1 of the circuit clock recovery and delay circuit 17, ensuring a .

~ '7 ~

sampling of the 3ignal to regenerate only a short time before the ~ in of the first and second halves of each moment blnaire after ~ a tran ~ ition of the delayed version of the clock recovered 5 - and a flip-flop 21 whose reset input to one is connected at the output P of the first sampling circuit 19 and whose input reset e ~ t connected to qortie 0 of the second circuit sampling 20.
The clock recovery circuit operates from the 10 signal to regenerate. It can be identical to that shown in the figure 6. But the output used is the output H ~ ur which e ~ t di ~ ponible a clock signal with ~ ront ~ amountq ooIncidant with those of the signal to be regenerated.
The delay circuit can be formed, as shown in Figure 9, by an inductor 30 connected in series between its input and its ~ nettle and by a variable capacity 31 disposed between ~ has output and the mas ~ e, the capacitor 30 and the inductor 31 forming a circuit o ~ cillant series tuned in the vicinity of the clock frequency. he e ~ t then supplemented by ~ clipping diodes 32 and 33.
The first sampling circuit 19 realizes ~ the ~ onotlon logic "etn. It has a first logical door" and "22 to two starters one onion with qort H from the recovery bin the other at the H1 output of delay 17 and a second logic gate "and` '23 with two inputs connected one to output X
25 of the first logic gate '1 and "22, the other at the output N of the circuit 18.
The second sampling circuit 20 includes a first "non or exclusive" logic gate 24 with two inputs3 one connected at the output ~ of the clock recovery circuit the other at the ~ nettle 30 of the delay circuit 17 and a log gate "and" with two inputs3 25 one connected to output Z of the loglque gate "not or excluded" 24 and the other connected by the lntermédialre of a ln ~ er ~ eur to the sortle N
of the elm setting circuit 18.
The flip-flop 21 is an RS flip-flop connected by its 35 reset input to 1 at output P of the local gate "and" 23 and - by its remlse input at 0 at the ~ ortle 0 of the loglque gate "and" 25.

3 ~ 7 ~ ~

It delivers the regenerated signal ~ ur 3a non-inverted output SR.
We also distlngue ~ ur the diagram of figurs 7 a ba3cule type D 26 connected by its data input to the output H of the circuit clock and by its clock input at exit Z of the door logic "not or excluded ~ if" 24 ~ This flip-flop 26 provides on ~ a aortie not inverted HR a ~ synchronous clock ignal with the regenerated signal available at the SRrt of the RS 21 ba ~ cule.
The regeneration of the ~ ignal conqiste to ~ ynohroni3er its transitions on the delayed version of the recovered clock ignal. This synchroni ~ a-tion e ~ t efrectue using the flip-flop RS 21 whose tranqition ~ from O to 1 are controlled, its output not lnversée being at the level logic 0, by the appearance of a logic level 1 at the output of the premler sampling circuit 19 and whose transltions from l to 0 are oommandéeq ~ ~ with non-inverted output3 being at logic level 1, by the appearance of a log level 1 at the end of the second circuit 20.
A transition from O to 1 of the signal delivered by the encoder Figure 2 can only occur at the start of a binary moment.
To regenerate it, it suffices to carry out a sampling in the first half of each binary moment after the transition from 0 to 1 of the delayed version Hl of the recovered clock signal that is to say during the moments when the recovered clock signal H
and its delayed version H1 are simultaneously at logic level 1.
The sampling order is then issued by the logic gate "and" 22 and the sampling e ~ t carried out by the logic gate "and" 23.
A transition from 1 to O of the signal delivered by the encoder Figure 2 can occur at the beginning or in the middle of a binary moment.
To regenerate it, you have to sample d ~ n3 the first and the second half of each binary moment after each transition of the delayed version H1 of the recovered clock ignal, that is to say during the ~ lnstants or the recovered clock signal H and 3a version delayed H1 30nt simultaneously dan ~ the same logical etaS. The order e ~ t alor3 sampling delivered by the loglque door "no or exclu3if "2 and sampling is carried out by the software door that "and" 25, the value of the sample being supplemented by an inverter for correct control of the flip-flop RS 21.

In order to limit the parasite influenoe de3 ~ to the maximum, the duration of ~ ~ samples e ~ t reduced to the minimum compatible with proper operation ba ~ cule RS 21 a ~ ustant the delay brought by the circuit late 17 to a value in ~ higher May ~ close to half a moment binary.
Le3 diagram ~ es of rigure 8 represent the form of 3 ~ ignaux in dlfferent3 point ~ dl3positif regeneration. Il3 ~ have indexed ~ ur la gauohe by two letters maJu3cule ~ repri3es 3ur le ~ chéma of ~ igure 7 and locating on it the ~ point ~ where eont available the ~ signals represented ~ entés.
L ~ Figure 10 represents the sohéma of an error detector usable for monitoring the signal delivered by the encoder described with reference to Figure 2. The error detector is represented ~ enté
3 years 30n clock recovery circuit. It also includes latest :
- a logic gate "and" 3S with two inputs3 one I constituting that of the error detector ~, the other being connected to the nettle H of a clock recovery circuit, - a logic gate "no or" 40 with two inputsq connected in parallel 3on that ~ of the logic gate ~ and "39, - a delay circuit 41 connected to the output of the logic gate "no or "40 and to that H of the clock recovery circult, bringing a delay of half a binary moment at impul3ion ~ delivered3 by logic gate no or "40, - a frequency doubling circuit 42 connected to the 30rtie E ~ of oircuit clock recovery ~ tion, - a bi-directional shift register 43 with four stages3 A, ~, C, D
having a clock input C1 connected to the output of the doubling olrcuit of frequency 42, parallel inputs3 of data3 a, b for the stages A and B, and a 3 rd data input3 R for offset to drolte brought to logic level 1, de3 input ~ parallel3 of data3 c, d for the 3 stage ~ C and D, and a qerie of data input L scope3 at logic level 0, a right shift control input So activated by the logic gate signal "and ~ 39 and an input S1 shift control command activated by ~ ortle signal overdue ciroult 41 - and a logic circuit 44 detecting the ~ overflows on the right and to the left of the shift register ll3 aiDsi than more than two dec ~ lo ~ e3 in the same direction inside the latter and delivering in response a ~ lgnal of error utill ~ é incidentally for the resetting ~ e to the state shift register 43.
The clock recovery circuit can be identical to the one previously described in Figure 6. The output used is, as in the case of the decoder, the ~ nettle H on which is di ~ ponible a ~ ignal of clock recovered with tran ~ ition ~
from 0 to 1 in the middle of ~ binary moments a ~ used for information ~
contained in the signal applied to input I of the error detector ~
The delay circuit 41 can be produced, like that 13 of the decoder shown in Figure 2.
The frequency doubling circuit 42 can be produced using a "non or exclusive" logic gate with two inputs ~ connected to the output H of the clock recovery circuit, one directly, the other via a delay circuit introduced ~ ant a delay equal to half a binary moment. It gives a rectangular signal with transitions from 0 to 1 in the middle of each binary moment.
The four-stage bidirectional shift register 43 is an integrated circuit of TTL technology known as 30us number 74 194.
It presents two input3 of command of offset S0 and Sl which allow to block the register when they are both at logical level 0, authorize shifts to the right when the command input S0 e3t at logic level 1 and the command input S1 e ~ t at level logic 0, to allow the shifts ~ to the left when ~ the input of command S1 eat at logic level 0 and the command input S1 at logic level 1 and allow loading of the stages of the register by its ~ parallel data inputs a, b, c ~ d when they ~ have both at log level 1.
The logic circult 44 comprises three logic gates "no and" 45, 46 and 47 used for the detection of overflows on the right and to the left of the shift register 43. The logic gate "no and" 45 with two inputs connected one to the output of logic gate "and" 39, the other at the QD output of stage D of the shift regulator ~ 3. She detects the simultaneous presence of a right shift command ; ~

and of a logic level 1 at ~ out of stage D of the shift register 43.
The logic gate "no and" 46 with two inputs connected ~ one to the output of delay circuit 41 the other to that QA of stage A of shift regiatre 43 through the intermediary of an inverter 48. It detects le3 pre ~ ences ~ imorted by a shift order to the left and of a level loglque 0 in 30rtie of stage A of the regl ~ tre shift 43.
The logic gate "no and" 47 to two ~ inputs connected one to the comes out of the logic gate "no and" 45 the other at the 30rtie of the logic gate "no and" 1l6. It emits in 30rtie a logical level 1 from the appearance of an overflow to the right or left of the r0gi3tre offset 113.
The logic circuit 44 also includes four flip-flops ~ RS 49, 50, 51 and 52 with complementary inputs used3 to memorize the 3 tran ~ ltions from 1 to 0 of stages A and B of shift register 43 and those of 0 at 1 of the floor ~ C and D of the latter. The RS 49 scale at its entrance ocomplemented S brought to the logical level l thanks to a resi ~ tance which connects it to a positive voltage source + Y and connected by through a capacity at the 30A QA of stage A of the register offset 43. a transition from 1 to O of stage A causes, by through capacity, a negative impulse on the input complemented by S of the RS 49 flip-flop whose output is level logic 1 if it weren't pa3 from ~ to. A tranaition from 0 to l of stage A has no effect. The RS 50 scale connected in a way analogous to the QB output of stage B of the shift register 43 3e only triggers ~ ur le3 transan3itions from 1 to 0 of this last stage.
The ba ~ cule RS 51 has 30n complemented input S preceded by an inverter 53 whose input is brought to logic level 0 by a resistor which connects it ~ to earth and connected via a capacity at the output Qc of stage C of the shift register 43. A transition from 0 to 1 of stage C causes, through the capacity, the applcatlon of a positive impulse at the input of the inverter 53 which triggers the rocker RS Sl whose 30rtie pa ~ is at logic level 1 ~ i she was not there already. A transition from 1 to 0 of stage C
has no effect. The RS 52 scale connected in an analogous way to the output QD of stage D of the shift register 43 is triggered only 9 on the 3 transitions from 0 to 1 of this last stage. The ~

- 18 ~ '7 ~ 7 ~
outputs of these four ba ~ cule ~ 49, 50, 51 and 52 ~ connected to a circult rormé de troi ~ porte ~ logic3 "no and" 53, 54, 55, which detects the presence of a logic level 1 on the outputs of three ~
between them. Logic gate "no and" 53 has three input3 connected ~
at the outputs of the scales ~ RS 49, 50 51. Sa ~ nettle does not pass at the level logic 0 only in the case where the nettle of RS flip-flops 119.50 51 ~ have all ~ at the logical level l. The logic gate "no and" 54 has three ~
input ~ connected to the outputs of ~ flip-flop ~ RS 50, 51, 52. Its output only goes to logic level 0 in the ca ~ where lei ~ nettles de3 ba3cu-RS 50, 51, 52 are all at logic level 1. Logic port "nonet" 55 has two inputs connected one at the output of logic gate "no and" 53 the other at the exit of the logic gate "no and" 54.
Since in the initial state the shift regulator 43 has ~ es stages has and b carried to logic level 1 and its stages ~ Q and d carried to level 3 loglque 0, the logic gate "no and" 54 emits in. ~ nettle a level logic 1 as soon as the ~ ~ nettle of troi3 at least ~ de3 four floors of shift register 43 have changed levels.
Le3 outputs of the logic ~ gate ~ "no and" 47 and 55 are connected by a logic gate "or" 56 to the data input of a ba3cule 20 of type D 57 and, via two logic3 gate3 "or" 58 and 59 at the input ~ offset command of the register to deoala ~ e 43. The D 57 type flip-flop has clock input connected to the 30rtie of the frequency doubler 42 and ~ with non inverted output connected to that of the error detector and also to the complementary inputs 25 tees R of ~ ba3cules RS 43 ~ 50,51 and 52.
The error detector just described monitors llalter ~
nance dan ~ the pulse signal ~ occupying a whole binary moment and binary moments without impulse. It is triggered when this alternation does not e3t ~ respected at the level of3 rape ~.
The logic gate "and" 39 placed at the input ~ oue.a similar role with eye 11 placed at the input of the decoder represented in FIG. 4.
It allows to detect the binair moments ~ s fully occupied by an impulse at emits dan ~ oes case an lmpulslon occupying the second half of the binary moments considered.
The logic gate "no or" 40 also placed at the input has the same role as oelle 12 placed at the inlet of the deodorizer shown at ~ ~ d ~ 2 la flgure 4. It makes it possible to detect binal moments ~ years lmpul-sion and emits dan ~ these ca ~ lmpul ~ lon ~ occupying the first moltié
of ~ b1nary moments considered. Ce3 pulses are replaced in the second half of the moment ~ binary3 by the delay circuit 41.
This allows the first half of each binary moment to be free.
for, as we will see later, possible resetting ~ to zero flip-flops RS 49, 50, 5l, 52 and reset to the initial state of the register offset 43.
The appearance, in the 3 input signal of the error detector, of a whole blnar moment occupied by an impulse causes in the middle of the second half of it t a shift towards the right of shift register 43. That of a binary moment without impulse causes in the middle of the second half of it, a shift to the left of the shift register 43. That of a blenary moment of which ~ only half is occupied by an impulse has no effect and will not be mentioned later.
To explain the operation of the shift register 43 . we place ourselves after a reset to the initial state of this decimal register lage 43 and a reset of the flip-flops ~ S 49, 50, 51, 52.
In the absence of violation of the rule of alternation in the signal error detector input ~, an entire binary moment occupied by an impulse succeeds a binary moment without impulse or inversely. This results in shifts 43 for shifts, alternately right and left or vice versa which translate by ~ switching between logical levels 1 and O for one of the stages ~ and C of the shift register 43 and through the level crossing logic 1 of the RS flip-flop associated with the first switchover.
We assume ~ e for the following reasoning that it is ltétage ~.
The appearance of the first rape of the alternation rule in 3Q the input signal of the error detector produces two shifts 3ucce3sifs of the same ssns in the shift register 43. This has effect on the one hand of changing the stage of the shift register 43 of which the output is likely to switch between the new logic3 0 and 1 upon subsequent detection of busy bit moments entirely by pulses and binary moments without pulse succeeding each other alternately, this step becoming in the hypothesis 7; ~

considered and according to the sen ~ of the two decals succes31f3 ~ solt the stage A ~ oit the stage G and on the other hand of ~ area pa ~ ser at the level logic l the output of the RS baqule associated with the new stage the stage A is the shelves C.
The appearance of a second rape in the dual system in the error detector input signal ~ may have three separate affets.
It can first produce two Yucoes3ifs shifts of sen ~ opposite to those provoked by the first vlol. It's the case where the alternation rule is respected in terms of rape, the first being manifested by two binal moments each occupied by everything integer by one impulse ~ ion 0t the second occurs by two binary moments san ~ impulse or vice versa. There is then no errors. The lags produced by the second rape in the shift register 43 cancel the effects of the product shifts ~
by the first rape and stage B becomes again the one whose exit switches between logic levels 0 and 1. The error detector does not issue any impulse.
It can also produce two successful shifts ~ ifs the same meaning that those caused by the first rape while the atage which the ~ ortia had changed level following the first rape was stage C. These two offset ~ successi ~ s the same ~ ens as those caused3 by the first rape show that the alternation rule is not not re ~ pected and there is an error. They have the effect of ~ area switch the output of register D from logic level 0 to logic level 1 which causes the ba3culement of the rocker ~ S 52 whose output not logical level 1. The 30rties of the three RS 50, 51, 52 cells are then at logic level 1 which causes the output of the logic gate "no and" 55 and that of logic gate ~ or "56 at logical level 1. The latter provokes in the middle of the first half of the binal moment following that when 9th produces the second rape (instant corresponding to the appearance of the first transition of 0 to 1 dan ~ the ~ ignal delivered by the frequency doubling circult 42 ~ following the appearance of the new logic 1 at the output of the software door that "or" 56 ~ on the one hand the reset to the initial state of the shift register 43 and on the other hand passed it ~ e at loglque level 1 of ; ' J ~ ~ 2 the ~ ortle of the D 57 type rocker which controls the reset dcs flip-flops R5 49, 50, 51, 52 and consequently the disappearance of logic level 1 at output of logic gate "or" 56, dlsparition which causes, in the middle of the second half of the binalre moment following the one where the second rape took place, the return to the level logic 0 of the output of the D ~ type beam 57. The error is therefore signaled by the output from the error detector of a cyclic ratio pulse 1 ~ 2 centered on the binary moment following the one where it happened The appearance of the second rape can also produce two Successful deviations ~ lfs in the same direction as those caused by the first rape while the floor whose exit had changed from new to sulte of the first vlol was the stage A. As previously these two offsetq 3uccessifq same as those caused by the first 15 rapes show that the alternation rule is not respected in level of the rapes and that there is an error but their ef ~ ets ~ ur the shift register 43 are different. With the assumptions adopted the two successive shifts are 3 shifts to the left. The first displays 3 logic levels 0 on the outputs of all 20 stage 9 of the shift register 43. The second does not modify these levels because the shift register 43 undergoes an overflow on the left. But the command applied in S2 having led to this shift block the logic gate "no and ~ 46 ae which runs the sortle of the logic gate ~ no and "47 and that of the logic gate" or "56 25 at log level 1 when the second rape occurs. This level logic 1 pro ~ oque ~ in the middle of the second moltié of the binary moment where 3e produces the second rape (instant corresponding to the first tra ~ sition from 0 to 1 of the signal delivered by the frequency doubler 42 after the appearance of this logical level 1) ~ on the one hand the discount 30 in the initial state of the shift register 43 and therefore the di ~ appearance of this nlveau lo ~ ique 1 and on the other hand the pa ~ sage to Logical level 1 of the D 57 weigh scale which controls delivery ~ zero of ba ~ cul ~ s RS 49, 50, 51 and 52. The di ~ appearance of the level loglque 1 en ~ out of the logic gate 'lou "56 at the suita de la 35 returns to the initial state of the offset register 43 causes the return at loglque level 0 from the output of the rocker of typG D 57 to mllleu of the first half of the binary moment following the second rape.
The error is therefore signaled at the detector output by a pulse 1/2 cyclic ratio straddling the binary moment when occurs the second rape and on the blnar moment that the ~ uit.
To synchronize the pulses ~ eu ~ of the error detector ~
we can dlspo3er ent, re the logic gate "no and" 47 and the gate logic "or" 56 a delay circuit providing the output signal of the door "no and ~ 47 a delay equal to half a binary moment.
We can ~ an ~ outside the scope of the inventlon modify some di3po3itionq or replace certain ~ means by equivalent means.

Claims

Les réalisations de l'invention, au sujet des-quelles un droit exclusif de propriété ou de privilège est revendiqué, sont définies comme il suit: The embodiments of the invention, concerning the-what an exclusive property right or lien is claimed, are defined as follows: 1. Dispositif de détection d'erreurs adapté à un signal obtenu avec un procédé de transmission série d'infor-mations binaires dans lequel chaque information binaire est transmise sous forme d'un signal binaire élémentaire occupant un intervalle de temps dit moment binaire, caractérisé en ce qu'il comporte:
un circuit de récupération d'horloge délivrant un signal d'horloge récupéré et inversé définissant les moments binaires associés aux informations contenues dans un signal d'entrée correspondant audit signal obtenu, et ayant des fronts de descente coïncidant avec les fronts de montée du signal d'entrée;
une porte logique et à deux entrées l'une rece-vant le signal d'entrée du dispositif de détection d'erreurs, l'autre le signal d'horloge récupéré et inversé délivré par le circuit de récupération d'horloge;
une porte logique non ou à deux entrées connec-tées en parallèle sur celles de la porte logique et;
un circuit à retard connecté à la sortie de la porte logique non ou qui, sous l'action du signal d'horloge récupéré et inversé, retarde d'un demi-moment binaire les impulsions disponibles en sortie de ladite porte logique non ou;
un doubleur de fréquence ayant une entrée connectée à la sortie du circuit de récupération d'horloge;
un registre à décalage bidirectionnel à quatre étages ayant une entrée d'horloge connectée à la sortie du doubleur de fréquence, des entrées parallèles de données pour deux des quatre étages et une entrée série de données pour décalage à droite portées au niveau logique 1, des en-trées parallèles de données pour les deux autres des quatre étages et une entrée série de données pour décalage à
gauche portées au niveau logique 0, une entrée de commande de décalage à droite activée par le signal de sortie de la porte logique et et une entrée de commande de décalage à
gauche activée par le signal de sortie du circuit à retard;
et un circuit logique détectant les débordements à
droite et à gauche du registre à décalage ainsi que plus de deux décalages dans le même sens à l'intérieur de ce dernier et émettant en réponse, sur la sortie du dispositif de dé-tection d'erreurs, un signal d'erreur qui est également utilisé pour la remise à l'état initial du registre à déca-lage. 1. Error detection device suitable for a signal obtained with a serial information transmission process binary mations in which each binary information is transmitted as an occupying elementary binary signal a time interval called binary moment, characterized in that that it includes:
a clock recovery circuit delivering a recovered and inverted clock signal defining the moments binaries associated with information contained in a signal input corresponding to said signal obtained, and having falling edges coinciding with the rising edges of the input signal;
a logic gate and two inputs one receives the input signal from the error detection device, the other the recovered and inverted clock signal delivered by the clock recovery circuit;
a logic gate no or with two connected inputs tees in parallel with those of the logic gate and;
a delay circuit connected to the output of the logic gate not or which, under the action of the clock signal recovered and inverted, delays the binary half-moment by pulses available at the output of said logic gate no or;
a frequency doubler having a connected input at the output of the clock recovery circuit;
a four-way bidirectional shift register floors having a clock input connected to the output of the frequency doubler, parallel data inputs for two of the four stages and a serial data entry for right shift brought to logic level 1, parallel data lines for the other two of the four stages and a serial data input for offset to left brought to logic level 0, a command input right shift activated by the output signal of the logic gate and and an offset command input to left activated by the delay circuit output signal;
and a logic circuit detecting overflows at right and left of the shift register as well as over two shifts in the same direction inside the latter and transmitting in response, on the output of the de-error detection, an error signal which is also used for resetting the decaf register age.