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BREVET D'INVENTION
ITT INDUSTRIES BELGIUM
Société Anonyme Chaussée de Neerstalle 56-70 B-1190 BRUXELLES
Belgique
CONTACTS ELECTRONIQUES ET DISPOSITIFS ASSOCIES
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L'invention se rapporte à des contacts électroniques permettant détablir une impédance basse ou élevée entre une première et une deuxième borne sous le contrôle d'un circuit fournissant un signal de commande entre une troisième et une quatrième borne.
De tels contacts électroniques sont par exemple utilisés dans le brevet belge No 896 388 se rapportant particulièrement à un circuit de charge capacitif commandé permettant de charger positivement ou négativement une capacitance qui, suivant le signe de cette charge, ouvre ou ferme un contact électronique constitué par deux transistors DMOS en série opposition de telle sorte que leurs drains constituent respectivement les deux bornes du contact électronique tandis que leurs sources sont toutes deux reliées à la même borne de la capacitance et leurs portes toutes deux reliées à l'autre borne de la capacitance, cette dernière pouvant être constituée par la capacitance parasite entre ces bornes jumelées.
De la sorte, en utilisant des transistors pouvant supporter des tensions relativement élevées, on obtient un contact électronique pouvant être inséré dans un circuit qui peut produire l'une ou l'autre polarité aukbornesdu contact.
En effet, lorsque la polarité de la charge sur la capacitance de contrôle du contact est telle qu'elle n'offre pas un chemin à basse résistance, c'est-à-dire que les deux transistors sont bloqués, les diodes parasites qui apparaissent dans cet état du transistor entre la source et le drain sont donc connectés
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également en série opposition ce qui maintient une impédance élevée quelle que soit la polarité appliquée par le circuit dans lequel le contact est inséré.
Un des buts de la présente invention est de permettre l'utilisatim d'un type cb cmtact électronique plus avantageux, pouvant également être contrôlé par la polarité de la charge d'une capacitance, et notamment des dispositif du type thyristor pouvant également travailler avec des tensions de rupture élevées (300 volts par exemple) comme envisagé dans]le bce et précité nais qui ne peuvent passer du courant que dans une direction tandis qu'ils peuvent bloquer des tensions de l'une ou l'autre polarité, les transistors du brevet précité ayant des propriétés inverses, c'est-à-dire qu'ils peuvent conduire le courant dans l'une ou l'autre direction mais ne bloquent qu'une polarité de tension.
Un but général de la présente invention est de permettre l'utilisation de tels contacts électroniques tout en évitant une complication du circuit de commande.
Suivant une première caractéristique de l'invention, le contact électronique défini ci-dessus est caractérisé en ce que deux contacts électroniques auxiliaires sont prévus et permettent d'établir une impédance basse ou élevée entre la première et la troisième borne et entre la seconde et la troisième, les conditions d'impédance des deux contacts auxiliaires étant opposées.
Une telle disposition offre l'avantage que deux contacts électroniques du type thyristor peuvent être connectés en tête-bêche comme un triac et contrôlés à l'aide du même circuit de commande eh notamment celui, du brevet précité utilisant une charge positive ou négative d'une capacitance pour fermer ou ouvrir le contact électronique. En effet, à l'aide des contacts électroniques auxiliaires, suivant la polarité de la tension appliquée au bornes du contact électronique constituées par les deux contacts polarisés reliés en anti-parallèle, on pourra auto-
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matiquement obtenir une connexion entre une borne de la capacitance de commande et la borne du contact électronique principal ayant une polarité donnée.
De cette manière, le-même circuit de charge de capacitance, c'est-à-dire le convertisseur doubleur de tension AC/DC décrit dans le brevet précité, sera toujours utilisé pour fermer ou ouvrir celui des deux contacts polarisés qui est effectivement inséré dans un circuit de charge et en dépendance de la polarité de la tension apparaissant aux bornes de ces contacts connectés en anti-parallèle.
D'autre part, l'avantage des contacts électroniques à tyristor pouvant être contrôlé de la manière indiquée, et par rapport auc transistors DMOS reliésen opposition série comme dans le brevet belge précité, au lieu de la connexion en tête bêche proposée maintenant, est que la résistance pour la condition fermée du contact est nettement plus basse, c'est-à-dire inférieure à 10 ohms au lieu de 25 + 25 = 50 ohms. De plus, pour la solution avecthyristor, la surface nécessaire dans un circuit intégré est réduite au quart.
Un autre but de la présente invention est également d'utiliser de tels contacts électroniques dans des systèmes de télécommunication et patiéulièrement dans les circuits de ligne téléphcniquas afin notamment de permettre l'accomplissement de différentes opérations de supervision et de contrôle, y compris l'envoi d'un courant de sonnerie, fonctionsqui antérieurement étaient généralement accomplies par l'intermédiaire de contacts de relais mêmedans les bureaux centraux où le reste de l'équipement était électronique.
L'invention se rapporte donc aussi à un circuit de ligne pour système de télécommunication comprenant une impédance série dans chacun des deux conducteurs de ligne et des contacts de part et d'autre de ces deux impédances permettant de connecter sélectivement leursbornes respectivement vers le bureau et vers la ligne ou alternativement vers des circuits auxiliaires.
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Un tel système se retrouve par exemple dans l'article paru aux pages 316 à 324 du IEEE Journal of Solid-State Circuits de juin loe3, et plus particulièrement à la page 317.
L'on y voit que les deux résistances série servent à alimenter une ligne d'abonné téléphonique et également à mesurer la tension apparaissant aux bornes de ces résistances et ceci pour des opérations de supervision et de contrôle. De côté bureau de ces résistances, un courant de sonnerie peut être injecté par l'intermédiaire des contacts correspondants et en mesurant les tensions sur les résistances, on peut ainsi superviser l'opération de sonnerie. D'autre part, de l'autre côté de ces résistances, les contacts du côté de la ligne d'abonné permettent d'avoir accès à des bus pour effectuer don tests soit internes (vers le bureau et à travers les résistances série) soit externes vers la ligne d'abonné.
Jusqu'à présent, ces ccntacts étaient généralemert réalisés par des contacts irtersems de trois relais ce qui impliquait automatiquement que lorsque la partie travail du contact était fermée en dérivation vers un des circuits de contrôle, la partie repos en série avec une des résistances était automatiquement ouverte et vice-versa.
Suivant une autre caractéristique de l'invention, ces contacts sont constitués par quatre paires de contacts électroniques, la première reliant la ligne aux impédances, la deuxième-reliant ces dernières au bureau, la troisième reliant les impédances du côté ligne à un premier circuit auxiliaire et la quatrième les reliant du côté bureau à un second circuit auxiliaire.
Suivant une caractéristique additionnelle de l'invention, les huit contacts électroniques qui sont toujours opérés en paires sont en outre commandés de telle sorte que seules huit combinaisons parmi les seize possibles pour les quatre paires sont permises.
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Suivant encore une autre caractéristique supplémentaire de l'invention, le dispositif de commande des quatre paires de contacts électroniques comporte un décodeur pouvant être alimenté par trois signaux binaires en parallèle et fournissant quatre signaux binaires de sortie pour commander les quatre paires de contacts électroniques, un circuit de sélection binaire étant en outre prévu pour autoriser ou inhiber les sorties du décodeur et dans ce dernier cas autoriser des connexions permettant aucquatre signaux binaires d'entrée de commander respectivement les quatre paires de contacts électroniques.
De cette manière, il devient possible notamment de réaliser sous la forme d'un seul circuit intégré non seulement une série de huit contacts électroniques pouvant supporter des tensions relativement élevées et opérant en paires, mais également de commander l'opération de ces contacts électroniques soit à l'aide d'un code à trois éléments binaires seulement, soit directement par des signaux correspondant aux paires de contacts électroniques. Cette versatilité peut être encore augmentée par l'incorporation dans un tel circuit électronique d'une horloge permettant d'opérer les circuits de commande des contacts électroniques de la manière décrite dans le brevet précité et en évitant ainsi de devoir se rabattre sur un circuit d'horloge séparé.
L'invention sera mieux comprise et d'autres caractéristiques apparaissant dans les revendications ressortiront de la description détaillée qui fait suite de réalisations préférées devant être lueen conjonction avec les dessins accompagnant la description et qui représentent :
La Fig. l, le circuit d'un contact électronique suivant l'invention ;
La Fig. 2, le circuit de commande d'un contact électronique du brevet précité et modifié suivant l'invention ;
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La Fig. 3 la partie d'un circuit de ligne téléphonique incorporant huit contacts électroniques suivant l'invention ;
La Fig. 4 l'ensemble des circuits permettant de commander les huit contacts électroniques et montré uniquement sous forme d'un seul bloc à la Fig. 3 ;
La Fig. 5, un circuit de protection d'entrée montré sous forme d'un bloc à la Fig. 4 ;
La Fig. 6, une porte électronique montrée sous forme d'un bloc à la Fig. 4 ;
La Fig. 7, une double porte électronique contrôlée par des impulsions d'horloge et montrée sous forme d'un bloc à la Fig. 4 ;
La Fig. 8, le circuit produisant les impulsions d'horloge et montré sous forme d'un bloc à la Fig. 4 ;
La Fig. 9, un premier circuit logique utilisé pour réaliser le décodeur montré sous forme d'un bloc à la Fig. 4 ;
et
La Fig. 10, un deuxième-circuit logique utilisé dans ce décodeur.
Le contact électronique pouvant supporter des tensions relativement élevées et montré à la Fig. 1 peut faire partie d'un ensemble de huit contacts électroniques identiques (Fig. 3) disposés en quatre paires de contacts, les deux contacts d'une paire étant toujours simultanément ouverts ou fermés, cet ensemble pouvant être utilisé dans un circuit de ligne téléphonique et en particulier celui décrit dans le brevet belge No 896468. Outre les huit contacts électroniques correspondant à celui de la Fig. 1 et les huit circuits de commande pour de tels contacts apparaissant à la Fig. 2 qui correspond essentiellement au circuit de charge capacitif commandé du brevet belge No 896 388, la Fig. 4 représente un décodeur pouvant être activé soit par trois soit par quatre signaux binaires.
Dans le premier cas, les huit combinaisons possibles des trois signaux binaires sont décodées sur quatre bornes de sortie utilisées pour
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commander respectivement les quatre paires de contacts électroniques. Dans le second cas, le signal d'autorisation permet cette ibis aux quatre signaux binaires d'entrée d'être respectivement appliqués aux quatre portes électroniques tandis que ce même signal inhibe l'opération du décodeur. En outre, le circuit de la Fig. 4 comporte à la sortie du décodeur un convertisseur destiné à produire des signaux appropriés pour le circuit de charge capacitif de la Fig. 2, et ceci à l'aide d'un oscillateur produisant des impulsions d'horloge complémentaires.
Les cinq parties identifiées ci-dessus, c'est-à-dire les contacts électroniques, le circuit de contrôle, le décodeur, le convertisseur et l'oscillateur d'horloge peuvent être associés dans un même circuit intégré combinant une logique DCMOS à basse tension et des contacts TRIMOS à haute tension. La technique de fabrication utilisée peut employernotam- ment le procédé décrit dans la demande de brevet belge No 2/60137.
L'ensemble fournit alors quatre paires de contacts électroniques pouvant bloquer dans les deux sens des tensions de 300 volts et ayant une résistance dynamique de 10 ohms lorsqu'ils sont conducteurs, les deux bornes de chaque contact électronique étant flottants par rapport au circuit de commande. Les quatre paires de contacts peuvent être opérées suivant les seize combinaisons passibles à l'aide de quatre signaux binaires ou suivant huit conditions prédéterminées à l'aide de trois signaux binaires.
En retournant à la Fig. 1, on voit que le contact électronique comprend deux parties identiques S et S'de telle sorte que seule la première a été représentée en détail. En fonction du signal de commande, le circuit S peut présenter soit une impédance basse soit une impédance élevée entre ses deux bornes de sortie SI et S2 auxquelles sont respectivement connectées les bornes correspondantes S'2 et S', de S', les deux circuits étant
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donc reliés en anti-parallèle. Ceci permet de les opérer sous trois conditions différentes : tant S que S'présentent une haute impédance entre leurs bornes, S présente une basse impédance pour une polarité de tension aux bornes du contact tandis que S'peut également présenter cette basse impédance mais pour l'autre polarité.
Le circuit S est du type TRIMOS constitué essentiellement par un transistor T. du type PNP associé à un transistor T2 du type NPN de manière à former un thyristor entre les bornes S1 et S2. La fabrication d'un tel dispositif entraîne généralement l'apparition d'un transistor parasite T3 du type PNP qui est connecté en parallèle avec les deux premiers. Cet ensemble thyristor est commandé par le transistor N du type DMOS associé au transistor P du type PMOS et dont les portes interconnectées à la même borne SA présentent une capacitance
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C vers la borne S2 du contact à laquelle drain du transistor 2 P et la source du transistor N sont reliés.
De la sorte, en supposant que la capacitance C a été chargée positivement à sa borne reliée aux deux portes des
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transistors P et N, rapport à la borne S, que d'autre part la tension sur la borne S.. est plus positive que celle sur S, transistor N devient conducteur ce qui permet à un courant de s'écouler de la borne S-vers la borne S2 à travers le transistor T, suite au transistor N court-circuitant par son trajet drain/source la base du transistor tel à laquelle ce drain est connecté, l'émetteur de T-étant relié à S.
Cette conductibilité de T, a pour l'effet de pomper du courant dans la base du transistor T2 qui est directement reliée au collecteur de T, de telle sorte que T2 qui est du type NPN commence à pomper du courant dans la base de T1 qui est directement reliée au collecteur de T2 dont l'émetteur est directement connecté à S2. De la sorte, par cette action cumulative, les deux transistors T, et T2 se placent dans un mode de saturation
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offrant une basse impédance entre S, et S2.
Le transistor T3 qui est également du type PNP comme T., les bases et les émetteurs de ces deux transistors étant respectivement interconnectées tandis que le collecteur de T3 est au potentiel de S2' devient également conducteur mais comme indiqué il s'agit d'un élément parasite sans influence sur l'opération principale du circuit.
Le contact polarisé S offrant une basse résistance entre SI et S2 peut maintenant être replacé dans sa condition de haute impédance à l'aide d'une charge négative sur la capacitance C, ce potentiel négatif aux portes des transistors P et N par rapport à S2 entraînant maintenant la conduction du transistor P du type PMOS. Alors que le transistor N du
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type NMOS a son drain relié à la base de T-, source de P est reliée au collecteur de T-de telle sorte que P soutire du courant du collecteur de T, afin que P soutire de base de T2 devient insuffisant pour maintenir la conductibilité de ce transistor NPN ce qui par effet commulatif entraîne son blocage et ceux de T, et T3 à'le thyristor T1/2 devenant non conducteur.
On notera encore de la Fig. 1 que les substrats de P et N sont respectivement connectés au drain de N et à la source de P.
L'autre contact polarisé S'montré uniquement sous forme d'un bloc à la Fig. 1 opère exactement de la façon décrite mais cette fois sous le contrôle d'une charge positive ou négative sur la capacitance C'et plus particulièrement à sa borne S4 par rapport à la borne S'2. Mais ces opérations du demi-contactS' se produiront cette fois lorsque, la polarité de la tension du
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circuit dans lequel les commutateurs sont insérés en anti-parauèle est positive en S',parrappdr'àS'. A noter que la réalisation de S/S'dans un même circuit intégré entraîne une liaison entre les bases communes de T.. et de T3 pour les deux contacts S et S'.
Comme indiqué déjà dans le brevet belge No 896 388, les capacitances telles que C et C'peuvent être constituées par des capacitances parasites, en particulier celles apparaissant aux
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portes des transistors P et N dans le cas de la capacitance C. Tant C que C'peuvent être chargés avec une polarité souhaitée par l'entremise du circuit de commande montré à la Fig. 2 et correspondant essentiellement à une version déjà décrite dans le brevet belge mentionné en dernier lieu.
En effet, les transistors NA et NB qui sont tous deux du type NMOS sont montrés à la Fig. 1 comme ayant leurs sourcoe directement reliées à la borne S3 tandis que les drains de NA et NB sont respectivement connectés à S et S2. Par contre, la porte de NA est connectée à S2 tandis que celle de NB est reliée à S,. Une telle disposition de circuit a pour conséquence que si le potentiel de S, par exemple est supérieur à celui de S2, celui de 53 ne peut se trouver en dehors de cette plage et le transistors NB et NA sont respectivement conducteur et bloqué ce qui implique en fait que la borne S3 est pratiquement (0,7 volt) reliée sala borne S2 et en ce référant à la Fig.
2 on voit que c'est en fait la capacitance C qui se trouve effectivement connectée entre les bornes 54 et S3 du dispositif de charge montré à la Fig. 2. Les diodes parasites entre la source et le drain des transistors NA et NB, c'est-à-dire DA et DB telles que montrées à la Fig. 1 sont polarisées de telle sorte qu'elles jouent un rôle analogue en permettant à la borne S3 de s'aligner sur le potentiel à la borne S2 lorsque ce dernier est moins positif que celui de la borne S,.
Bien entendu, vu la symétrie du circuit formé par les transistors NA et NB, lorsque le potentiel de S2 est supérieur à celui de S,, les conditions sont inversées et suite à la conductibilité de NA ou de DA, la borne S3 est cette fois pra-
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tiquement reliée à la borne S'2 de telle sorte que dans ces circonstances c'est la capacitance C'qui est effectivement connectée au : bornes de sortie S 4 et S 3 du circuit de commande de la Fig. 2.
De cette manière, un même circuit de commande peut ,/, \
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automatiquement fermer ou ouvrir le demi-contact électronique S ou S'suivant la polarité de la tension appliquée entre les bornes S 1/si2 d'une part et S 2/si1 d'autre part.
Comme déjà indiqué, le circuit de la Fig. 2 est essentiellement décrit dans le brevet belge No 896 388 et particulièrement en relation avec la Fig. 6 de ce brevet qui est très semblable à la Fig. 2. Celle-ci constitue un convertisseur AC/DC sous la forme d'un doubleur de tension cascade à deux alternances et alimenté en push-pull par des impulsions d'horloge de polarité complémentaire.
Le contrôle de polarité du circuit de la Fig. 2 est effectué par le signal DC appliqué à la capacitance série C3 tandis que les signaux d'horloge complémentaires CL et CL sont respectivement appliqués en permanence aux deux autres capacitances série d'entrée C1 et C2. De même que pour la capacitance de sortie C/C' (Fig. 1) présente entre les bornes S et S, ces trois capacitances d'entrée ne sont pas nécessairement constituées par des éléments physiques séparés.
Le premier redresseur doubleur de tension est essentiellement constitué par la capacitance série C-suivie de la diode série D-, du transistor P, du type PMOS pour atteindre la capacitance shunt C/C'entre les bornes S4 et S, la diode shunt de ce doubleur de tension étant D2 reliée comme indiqué entre la jonction de C, et D- d'une part et celle de C3 et de la porte de P, d'autre part.
Lorsque le potentiel de commande DC appliqué à la capacitance série C3 correspond aux impulsions d'horloge CL appliquées à la capacitance série C2, c'est le circuit de charge décrit qui est effectif pour assurer une charge de la capacitance C/C'de manière
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à ce que le potentiel à la borne S4 soit plus positif que celui à la borne S3.
Dans le cas inverse, lorsque le signal de commande DC appliqué à la capacitance série C3 correspond aux impulsions d'horloge CL appliquées en permanence à la capacitance série
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C-, la capacitance de sortie C/C'sera cette fois chargée avec
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S4 plus négatif que les éléments de ce doubleur de tension 4 maintenant effectifs pour charger négativement la capacitance de sortie shunt étant C2, D, N, et D4, correspondant respective- ment à C,, D,, P. et D2 comme montrés à la Fig. 2, le transistor N1 étant du type NMOS.
Tout comme dans le brevet belge No 896 388, le circuit de charge, positif utilisant la conductibilité du transistor
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P-est par le transistor N2 du type NMOS dont le drain 1 est relié à S et la source à la capacitance C2 par l'intermédiaire de la diode série D5, la porte de N2 étant connectée à S4. Cette liaison permet donc de compléter le circuit retour pour la charge positive en offrant un chemin entre la borne"terre"de sortie S3 et la borne "terre" d'entrée constituée par l'électrode de droite de la capacitance série C2. De même, lors d'une charge négative de la capacitance de sortie entre S4 et 3.
lue chemin de retour est cette fois effectué par l'entremise du transistor P2 du type PMOS en série avec la
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diode Daces deux éléments correspondant respectivement à N2 l'indique le circuit qui est pratiquement identi- que à celui de la Fig. 6 du brevet belge No 896 388 à l'exception des diodes D et D3 qui se trouvent cette fois respectivement du côté source des transistors P, et N, au lieu d'être placées du côté drain dans le brevet antérieur.
Une autre version de ce circuit montré à la Fig. 4 de ce brevet antérieur plaçait déjà les diodes D1 et D3 du côté des sources des transistors P1 et N1, mais dans ce circuit les portes des transistors P2 et N2 étaient interconnectées dans un autre circuit et non
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connectées aux drains des transistors de telle sorte que les diodes D5 cette fois du côté drain des transistors et P2. Dans la version de la Fig. 2 par contre, les quatre diodes D,, se i J 5 6 trouvent toutes du côté drain des transistors auxquels elles
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sont associées de telle sorte qu'avec les diodes D2, D4 et D lo, elles sont toutes disposées du côté des trois capacitances d'entrée C/.
Cette dernière diode D relie directement les capacitances -etC3 de la même manière que dans le brevet antérieur et les diodes Zener D7, et D9 respectivement en
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parallèle sur les bornes de sortie S4/3 trajets source/ drain des transistors N2 également connectés de la même manière que précédemment.
Le circuit intégré IC qui peut incorporer huit contacts électroniques comme montré à la Fig. 1 ainsi que huit circuits de commande comme représentés à la Fig. 2 apparaît sous forme d'un bloc à la Fig. 3 qui correspond essentiellement à une partie de la Fig. 1 du brevet belge No 896 468 portant sur un circuit de ligne d'un système téléphonique électronique.
Comme le montre la Fig. 3, une ligne d'abonné (non représentée) peut aboutir aux bornes LT1 1 et LT2, de préférence par l'inter- médiaire d'un circuit de protection contre les surtensions tel que celui faisant l'objet du brevet belge No 896 468.
Par l'intermédiaire du premier contact électronique 811 faisant partie du circuit intégré IC, la borne LT, peut être reliée à la résistance série R, et ensuite par l'intermédiaire d'un second contact électronique en série, c'est-à-dire -2, au circuit SLIC contenant d'autres éléments du circuit de ligne électronique.
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Le circuit entre la seconde borne d'entrée LT2 le circuit SLIC est exactement semblable, S-, respectivement à S-,R,S.Outreles série permettant de relier les résistances entre LT et le circuit SLIC, ces résistances peuvent également être reliées par quatre contacts shunt vers les circuits de test TC (S31 pour RI et S32 pour R2) du côté d'abonné (LT ) d'une part et le circuit de sonnerie RC (S pour roi et S42 pour R2) du côté bureau (SLIC) d'autre part.
Des connexions (non montrées) allant des bornes des résistances d'alimentation Rl/2 au SLIC permettent à ce dernier de superviser les potentiels apparaissant sur ces résistances.
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L'opération des huit contacts est commandée du SLIC par quatre conducteurs aboutissant aux bornes IC/,/., les contacts d'une paire telle que S11/12 étant contrôlés par le même signal afin que les deux fils dwla connexion soient commutés simultanément.
Le quatrième conducteur aboutissant à IC4 est toutefois indiqué en traits interrompus car cette commande peut s'effectuer suivant un mode de contrôle utilisant trois signaux binaires seulement, un signal de sélection
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de mode appliqué à la borne IC5 si trois ou quatre signaux binaires sont utilisés pour commander les quatre paires de contacts S, , .
Cette versalité du circuit IC est fondée sur le fait que la localisation de ces quatre paires de contacts, directement de chaque côté des résistances R-etR, permet d'assurer un contrôle adéquat avec un nombre d'états de connexions qui ne dépasse pas huit. Dès lors, lorsque les quatre paires de contacts du circuit IC sont utilisées pour une application quelconque, circuit de ligne ou autre, nécessitant entre neuf et seize conditions po ibles pour la combinaison de ces quatre paires dans leurs conditions ouvertes ou fermées, chacun des quatre signaux binaires aux bornes IC 1/2/3/4 peut commander directement l'état d'une paire de contacts.
Par contre, notamment dans le cas du circuit de ligne de télécommunication qui va être décrit plus avant, on peut se satisfaire d'un maximum de huit conditions et le signal de sélection à la borne IC5 indiquera cette fois que seuls les trois signaux binaires aux bornes IC 1/2/3 doivent être pris en considération et les huit combinaisons possibles de ces signaux seront transformées à l'aide d'un décodeur DEC en quatre signaux binaires dont chacun peut contrôler une paire de contacts.
Ce dernier apparaît sous la forme d'un bloc à la Fig. 4 qui représente les éléments constitutifs du circuit IC
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de la Fig. 3, à l'exception des contacts électroniques et de leurscircuis de charge capacitif de commande déjà décrits,
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respectivement en relation avec les Figs. l et 2.
A La Fig. 4, chacune des entrées IC-.,,, est couplée à l'entrée d'un inverseur correspondant Il et sauf dans le cas de où la connexion est directe, à travers un circuit de protection PC-,,,, le circuit de PC-étant détaillé à la Fig. 5.
Celle-ci montre que la borne d'entrée IC-est directement reliée à la borne de sortie A, le code binaire d'entrée pour IC pouvant être identifié par ABCD, les bornes de sortie B, C, D correspondant respectivement aux bornes IC2/3/4' La borne d'entrée IC1 est reliée aux pôles V, et V2 d'une alimentation DC respectivement par les diodes Dll et *12'celles-ci limitant le potentiel sur IC1/A entre ceux appliqués en V et V2 ce dernier potentiel, 0 volt par exemple, étant plus négatif que celui de Vit 15 volts par exemple. D'autre part, le transistor P3 du type PMOS a sa source reliée à V, son drain à A et sa porte à V2 de telle sorte qu'il est continuellement conducteur.
Le transistor T4 montré en traits interrompus comme étant du type NPN et ayant son collecteur relié à IC1 et son émetteur
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à V-,, être utilisé pour amener un signal de contrôle binaire à IC,. Si sa base est au potentiel de Vu'il est conducteur et permet au courant de passer de V, à V2 travers P3 en série. L'impédance de ce dernier étant 34 plus basse que celle de P, borne A se trouve au potentiel de V2. Par contre, si la base de T4 est au potentiel de V2 de manière à bloquer T., borne A se trouve au potentiel de V smis par P3.
La Fig. 4 indique que les quatre potentiels (ABCD) aux sorties de Pu sont appliquées à des bornes telles que D d'une porte GD à travers des inverseurs tels que IV.,
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de telle sorte qu'un code binaire complémentaire A B C D apparaît aux entrées de ces portes (des portes identiques à GD étant prévues pour les signaux aux bornes A, B et C) par rapport au code binaire A B C D aux sorties de PC-//-/..
Trois de ces signaux binaires A B C sont d'autre part
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appliqués au décodeur DEC, de même que les deux signaux A - complémentaires à obtenus par les inverseurs respectivement en cascade avec IV et
Avant d'expliquer à l'aide des Figs. 9 et 10 comment le décodeur DEC peut avantageusement transformer les huit combinaisons de trois signaux binaires A B C en des combinaisons particulières de quatre signaux binaires à ses sorties
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- - -E F G H, on complètera la description des autres éléments de la Fig. 4, en commençant par la porte GD précitée dont la sortie est reliée à celle d'une porte identique GH alimentée par la sortie H du décodeur DEC, trois portes identiques (non montrées) étant utilisées et-connectés de même aux sorties E F G.
Les portes telles que GD et GH sont commandées par la borne IC5 déterminant le mode d'opération de IC, avec ou sans décodage par DEC, le signal binaire en Ici étant appliqué à toutes les portes telles que GD/GH de même que le signal binaire complémentaire obtenu par l'inverseur IV5.
La Fig. 6 montre le circuit d'une porte de transmission telle que GD et GH qui relie la borne d'entrée D ou H à la borne de sortie DH par les chemins source/drain des transistors N-etP connectés en anti-parallèle et qui sont respectivement du type NMOS et PMOS. Leurs portes sont reliées respectivement à IV5 et IC5 pour GD et vice-versa pour GH de telle sorte qu'une de ces portes est passante et l'autre bloquée en fonction du signal de sélection sur IC5 qui permet donc de choisir pour les bornes telles que DH soit le signal D faisant partie d'un code à quatre éléments binaires identifiant chacun une paire de contacts tels que Sil/12 (Fig. 3), soit le signal H,
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c'est-à-dire l'un des quatre éléments binaires décodés par DEC à partir des trois éléments binaires A B C.
Comme l'indique la Fig. 4, le signal à la borne tel que DH doit encore être synchronisé par la porte telle que GC avec les impulsions d'horloge fournies par l'oscillateur CO pour être appliqué, de même que les signaux d'horloge complémentaires CL et CL aux trois capacitances d'entrée Cl/2/3 du convertisseur push-pull AC/DC (Fig. 2) servant à charger positivement ou négativement les capacitances C/C'contrôlant les contacts électroniques polarisés S/S' reliés en anti-parallèle (Fig. l).
La Fig. 7 représente le circuit de la porte d'horloge. Le signal binaire à la borne telle que DH et déterminant la condition ouverte ou fermée du contact correspondant est cette fois appliqué pour commander des portes GCA et GCB identiques à celles de la Fig. 6 mais aux entrées desquelles sont appliquées les impulsions d'horloge complémentaires CL et CL produites par l'oscillateur CO.
Les portes GCA et GCB sont commandées de façon comp lémen- taire par le signal DH et son complément produit par l'inverseur IV9 de telle sorte que le signal de sortie DC de la porte GC est soit une impulsion CL soit une impulsion com-
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plémentaire CL suivant la valeur du signal binaire en DH.
La Fig. 8 représente l'oscillateur d'horloge CO comprenant les trois inverseurs IV-. /-,/-, reliés en cascade dans une boucle comprenant également les résistances séries R3 et R4 de part et d'autre de l'inverseur IVII la sortie de IV alimentant une seconde série de trois inverseurs IV13/14/l5 en cascade dont le dernier fournit les impulsions d'horloge CL
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et impulsions complémentaires CL. L'oscillateur CO est également alimenté par les tensions V2 (non montrée) et V,, cette dernière étant reliée aux entrées de IV,,, respectivement par les capacitances Celles-ci peuvent être de 6 picofarads et R3/4 de 20 kilo-ohms pour produire. des oscil- lations à une fréquence de l'ordre de 1, 2 MHz.
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Comme l'incluent les flèches de multiplage à la Fig. 4, l'oscillateur CO alimente les quatre portes telles que GC dont la borne de sortie contrôle deux circuits de charge tels que ceux de la Fig. 2 pour contrôler une paire de contacts tel que celui de la Fig. l. Cette dernière connexion s'effectue par l'inverseur IV8 fournissant le signal DC de telle sorte que les trois signaux arrivent aux capacitances Cl/2/3 de la Fig. 2 par l'impédance de sortie d'un inverseur.
Le décodeur DEC de la Fig. 4 sera finalement décrit en se référant aussi aux Figs. 9 et 10 représentant le type de circuits logiques avantageusement utilisés pour sa réalisation.
Pour ce faire, on définira en premier lieu, les huit conditions d'un circuit de ligne téléphonique qui peuvent être caractériséespar la combinaison des signaux d'entrée ABC du décodeur DEC. Ces huit conditions sont identifiées par la table de vérité qui fait suite :
EMI19.1
<tb>
<tb> S11/12 <SEP> #21/22 <SEP> #31/32 <SEP> #41/42
<tb> A <SEP> B <SEP> C <SEP> Y <SEP> E <SEP> F <SEP> G <SEP> H <SEP>
<tb> Isolement <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1
<tb> Test <SEP> de <SEP> sonnerie <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0
<tb> Surveillance <SEP> de <SEP> sonerie <SEP> 010 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0
<tb> Sonnerie <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0
<tb> Test <SEP> extérieur <SEP> 100 <SEP> l <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1
<tb> Test <SEP> intérieur <SEP> 1 <SEP> 0 <SEP> 1
<SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1
<tb> Surveillance <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1
<tb> Connexion <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1
<tb>
La table compati trois colonnes correspondant aux signaux d'entrée A B C, une quatrième colonne pour un signal Y intermédiaire dont l'utilité apparaîtra plus loin, et
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quatre autres colonnes E F G H définissant les signaux à la sortie du décodeur DEC, chacune de ces dernières colonnes correspondant comme indiqué à l'état d'une paire de contacts,
par exemple E pour S
11/12
La barre de complément au-dessus des références iden- tifiant ces contacts correspond à la forme complémentaire de E F G H de telle sorte que l'indication 0 identifie un contact fermé pour la colonne en cause, avec 1 pour un contact ouvert.
Les huit conditions pour le circuit de ligne apparaissent dans les rangées successives dans l'ordre croissant des codes binaires de 000 à 111 pour ABC, ce dernier code correspondant à la connexion du circuit de ligne de la Fig. 3, c'est-à-dire que les contacts série Sil/12 et S21/22 sont fermés et que les contacts shunt S31/32 et S41/42 sont ouverts. La quatrième ligne donne le code 011 pour ABC comme condition de sonnerie permettant de relier RC (Fig. 3) vers les bornes Lu 1/2 de la ligne de l'abonné par les résistances
R1/2 de telle sorte que les tensions sur ces dernières peuvent également être utilisées pour la supervision de l'opération de sonnerie de l'abonné appelé.
La sixième ligne correspond au code 101 pour ABC et à un test interne (vers le bureau) permettant cette fois de relier le bus de test de TC
EMI20.1
au SLIC à travers les résistances Razz Par contre, le test ex- terne (vers l'abonné) de la cinquième ligne (100 pour ABC) produit une liaison entre TC et les bornes LT1/2 sans passer par les résistances tandis que le test de sonnerie (001 pour A B C) interconnecte cette fois RC et TC à travers Jes résistEnces.
Outre ces cinq conditions, le circuit de ligne permet encore un isolement complet des résistances (000 pour A B C), une surveillance de la sonnerie (010 pour A B C) où TC est adiitionnellement branché par S31/32 sur la connexion de sortie précitée et enfin, une surveillance (110 pour A B C) où TC est également branché mais cette fois sur la connexion normale.
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Les huit codes ABC permettant ces diverses conditions ont été attribués aux huit combinaisons de contacts Sll/12' S21/22, l'indique la table et ce pour offrir une réalisation aussi simple que possible pour DEC.
En effet, la table de correspondance indique que E = B et que F = A sauf pour A B C = 100, que G = 0 sauf pour A B C = 000 et BC = 11, et finalement que H = A sauf pour A B C = 000. La réalisation du décodeur DEC est facilitée par ces correspondances simples et par l'introduction de Y = 0 sauf pour BC = 00, Y étant un signal binaire intermé- diare apparaissant à la quatrième colonne de la table.
Dès lors, on peut écrire les relations booléennes correspondantes : E = B (A + C) = A B + B C F=A+Y = A+BC
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- -- --G = A + BC H Y = B C ou où la seconde expression pour E (Fig. 9) facilitera une comparaison avec G (Fig. 10) et celles pour F, G et H sont obtenues en remplaçant Y par la valeur indiquée, celle pour Y correspondant plus directement aux circuits logiques utilisés et plus précisément une dérivation de celui de la Fig. 10 pour G.
La Fig. 9 représente le circuit logique CMOS permettant de réaliser E en utilisant trois transistors PMOS connectés comme indiqué entre le potentiel V.. et la borne de sortie donnant la fonction E, ainsi que trois transistors NMOS connectés comme indiqué entre la borne de sortie et le potentiel V2. Les trois transistors sont identifiables par les signaux A, B, C appliqués à leurs portes, tant pour les transistors PMOS que pour les transistors NMOS. Leurs trajets source/drain sont reliés de manière que B soit en série avec
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la combinaison parallèle A C pour les transistors PMOS tandis que la dualité du circuit comprenant les transistors NMOS implique que B soit en parallèle avec la combinaison série A C.
Dès lors, les signaux A, B, C étant respectivement le complément de ceux intervenant dans l'équation donnant E on voit notamment que si B est au potentiel bas, le transistor B parmi les PMOS est conducteur tandis que le correspondant des NMOS est bloqué. Si'l'on fait abstraction des transistors A et C parmi les PMOS en les remplaçant par un court-circuit, tandis que par dualité les transistors A et C parmi les NMOS sont remplacés par un circuit ouert, E se trouverait alors au potentiel haut (V-) ce qui correspond à E = B, ce dernier étant le premier facteur de l'expression définissant E et une condition qui comme indiqué antérieurement est vraie pour toutes les combinaisons de A B C sauf 100.
Or pour cette dernière combinaison, avec A et C au potentiel haut et B au potentiel bas, les transistors PMOS contrôlés par A et C sont donc tous deux bloqués tandis que les transistors NMOS correspondant sont tous deux conducteurs. Pour cette combinaison particulière, E se trouve donc au potentiel bas (V2) ce qui correspond à E = B.
Pour les sept autres combinaisons, ces quatre transistors A et C (PMOS et NMOS) ne sont pas déterminants car ils ne peuvent ni court-circuiter le transistor-B (NMOS) bloqué, ni mettre le transistor B (PMOS) conducteur dans un circuit ouvert de telle sorte que seul B est déterminant et que l'on a E = B.
La Fig. 10 représente le circuit permettant de réaliser G suivant des principes identiques à ce qui vient d'être exposé pour la Fig. 9, la seconde forme donnée plus haut pour E permettant une comparaison directe avec la première pour G. En effet, on voit immédiatement qu'il y a quatre variables indépendantes A, B, C et Y pour G au lieu de trois seulement
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- - (A, B et C) pour E. De la sorte, quatre paires de transistors PMOS et NMOS connectés comme indiqués sont cette fois nécessaire et l'on fait appel à la variable intermédiaire Y.
Pour obtenir cette dernière à partir de B et C, de même que F et H respectivement à partir de A et Y et de A et Y, il suffit chaque fois de prendre la moitié du circuit de la Fig. 10, par exemple les transistors B et C, tant les transistors série PMOS que les transistors parallèles NMOS en les contrôlant par les signaux appropriés, par exemple B au lieu de B et C au lieu de C pour fournir Y.
De cette manière, l'ensemble du décodeur DEC qui ne fait appel qu'aux cinq signaux A, A, B, B et C en économisant un inverseur pour C (Fig. 4), n'utilise que treize transistors PMOS et treize transistors NMOS.
Quoique les principes de l'invention aient été décrits ci-dessus en se référant à des exemples particuliers, il est bien entendu que cette description est faite seul. ement à titre d'exemple et ne constitue aucunement une limitation de la portée de l'invention.
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PATENT
ITT INDUSTRIES BELGIUM
Société Anonyme Chaussée de Neerstalle 56-70 B-1190 BRUXELLES
Belgium
ELECTRONIC CONTACTS AND RELATED DEVICES
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The invention relates to electronic contacts making it possible to establish a low or high impedance between a first and a second terminal under the control of a circuit providing a control signal between a third and a fourth terminal.
Such electronic contacts are for example used in Belgian patent No 896 388 relating particularly to a controlled capacitive charging circuit making it possible to charge positively or negatively a capacitance which, depending on the sign of this charge, opens or closes an electronic contact constituted by two DMOS transistors in series opposition so that their drains respectively constitute the two terminals of the electronic contact while their sources are both connected to the same terminal of the capacitance and their gates both connected to the other terminal of the capacitance, the latter can be constituted by the parasitic capacitance between these twin terminals.
In this way, by using transistors capable of supporting relatively high voltages, an electronic contact is obtained which can be inserted in a circuit which can produce one or the other polarity aukbornesdu contact.
Indeed, when the polarity of the load on the contact control capacitance is such that it does not offer a path with low resistance, that is to say that the two transistors are blocked, the parasitic diodes which appear in this state of the transistor between the source and the drain are therefore connected
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also in opposition series which maintains a high impedance regardless of the polarity applied by the circuit in which the contact is inserted.
One of the aims of the present invention is to allow the use of a more advantageous electronic cb cmtact type, which can also be controlled by the polarity of the load of a capacitance, and in particular devices of the thyristor type which can also work with high breaking voltages (300 volts for example) as envisaged in] the bce and aforementioned born which can pass current only in one direction while they can block voltages of one or the other polarity, the transistors of The aforementioned patent having reverse properties, that is to say that they can conduct the current in one or the other direction but only block a voltage polarity.
A general object of the present invention is to allow the use of such electronic contacts while avoiding a complication of the control circuit.
According to a first characteristic of the invention, the electronic contact defined above is characterized in that two auxiliary electronic contacts are provided and make it possible to establish a low or high impedance between the first and the third terminal and between the second and the third, the impedance conditions of the two auxiliary contacts being opposite.
Such an arrangement offers the advantage that two electronic contacts of the thyristor type can be connected head to tail like a triac and controlled using the same control circuit, in particular that of the aforementioned patent using a positive or negative charge of a capacitance to close or open the electronic contact. Indeed, using the auxiliary electronic contacts, depending on the polarity of the voltage applied to the terminals of the electronic contact constituted by the two polarized contacts connected in anti-parallel, one can auto-
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matically obtain a connection between a terminal of the control capacitance and the terminal of the main electronic contact having a given polarity.
In this way, the same capacitance charging circuit, that is to say the AC / DC voltage doubling converter described in the aforementioned patent, will always be used to close or open the one of the two polarized contacts which is actually inserted. in a load circuit and depending on the polarity of the voltage appearing at the terminals of these contacts connected in anti-parallel.
On the other hand, the advantage of electronic tyristor contacts that can be controlled as indicated, and compared to DMOS transistors connected in series opposition as in the aforementioned Belgian patent, instead of the head-to-tail connection proposed now, is that the resistance for the closed condition of the contact is much lower, that is to say less than 10 ohms instead of 25 + 25 = 50 ohms. In addition, for the avecthyristor solution, the area required in an integrated circuit is reduced to a quarter.
Another object of the present invention is also to use such electronic contacts in telecommunication systems and regularly in the telephone line circuits in particular to allow the accomplishment of various supervision and control operations, including sending a ringing current, functions which previously were generally carried out via relay contacts even in central offices where the rest of the equipment was electronic.
The invention therefore also relates to a line circuit for a telecommunications system comprising a series impedance in each of the two line conductors and contacts on either side of these two impedances making it possible to selectively connect their terminals respectively to the office and to the line or alternatively to auxiliary circuits.
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Such a system is found for example in the article published on pages 316 to 324 of the IEEE Journal of Solid-State Circuits of June loe3, and more particularly on page 317.
It can be seen that the two series resistors are used to supply a telephone subscriber line and also to measure the voltage appearing at the terminals of these resistors and this for supervision and control operations. On the office side of these resistors, a ringing current can be injected via the corresponding contacts and by measuring the voltages on the resistors, it is thus possible to supervise the ringing operation. On the other hand, on the other side of these resistors, the contacts on the subscriber line side allow access to buses to carry out donation tests either internally (to the office and through the serial resistors) or to the subscriber line.
Until now, these ccntacts were generally made by irtersems contacts of three relays, which automatically implied that when the working part of the contact was closed in bypass to one of the control circuits, the rest part in series with one of the resistors was automatically open and vice versa.
According to another characteristic of the invention, these contacts consist of four pairs of electronic contacts, the first connecting the line to the impedances, the second connecting the latter to the office, the third connecting the impedances on the line side to a first auxiliary circuit and the fourth connecting them from the office side to a second auxiliary circuit.
According to an additional characteristic of the invention, the eight electronic contacts which are always operated in pairs are also controlled so that only eight combinations among the sixteen possible for the four pairs are allowed.
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According to yet another additional characteristic of the invention, the device for controlling the four pairs of electronic contacts comprises a decoder capable of being supplied with three binary signals in parallel and providing four binary output signals for controlling the four pairs of electronic contacts, a binary selection circuit being further provided for authorizing or inhibiting the outputs of the decoder and in the latter case authorizing connections allowing the four binary input signals to respectively control the four pairs of electronic contacts.
In this way, it becomes possible in particular to produce in the form of a single integrated circuit not only a series of eight electronic contacts capable of withstanding relatively high voltages and operating in pairs, but also of controlling the operation of these electronic contacts either using a code with only three binary elements, either directly by signals corresponding to the pairs of electronic contacts. This versatility can be further increased by the incorporation in such an electronic circuit of a clock making it possible to operate the control circuits of the electronic contacts in the manner described in the aforementioned patent and thus avoiding having to fall back on a circuit d separate clock.
The invention will be better understood and other characteristics appearing in the claims will emerge from the detailed description which follows on from preferred embodiments which must be read in conjunction with the drawings accompanying the description and which represent:
Fig. l, the circuit of an electronic contact according to the invention;
Fig. 2, the control circuit of an electronic contact of the aforementioned patent and modified according to the invention;
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Fig. 3 the part of a telephone line circuit incorporating eight electronic contacts according to the invention;
Fig. 4 the set of circuits for controlling the eight electronic contacts and shown only in the form of a single block in FIG. 3;
Fig. 5, an input protection circuit shown in the form of a block in FIG. 4;
Fig. 6, an electronic door shown in the form of a block in FIG. 4;
Fig. 7, a double electronic door controlled by clock pulses and shown in the form of a block in FIG. 4;
Fig. 8, the circuit producing the clock pulses and shown in the form of a block in FIG. 4;
Fig. 9, a first logic circuit used to make the decoder shown in the form of a block in FIG. 4;
and
Fig. 10, a second logic circuit used in this decoder.
Since the electronic contact can withstand relatively high voltages and shown in FIG. 1 can be part of a set of eight identical electronic contacts (Fig. 3) arranged in four pairs of contacts, the two contacts of a pair being always simultaneously open or closed, this set can be used in a telephone line circuit and in particular that described in Belgian patent No 896468. In addition to the eight electronic contacts corresponding to that of FIG. 1 and the eight control circuits for such contacts appearing in FIG. 2 which essentially corresponds to the capacitive charging circuit ordered from Belgian patent No 896 388, FIG. 4 represents a decoder which can be activated either by three or by four binary signals.
In the first case, the eight possible combinations of the three binary signals are decoded on four output terminals used for
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order the four pairs of electronic contacts respectively. In the second case, the authorization signal allows this ibis to the four binary input signals to be respectively applied to the four electronic gates while this same signal inhibits the operation of the decoder. Furthermore, the circuit of FIG. 4 comprises at the output of the decoder a converter intended to produce signals suitable for the capacitive load circuit of FIG. 2, and this using an oscillator producing complementary clock pulses.
The five parts identified above, i.e. the electronic contacts, the control circuit, the decoder, the converter and the clock oscillator can be associated in the same integrated circuit combining low DCMOS logic. voltage and high voltage TRIMOS contacts. The manufacturing technique used can in particular employ the process described in Belgian patent application No 2/60137.
The assembly then provides four pairs of electronic contacts capable of blocking voltages of 300 volts in both directions and having a dynamic resistance of 10 ohms when they are conductive, the two terminals of each electronic contact being floating relative to the control circuit. . The four pairs of contacts can be operated according to the sixteen possible combinations using four binary signals or according to eight predetermined conditions using three binary signals.
Returning to Fig. 1, it can be seen that the electronic contact comprises two identical parts S and S'so that only the first has been shown in detail. Depending on the control signal, the circuit S can have either a low impedance or a high impedance between its two output terminals SI and S2 to which the corresponding terminals S'2 and S ', of S', respectively, are connected. being
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therefore connected in anti-parallel. This makes it possible to operate them under three different conditions: as long as S have a high impedance between their terminals, S has a low impedance for a voltage polarity at the terminals of the contact while S'may also have this low impedance but for the other polarity.
The circuit S is of the TRIMOS type essentially constituted by a transistor T. of the PNP type associated with a transistor T2 of the NPN type so as to form a thyristor between the terminals S1 and S2. The manufacture of such a device generally results in the appearance of a parasitic transistor T3 of the PNP type which is connected in parallel with the first two. This thyristor assembly is controlled by the transistor N of the DMOS type associated with the transistor P of the PMOS type and whose gates interconnected at the same terminal SA have a capacitance
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C to terminal S2 of the contact to which drain of transistor 2 P and the source of transistor N are connected.
In this way, assuming that the capacitance C has been positively charged at its terminal connected to the two doors of the
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transistors P and N, compared to terminal S, that on the other hand the voltage on terminal S .. is more positive than that on S, transistor N becomes conductive which allows a current to flow from terminal S -to terminal S2 through transistor T, following transistor N short-circuiting by its drain / source path the base of the transistor as to which this drain is connected, the emitter of T-being connected to S.
This conductivity of T, has the effect of pumping current into the base of transistor T2 which is directly connected to the collector of T, so that T2 which is of the NPN type begins to pump current into the base of T1 which is directly connected to the T2 collector whose transmitter is directly connected to S2. In this way, by this cumulative action, the two transistors T, and T2 are placed in a saturation mode
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offering a low impedance between S, and S2.
The transistor T3 which is also of the PNP type like T., the bases and the emitters of these two transistors being respectively interconnected while the collector of T3 is at the potential of S2 ′ also becomes conductive but as indicated it is a parasitic element without influence on the main operation of the circuit.
The polarized contact S offering a low resistance between SI and S2 can now be returned to its high impedance condition using a negative charge on the capacitance C, this negative potential at the gates of the transistors P and N relative to S2 now causing the conduction of the PMOS type transistor P. While the transistor N of the
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NMOS type has its drain connected to the base of T-, source of P is connected to the collector of T- so that P draws current from the collector of T, so that P draws from the base of T2 becomes insufficient to maintain the conductivity of this NPN transistor, which by commulative effect causes it to block and those of T, and T3 to the thyristor T1 / 2 becoming non-conductive.
It will also be noted from FIG. 1 that the substrates of P and N are respectively connected to the drain of N and to the source of P.
The other polarized contact is shown only in the form of a block in FIG. 1 operates exactly as described but this time under the control of a positive or negative charge on the capacitance C ′ and more particularly at its terminal S4 relative to the terminal S'2. However, these half-contact operations will occur this time when the polarity of the voltage of the
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circuit in which the switches are inserted in anti-parallel is positive in S ', parrappdr'àS'. Note that the realization of S / S'in the same integrated circuit leads to a connection between the common bases of T .. and T3 for the two contacts S and S '.
As already indicated in Belgian patent No 896 388, the capacitances such as C and C 'can be constituted by parasitic capacitances, in particular those appearing at
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gates of transistors P and N in the case of capacitance C. Both C and C ′ can be charged with a desired polarity by means of the control circuit shown in FIG. 2 and corresponding essentially to a version already described in the Belgian patent mentioned last.
Indeed, the transistors NA and NB which are both of the NMOS type are shown in FIG. 1 as having their sources directly connected to the terminal S3 while the drains of NA and NB are respectively connected to S and S2. On the other hand, the door of NA is connected to S2 while that of NB is connected to S ,. The consequence of such a circuit arrangement is that if the potential of S, for example is greater than that of S2, that of 53 cannot be outside this range and the transistors NB and NA are respectively conductive and blocked, which implies in fact that terminal S3 is practically (0.7 volts) connected to terminal S2 and with reference to FIG.
2 we see that it is in fact the capacitance C which is actually connected between the terminals 54 and S3 of the charging device shown in FIG. 2. The parasitic diodes between the source and the drain of the transistors NA and NB, that is to say DA and DB as shown in FIG. 1 are polarized so that they play a similar role in allowing terminal S3 to align with the potential at terminal S2 when the latter is less positive than that of terminal S ,.
Of course, given the symmetry of the circuit formed by the transistors NA and NB, when the potential of S2 is greater than that of S ,, the conditions are reversed and following the conductivity of NA or DA, the terminal S3 is this time pra-
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tically connected to terminal S'2 so that under these circumstances it is the capacitance C'which is effectively connected to: output terminals S 4 and S 3 of the control circuit of FIG. 2.
In this way, the same control circuit can, /, \
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automatically close or open the electronic half-contact S or S, depending on the polarity of the voltage applied between the terminals S 1 / si2 on the one hand and S 2 / si1 on the other.
As already indicated, the circuit of FIG. 2 is essentially described in Belgian patent No 896 388 and particularly in relation to FIG. 6 of this patent which is very similar to FIG. 2. This constitutes an AC / DC converter in the form of a cascade voltage doubler with two half-waves and supplied in push-pull by clock pulses of complementary polarity.
The circuit polarity check in Fig. 2 is carried out by the signal DC applied to the series capacitance C3 while the complementary clock signals CL and CL are respectively applied permanently to the other two input series capacitances C1 and C2. As with the output capacitance C / C '(Fig. 1) present between the terminals S and S, these three input capacitances do not necessarily consist of separate physical elements.
The first voltage doubling rectifier essentially consists of the series capacitance C-followed by the series diode D-, of the transistor P, of the PMOS type to reach the shunt capacitance C / C 'between the terminals S4 and S, the shunt diode of this voltage doubler being D2 connected as indicated between the junction of C, and D- on the one hand and that of C3 and the gate of P, on the other hand.
When the control potential DC applied to the series capacitance C3 corresponds to the clock pulses CL applied to the series capacitance C2, it is the described charging circuit which is effective for ensuring a charge of the capacitance C / C 'so
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the potential at terminal S4 is more positive than that at terminal S3.
In the opposite case, when the control signal DC applied to the serial capacitance C3 corresponds to the clock pulses CL permanently applied to the serial capacitance
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C-, the output capacitance C / C will be charged this time with
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S4 more negative than the elements of this voltage doubler 4 now effective for negatively charging the shunt output capacitance being C2, D, N, and D4, corresponding respectively to C ,, D ,, P. and D2 as shown in Fig. 2, the transistor N1 being of the NMOS type.
As in Belgian patent No 896 388, the positive charge circuit using the conductivity of the transistor
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P-is by the transistor N2 of the NMOS type whose drain 1 is connected to S and the source to the capacitance C2 via the diode series D5, the gate of N2 being connected to S4. This link therefore makes it possible to complete the return circuit for the positive charge by providing a path between the output “earth” terminal S3 and the input “earth” terminal constituted by the right electrode of the series capacitance C2. Likewise, during a negative charge of the output capacitance between S4 and 3.
This return path is this time carried out via the PMOS type transistor P2 in series with the
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Daces diode two elements corresponding respectively to N2 indicates the circuit which is practically identical to that of FIG. 6 of Belgian patent No 896 388 with the exception of the diodes D and D3 which are this time respectively on the source side of the transistors P, and N, instead of being placed on the drain side in the previous patent.
Another version of this circuit shown in FIG. 4 of this prior patent already placed the diodes D1 and D3 on the source side of the transistors P1 and N1, but in this circuit the gates of the transistors P2 and N2 were interconnected in another circuit and not
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connected to the drains of the transistors so that the diodes D5 this time on the drain side of the transistors and P2. In the version of FIG. 2 on the other hand, the four diodes D ,, se i J 5 6 are all on the drain side of the transistors to which they
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are associated so that with the diodes D2, D4 and D lo, they are all arranged on the side of the three input capacitances C /.
This last diode D directly connects the capacitances -etC3 in the same way as in the prior patent and the Zener diodes D7, and D9 respectively in
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parallel on the output terminals S4 / 3 source / drain paths of the transistors N2 also connected in the same manner as above.
The integrated circuit IC which can incorporate eight electronic contacts as shown in FIG. 1 as well as eight control circuits as shown in FIG. 2 appears in the form of a block in FIG. 3 which essentially corresponds to part of FIG. 1 of Belgian patent No 896 468 relating to a line circuit of an electronic telephone system.
As shown in Fig. 3, a subscriber line (not shown) can terminate at the terminals LT1 1 and LT2, preferably via an overvoltage protection circuit such as that which is the subject of Belgian patent No 896 468 .
Via the first electronic contact 811 forming part of the integrated circuit IC, the terminal LT can be connected to the series resistor R, and then via a second electronic contact in series, that is to say say -2, to the SLIC circuit containing other elements of the electronic line circuit.
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The circuit between the second input terminal LT2 the SLIC circuit is exactly similar, S-, respectively to S-, R, S. Other series allowing the resistors to be connected between LT and the SLIC circuit, these resistors can also be connected by four shunt contacts to the test circuits TC (S31 for RI and S32 for R2) on the subscriber side (LT) on the one hand and the ringing circuit RC (S for king and S42 for R2) on the office side (SLIC ) on the other hand.
Connections (not shown) going from the terminals of the supply resistors Rl / 2 to the SLIC allow the latter to supervise the potentials appearing on these resistors.
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1
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The operation of the eight contacts is controlled from the SLIC by four conductors leading to the terminals IC /, /., The contacts of a pair such as S11 / 12 being controlled by the same signal so that the two wires of the connection are switched simultaneously.
The fourth conductor ending at IC4 is however indicated in broken lines because this command can be carried out according to a control mode using only three binary signals, a selection signal
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of mode applied to terminal IC5 if three or four binary signals are used to control the four pairs of contacts S,,.
This versality of the IC circuit is based on the fact that the location of these four pairs of contacts, directly on each side of the resistors R-and R, ensures adequate control with a number of connection states which does not exceed eight . Therefore, when the four pairs of IC circuit contacts are used for any application, line circuit or other, requiring between nine and sixteen poble conditions for the combination of these four pairs in their open or closed conditions, each of the four binary signals at terminals IC 1/2/3/4 can directly control the state of a pair of contacts.
On the other hand, in particular in the case of the telecommunication line circuit which will be described later, we can be satisfied with a maximum of eight conditions and the selection signal at terminal IC5 will indicate this time that only the three binary signals to the IC 1/2/3 terminals must be taken into account and the eight possible combinations of these signals will be transformed using a DEC decoder into four binary signals, each of which can control a pair of contacts.
The latter appears in the form of a block in FIG. 4 which represents the constituent elements of the IC circuit
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of Fig. 3, except for the electronic contacts and their capacitive control charge circuits already described,
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respectively in relation to Figs. l and 2.
In Fig. 4, each of the inputs IC -. ,,, is coupled to the input of a corresponding inverter Il and except in the case where the connection is direct, through a protection circuit PC - ,,,, the circuit of PC-being detailed in FIG. 5.
This shows that the input terminal IC-is directly connected to the output terminal A, the binary input code for IC can be identified by ABCD, the output terminals B, C, D corresponding respectively to the terminals IC2 / 3/4 'The input terminal IC1 is connected to the poles V, and V2 of a DC power supply respectively by the diodes Dll and * 12', these limiting the potential on IC1 / A between those applied in V and V2 the latter potential, 0 volts for example, being more negative than that of Vit 15 volts for example. On the other hand, the PMOS type transistor P3 has its source connected to V, its drain at A and its gate at V2 so that it is continuously conductive.
The transistor T4 shown in broken lines as being of the NPN type and having its collector connected to IC1 and its emitter
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at V- ,, be used to bring a binary control signal to IC ,. If its base is at Vu's potential, it is conductive and allows the current to pass from V, to V2 through P3 in series. The impedance of the latter being 34 lower than that of P, terminal A is at the potential of V2. On the other hand, if the base of T4 is at the potential of V2 so as to block T., terminal A is at the potential of V smis by P3.
Fig. 4 indicates that the four potentials (ABCD) at the outputs of Pu are applied to terminals such as D of a gate GD through inverters such as IV.,
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so that an additional binary code ABCD appears at the inputs of these doors (doors identical to GD being provided for the signals at terminals A, B and C) compared to the binary code ABCD at the outputs of PC - // - / ..
Three of these binary signals A B C are on the other hand
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applied to the DEC decoder, as well as the two signals A - complementary to obtained by the inverters respectively in cascade with IV and
Before explaining using Figs. 9 and 10 how the DEC decoder can advantageously transform the eight combinations of three binary signals A B C into particular combinations of four binary signals at its outputs
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- - -E F G H, we will complete the description of the other elements in FIG. 4, starting with the aforementioned door GD, the output of which is connected to that of an identical door GH supplied by the output H of the decoder DEC, three identical doors (not shown) being used and likewise connected to the outputs E F G.
The doors such as GD and GH are controlled by the terminal IC5 determining the operating mode of IC, with or without decoding by DEC, the binary signal in Here being applied to all the doors such as GD / GH as well as the signal additional binary obtained by the IV5 inverter.
Fig. 6 shows the circuit of a transmission gate such as GD and GH which connects the input terminal D or H to the output terminal DH by the source / drain paths of the N-andP transistors connected in anti-parallel and which are NMOS and PMOS respectively. Their doors are connected respectively to IV5 and IC5 for GD and vice versa for GH so that one of these doors is busy and the other blocked according to the selection signal on IC5 which therefore makes it possible to choose for the terminals such that DH is the signal D forming part of a code with four binary elements each identifying a pair of contacts such as Sil / 12 (Fig. 3), or the signal H,
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that is to say one of the four binary elements decoded by DEC from the three binary elements A B C.
As shown in Fig. 4, the signal at the terminal such as DH must still be synchronized by the gate such as GC with the clock pulses supplied by the oscillator CO to be applied, as well as the complementary clock signals CL and CL to the three input capacitances Cl / 2/3 of the AC / DC push-pull converter (Fig. 2) used to positively or negatively charge the capacitances C / C 'controlling the polarized electronic contacts S / S' connected in anti-parallel (Fig . l).
Fig. 7 shows the circuit of the clock door. The binary signal at the terminal such as DH and determining the open or closed condition of the corresponding contact is this time applied to control doors GCA and GCB identical to those of FIG. 6 but to the inputs of which the complementary clock pulses CL and CL produced by the oscillator CO are applied.
The doors GCA and GCB are controlled in a complementary manner by the signal DH and its complement produced by the inverter IV9 so that the output signal DC of the door GC is either a pulse CL or a pulse
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additional CL according to the value of the binary signal in DH.
Fig. 8 represents the clock oscillator CO comprising the three inverters IV-. / -, / -, connected in cascade in a loop also comprising the series resistors R3 and R4 on either side of the inverter IVII the output of IV supplying a second series of three inverters IV13 / 14 / l5 in cascade of which the latter provides the CL clock pulses
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and complementary pulses CL. The CO oscillator is also supplied by the voltages V2 (not shown) and V ,, the latter being connected to the inputs of IV ,,, respectively by the capacitances These can be 6 picofarads and R3 / 4 of 20 kilo- ohms to produce. oscillations at a frequency of the order of 1.2 MHz.
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As the multiplication arrows in Fig. 4, the oscillator CO supplies the four gates such as GC, the output terminal of which controls two load circuits such as those in FIG. 2 to control a pair of contacts such as that of FIG. l. This last connection is made by the inverter IV8 supplying the signal DC so that the three signals arrive at the capacitances Cl / 2/3 of FIG. 2 by the output impedance of an inverter.
The DEC decoder of FIG. 4 will finally be described with reference also to FIGS. 9 and 10 representing the type of logic circuits advantageously used for its realization.
To do this, we will first define the eight conditions of a telephone line circuit which can be characterized by the combination of the input signals ABC of the decoder DEC. These eight conditions are identified by the following truth table:
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<tb>
<tb> S11 / 12 <SEP> # 21/22 <SEP> # 31/32 <SEP> # 41/42
<tb> A <SEP> B <SEP> C <SEP> Y <SEP> E <SEP> F <SEP> G <SEP> H <SEP>
<tb> Isolation <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1
<tb> Test <SEP> from <SEP> ringtone <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0
<tb> Monitoring <SEP> from <SEP> sound system <SEP> 010 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0
<tb> Ringtone <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0
<tb> Test <SEP> exterior <SEP> 100 <SEP> l <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1
<tb> Test <SEP> interior <SEP> 1 <SEP> 0 <SEP> 1
<SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1
<tb> Monitoring <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1
<tb> Connection <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1
<tb>
The table has three columns corresponding to the input signals A B C, a fourth column for an intermediate signal Y whose usefulness will appear later, and
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four other columns E F G H defining the signals at the output of the decoder DEC, each of these latter columns corresponding as indicated in the state of a pair of contacts,
for example E for S
12/11
The complement bar above the references identifying these contacts corresponds to the complementary form of E F G H so that the indication 0 identifies a closed contact for the column in question, with 1 for an open contact.
The eight conditions for the line circuit appear in the successive rows in the ascending order of the binary codes from 000 to 111 for ABC, the latter code corresponding to the connection of the line circuit of FIG. 3, that is to say that the serial contacts Sil / 12 and S21 / 22 are closed and that the shunt contacts S31 / 32 and S41 / 42 are open. The fourth line gives the code 011 for ABC as a ringing condition allowing RC to be connected (Fig. 3) to terminals Lu 1/2 of the subscriber line by the resistors
R1 / 2 so that the voltages on these can also be used for the supervision of the ringing operation of the called subscriber.
The sixth line corresponds to code 101 for ABC and to an internal test (to the office) allowing this time to connect the TC test bus
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to SLIC through the Razz resistors On the other hand, the external test (towards the subscriber) of the fifth line (100 for ABC) produces a link between TC and the LT1 / 2 terminals without passing through the resistors while the test (001 for ABC) this time interconnects RC and TC through resistors.
In addition to these five conditions, the line circuit also allows complete isolation of the resistors (000 for ABC), ringing monitoring (010 for ABC) where TC is additionally connected by S31 / 32 to the aforementioned output connection and finally, a monitoring (110 for ABC) where TC is also connected but this time on the normal connection.
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The eight ABC codes allowing these various conditions have been assigned to the eight combinations of contacts S11 / 12 'S21 / 22, indicates the table and this to offer an implementation as simple as possible for DEC.
Indeed, the correspondence table indicates that E = B and that F = A except for ABC = 100, that G = 0 except for ABC = 000 and BC = 11, and finally that H = A except for ABC = 000. La realization of the DEC decoder is facilitated by these simple correspondences and by the introduction of Y = 0 except for BC = 00, Y being an intermediate binary signal appearing in the fourth column of the table.
Therefore, we can write the corresponding Boolean relations: E = B (A + C) = A B + B C F = A + Y = A + BC
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- - --G = A + BC HY = BC or where the second expression for E (Fig. 9) will facilitate a comparison with G (Fig. 10) and those for F, G and H are obtained by replacing Y by the indicated value, that for Y corresponding more directly to the logic circuits used and more precisely a derivation from that of FIG. 10 for G.
Fig. 9 represents the CMOS logic circuit making it possible to produce E using three PMOS transistors connected as indicated between the potential V .. and the output terminal giving the function E, as well as three NMOS transistors connected as indicated between the output terminal and the potential V2. The three transistors can be identified by the signals A, B, C applied to their gates, both for the PMOS transistors and for the NMOS transistors. Their source / drain paths are connected so that B is in series with
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the parallel combination A C for the PMOS transistors while the duality of the circuit comprising the NMOS transistors implies that B is in parallel with the series combination A C.
Consequently, the signals A, B, C being respectively the complement of those intervening in the equation giving E we see in particular that if B is at low potential, the transistor B among the PMOS is conductive while the correspondent of the NMOS is blocked . If we ignore the transistors A and C among the PMOS by replacing them with a short circuit, while by duality the transistors A and C among the NMOS are replaced by an open circuit, E would then be at high potential (V-) which corresponds to E = B, the latter being the first factor of the expression defining E and a condition which as previously indicated is true for all combinations of ABC except 100.
Now for this latter combination, with A and C at high potential and B at low potential, the PMOS transistors controlled by A and C are therefore both blocked while the corresponding NMOS transistors are both conductive. For this particular combination, E is therefore at low potential (V2) which corresponds to E = B.
For the other seven combinations, these four transistors A and C (PMOS and NMOS) are not decisive because they can neither short-circuit the transistor-B (NMOS) blocked, nor put the conductive transistor B (PMOS) in a circuit open so that only B is decisive and we have E = B.
Fig. 10 represents the circuit making it possible to produce G according to principles identical to what has just been explained for FIG. 9, the second form given above for E allowing a direct comparison with the first for G. Indeed, we immediately see that there are four independent variables A, B, C and Y for G instead of only three
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- - (A, B and C) for E. In this way, four pairs of PMOS and NMOS transistors connected as indicated are this time necessary and use is made of the intermediate variable Y.
To obtain the latter from B and C, as well as F and H respectively from A and Y and from A and Y, it suffices each time to take half the circuit of FIG. 10, for example the transistors B and C, both the PMOS series transistors and the NMOS parallel transistors by controlling them with the appropriate signals, for example B instead of B and C instead of C to supply Y.
In this way, the entire DEC decoder which uses only the five signals A, A, B, B and C while saving an inverter for C (Fig. 4), uses only thirteen PMOS transistors and thirteen transistors NMOS.
Although the principles of the invention have been described above with reference to specific examples, it is understood that this description is made alone. This is by way of example and does not in any way constitute a limitation of the scope of the invention.