BE897587A

BE897587A - Circuit parallele de controle de redondance cyclique

Info

Publication number: BE897587A
Application number: BE2/60189A
Authority: BE
Inventors: B P Le Gresley
Original assignee: Ael Microtel Ltd
Priority date: 1982-08-25
Filing date: 1983-08-24
Publication date: 1983-12-16
Also published as: IT8322620A1; CA1191963A; JPS5958559A; IT1164419B; IT8322620A0; US4454600A

Description


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   MEMOIRE DESCRIPTIF déposé à l'appui d'une demande de 
BREVET BELGE formulée par Société dite : AEL MICROTEL LIMITED. 



  (Inventeur : Barry P. LE GRESLEY) pour "Circuit parallèle de contrôle de redondance cyclique" comme
BREVET D'INVENTION Priorité de la demande de brevet déposée aux Etats-Unis d'Amérique le 25 août 1982 sous le n  411, 203, au nom de Barry P. LE GRESLEY, dont la société susdite est l'ayant droit. 

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   La présente invention concerne des circuits de vérification de données et, plus particulièrement, un circuit parallèle de contrôle de redondance cyclique travaillant en temps partagé. 



   Les circuits de contrôle de redondance cyclique sont des dispositifs bien connus. Toutefois, on y utilise spécifiquement une configuration logique série comprenant un registre à décalage de 16 bits avec quatre sorties couplées rétroactivement à une logique OU exclusive à l'entrée. Un exemple d'un tel circuit est commercialisé sous   l'appellation"Hewlett   Packard Signature Analysis System". 



   Avec cette configuration série de la technique antérieure, chaque bit de données doit être acheminé séquentiellement dans le circuit de contrôle de redondance cyclique. Par conséquent, le temps requis pour effectuer cette opération équivaut au nombre de bits par échantillon, multiplié par la période du signal d'HORLOGE. Pour bon nombre d'applications, un tel système exige un temps supérieur à celui dont on dispose entre des groupes de données d'entrée successifs. 



   En conséquence, la présente invention fournit un circuit de contrôle de redondance cyclique à grande vitesse capable de déterminer la validité de groupes de données parallèles cycliques multiples à haute fréquence en temps partagé. 



   Le circuit parallèle de contrôle de redondance cyclique de la présente invention détermine la validité de données cycliques. Huit bits de données, par exemple, un groupe de données d'essai à modulation par impulsions codées, sont appliqués périodiquement à l'entrée de ce circuit. En conséquence, chaque configuration de donnée est répétée après un temps prédéterminé. 



  Un exemple d'une source spécifique de ces données cy- 

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 cliques est un générateur basse fréquence numérique qui produit des sons multiples, par exemple, 126, constitués chacun de groupes de données cycliques de 8 bits. 



   Chaque groupe de données de 8 bits est divisé en quatre groupes de deux bits chacun. Une première impulsion de SELECTION valide le premier bit de chacun des quatre groupes, par exemple, les bits impairs, en vue de leur passage à travers un circuit de sélection de données, tandis qu'une seconde impulsion de SELECTION valide le second bit de chaque groupe, par exemple, les bits pairs, en vue de leur passage à travers le circuit de sélection de données. En conséquence, l'ensemble des huit bits sont transférés dans le circuit de contrôle au cours d'un laps de temps qui permettrait le transfert de deux bits seulement dans le circuit conventionnel. 



   Le circuit de sélection de données comporte quatre signaux de sortie, un pour chaque groupe de deux bits. Chaque signal de sortie est appliqué à un registre à décalage via une porte OU exclusive. Le signal de sortie provenant de chaque registre à décalage est appliqué à une autre porte OU exclusive et le signal de sortie de celle-ci est ensuite combiné avec un signal de sortie associé provenant du circuit de sélection de données. Ces signaux sont alors réinjectés dans le registre à décalage via le premier circuit OU exclusif. 



   Au terme de chaque cycle de sons, un signal de VALIDATION (COMPARATEUR) est engendré, tandis que le contenu des registres à décalage est effacé et transféré dans une mémoire afin de garantir que chaque nouveau cycle commence avec de nouvelles données. Au début de chaque nouveau cycle, un signal de CHARGEMENT est engendré pour extraire les données de la mémoire et les charger dans les registres à décalage. Ces regis- 

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 tres à décalage sont ensuite synchronisés par un signal d'HORLOGE émis en synchronisme avec chaque groupe de données de 4 bits.

   En conséquence, chaque groupe de quatre bits de données est acheminé à travers le circuit de sélection de données et appliqué aux entrées du registre à décalage via un circuit OU exclusif dont la sortie dépend à la fois des bits de données entrants et du contenu du registre à décalage. Ce circuit OU exclusif est raccordé à des sorties parallèles sélectionnées de chaque registre à décalage en vue de constituer un système de codage de données possédant une haute probabilité de détection d'une configuration de donnée incorrecte. 



   Lorsque les groupes de données (huit bits) de chaque paire ont été combinés de manière logique par le circuit OU exclusif et mémorisés dans les registres à décalage, un signal d'ECRITURE est engendré pour provoquer la mémorisation des contenus de ces registres dans la mémoire. C'est ainsi que chaque groupe de données de 8 bits est traité, mémorisé dans la mémoire, puis extrait de cette dernière en vue d'un traitement avec les groupes de 8 bits suivants. Au terme d'un cycle complet de ces groupes de données, le signal de VALIDATION (COMPARATEUR) est engendré afin de déterminer s'il existe une défectuosité dans les données en comparant les données résultantes des registres à décalage avec des données résulantes escomptées mémorisées dans une mémoire morte.

   A ce moment, les contenus des registres à décalage sont à nouveau effacés en vue d'entamer le cycle suivant de groupes de données de 8 bits. 



   En traitant chaque groupe de données de 8 bits en parallèle et en mémorisant son résultat dans une mémoire, on atteint une vitesse opératoire suffisante pour permettre un traitement des autres groupes de données dans le laps de temps séparant les groupes de données 

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 successifs de chaque son individuel. Par exemple, chaque groupe de données d'un générateur de 126 sons peut être traité avant que le groupe de données suivant du premier son soit engendré. Cette opération en temps partagé est rendue possible grâce à la structure parallèle de ce circuit. 



   Dans les dessins annexés : la figure 1 est un schéma de principe du circuit de contrôle de redondance cyclique de la présente invention ; et la figure 2 est un diagramme de temps illustrant la durée relative de signaux d'HORLOGE, de CHARGEMENT, de SELECTION, d'EFFACEMENT et d'ECRITURE. 



   En se référant à présent à la figure   l,   le circuit de contrôle de redondance cyclique de la présente invention qui y est illustré, est raccordé à un générateur de données série répétitif. Le circuit de sélection de données 20 comprend plusieurs sélecteurs 2 : 1 qui sont raccordés chacun entre le générateur de données série répétitif et une porte OU exclusive associée du circuit OU exclusif 30. 



   La sortie de ces portes OU exclusives est raccordée à un registre à décalage associé du circuit de registres 40. Le circuit OU exclusif 50 comprend plusieurs portes OU exclusives raccordées chacune à deux registres à décalage. Le circuit OU exclusif 60 est raccordé à un troisième registre à décalage et à la sortie d'une porte OU exclusive associée du circuit OU exclusif 50. La sortie de chaque porte OU exclusive du circuit OU exclusif 60 est ensuite raccordée à une entrée d'une porte OU exclusive associée du circuit OU exclusif 30. 



   Un circuit d'horloge 10 est raccordé au circuit de sélection de données 20 via un conducteur de SELECTION, tandis qu'il est également raccordé au circuit de regis- 

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 tres à décalage 40 via des conducteurs d'HORLOGE, de CHARGEMENT et de VALIDATION (COMPARATEUR). Le circuit d'horloge 10 est également raccordé à une mémoire morte programmable 90, à un compteur d'adresses 91 et à un comparateur 80 via le conducteur de VALIDATION (COMPARATEUR). Le circuit d'horloge 10 est en outre raccordé à un compteur d'adresses 71 via le conducteur de CHARGEMENT et à une mémoire à accès sélectif 70, via un conducteur d'ECRITURE. Le compteur d'adresses 71 est également raccordé à la mémoire à accès sélectif 70 via des conducteurs d'adresses AO et AN.

   Le circuit de registres à décalage 40 est également raccordé à la mémoire à accès sélectif 70 via des conducteurs DI-1 à DI-16, ainsi qu'au comparateur 80, via des conducteurs   DI-1-103,   5 à 7,9 à 11 et 13 à 15. La mémoire à accès sélectif 70 est en outre raccordée au circuit de registres à décalage 40 via des conducteurs D01 à D016. 



   Des échantillons de données parallèles de 8 bits sont appliqués périodiquement aux entrées du circuit de sélection de données 20, deux bits étant appliqués à chacun des quatre sélecteurs 2 : 1, 21-24. 



   Le signal de SELECTION provenant du circuit d'horloge 10 valide alternativement les bits impairs et pairs via le circuit de sélection de données 20. 



  Dès lors, les bits   l,   3,5 et 7 sont appliqués à la seconde entrée des portes OU exclusives 31,32, 33 et 34 respectivement, tandis que le signal de SELECTION est à un niveau logique 1. De la même manière, les bits 2,   4, 6   et 8 sont appliqués sélectivement à la seconde entrée des portes OU exclusives 31,32, 33 et 34 respectivement, tandis que le signal de SELECTION est à un niveau logique 0. Selon qu'un signal d'un niveau logique 0 ou d'un niveau logique 1 est appliqué à la première entrée des portes OU exclusives 31,32, 33 et 34 par les circuits OU exclusifs 50 et 60, les configu- 

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 rations binaires appliquées à la seconde entrée de chacune de ces portes sont soit acheminées telles quelles au registre à décalage associé, soit inversées, puis acheminées à ce registre. 



   Le circuit d'horloge 10 engendre un signal de VALIDATION (COMPARATEUR) au terme de chaque série de groupes de données parallèles afin de valider un comparateur 80 qui compare alors les signaux résultants provenant du circuit de registres à décalage 40 avec les signaux escomptés affichés par la mémoire morte programmable 90 en réponse à un signal de LECTURE également engendré par le circuit d'horloge 10. 



  Par la suite, le circuit d'horloge 10 engendre un signal d'EFFACEMENT qui efface le contenu du circuit de registres à décalage 40. Le circuit d'horloge 10 engendre ensuite un signal d'ECRITURE destiné à effacer les emplacements de la mémoire à accès sélectif qui mémorisent les signaux résultants des registres à décalage associés à chaque série de groupes de données parallèles. Ces signaux de LECTURE et de VALIDATION, de même que les signaux d'EFFACEMENT sont engendrés uniquement en association avec le dernier groupe de données de chaque son.

   Le compteur d'adresses 91 de la mémoire morte programmable et le compteur d'adresses 71 de la mémoire à accès sélectif sont incrémentés chacun lors de l'apparition du flanc postérieur des signaux de LECTURE et d'ECRITURE, respectivement, afin que le mot de mémoire correct soit disponible pour le signal de LECTURE ou d'ECRITURE suivant. Un exemple d'un générateur de données série répétitif spécifique est un générateur basse fréquence capable de produire des séries répétitives de groupes de données parallèles de 8 bits pour 126 sons différents. Pour un tel générateur basse fréquence, une mémoire à accès sélectif de 126 mots et une mémoire morte programmable égale- 

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 ment de 126 mots pourraient être requises en vue de mémoriser les configurations de données escomptées et résultantes pour chaque son. 



   En conséquence, après un signal de VALIDATION (COMPARATEUR), les registres à décalage 41-44 ont tous des signaux de niveau logique   0   sur leurs sorties. 



  Chaque porte OU exclusive du circuit OU exclusif 50 
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 engendre alors un niveau logique 0 à sa sortie, étant donné que des signaux d'un niveau logique 0 apparais- sent aux deux entrées. De la même manière, les signaux d'un niveau logique   0   provenant d'un registre à décalage associé et de la porte OU exclusive associée du circuit OU exclusif 50 apparaissent aux deux entrées de chaque porte OU exclusive du circuit OU exclusif 60. 



  En conséquence, les sorties de ces portes appliquent un signal d'un niveau logique   0   à l'entrée de la porte OU exclusive associée du circuit OU exclusif 30. 



   Etant donné qu'un signal d'un niveau logique   0   est appliqué à une entrée de chacune de ces portes, le signal appliqué à l'autre entrée au départ du circuit sélecteur de données associé sera acheminé à travers la porte OU exclusive et appliqué à l'entrée du registre à décalage correspondant du circuit 40. Les données appliquées aux entrées des registres à décalage sont alors acheminées dans chaque registre à décalage lors de l'émission de l'impulsion d'horloge suivante par le circuit 10. 



   Chaque paire de portes OU exclusives des circuits 50 et 60 est raccordée aux sorties des registres à décalage du circuit 40 suivant une configuration prédéterminée. Cette configuration est étudiée de telle sorte que chaque paire de portes OU exclusives soit raccordée à la première, à la troisième et à la quatrième sortie de trois registres à décalage différents. 



  Par exemple, la paire de portes OU exclusives 51 et 61 

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 est raccordée à la première sortie du registre à décalage 41, à la troisième sortie du registre à décalage 42 et à la quatrième sortie du registre à décalage 44. 



   Les circuits OU exclusifs 50 et 60 engendrent dès lors un signal codé basé sur les données mémorisées dans le circuit de registres à décalage 40. 



  Ces signaux codés sont réinjectés dans la première entrée du circuit OU exclusif 30. Si un signal d'un niveau logique 1 apparaît à la première entrée d'une porte OU exclusive du circuit OU exclusif 30, le signal appliqué à l'autre entrée au départ du circuit de sélection de données associé sera alors inversé, puis introduit dans le registre à décalage associé. 



   En utilisant cette disposition de circuits OU exclusifs, les bits de données entrants sont acheminés de manière logique à, ou inversés, puis mémorisés dans la mémoire à accès sélectif 70. Lorsque le groupe de données suivant pour un son particulier est engendré, la configuration mémorisée est transférée de la mémoire à accès sélectif 70 au circuit de registres à décalage 40, en réponse à un signal de CHARGEMENT engendré par le circuit d'horloge 10. Cette configuration mémorisée est ensuite codée par les circuits OU exclusifs 50 et 60, puis réinjectée dans le circuit OU exclusif 30 où elle est combinée avec la configuration de donnée suivante, introduite dans le circuit de registres à décalage 40, puis mémorisée dans la mémoire à accès sélectif 70.

   Dès lors, les bits de données entrants sont codés de telle manière que la configuration mémorisée dans la mémoire à accès sélectif 70 au terme de chaque série de groupes de données entrants indique avec un haut degré de probabilité la validité de l'ensemble de cette série de données. Etant donné que les données d'entrée sont fournies par un générateur de données série répétitif, les données d'entrée valables sont con- 

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 nues et, par conséquent, on peut calculer la configuration résultante de cette série de données valables. 



  Cette configuration de données résultante est mémorisée dans la mémoire morte programmable 90. Le comparateur 80 compare alors les données contenues dans la mémoire morte programmable 90 avec les données résultantes mémorisées dans le circuit de registres à décalage 40 au terme de chaque série de données d'entrée afin de déterminer si un bit de données d'entrée est incorrect. 



   La présente invention assure dès lors un contrôle de redondance cyclique sur des données d'entrée parallèles moyennant l'utilisation d'un circuit de registres à décalage, d'un circuit OU exclusif qui est couplé rétroactivement à l'entrée du circuit de registres à décalage, d'une mémoire à accès sélectif, d'une mémoire morte programmable et d'un comparateur. Le circuit OU exclusif engendre une configuration résultante représentant un cycle complet de données d'entrée, que l'on compare avec une configuration de données escomptée afin de déterminer s'il existe une défectuosité dans les données d'entrée. 



   Il apparaîtra de toute évidence à l'homme de métier que de nombreuses modifications de la présente invention peuvent être envisagées sans se départir de l'esprit de cette dernière qui sera limité uniquement par le cadre des revendications ci-après.

Claims

REVENDICATIONS 1. Circuit de contrôle de redondance cyclique destiné à être utilisé dans un système de vérification de données comprenant un générateur de données fonctionnant pour engendrer plusieurs séries répétitives de groupes de bits de données parallèles ayant normalement des valeurs prédéterminées, ainsi qu'un générateur de signaux fonctionnant pour engendrer périodiquement un signal de chargement et un signal d'écriture associés tous deux à chaque groupe de bits de données parallèles, ce générateur de signaux fonctionnant également pour engendrer périodiquement un signal de validation de comparateur et un signal de lecture associés tous deux à chaque série de groupes de bits de données parallèles, ce circuit de contrôle de redondance cyclique comprenant :

un premier moyen de codage raccordé au générateur de données et pouvant fonctionner pour engendrer un premier signal codé associé à chaque groupe de bits de données parallèles ; un moyen de mémorisation premier entré, premier sorti d'une capacité prédéterminée raccordé au générateur de signaux et au premier moyen de codage, ce moyen de mémorisation pouvant être initialisé en réponse au signal de chargement, tandis qu'il fonctionne pour mémoriser un nombre prédéterminé de ces premiers signaux codés, ainsi que pour engendrer un signal de mémorisation associé à chaque premier signal codé mémorisé ; un second moyen de codage raccordé au moyen de mémorisation et fonctionnant, en réponse au signal de mémorisation, pour engendrer un deuxième signal codé ;

le premier moyen de codage étant également raccordé au second moyen de codage et fonctionnant, en réponse à chaque groupe de bits de données parallèles et au deuxième signal codé, pour engendrer le premier signal codé ; <Desc/Clms Page number 12> une première mémoire raccordée au moyen de mémorisation et au générateur de signaux et fonctionnant, en réponse au signal d'écriture, pour mémoriser le signal de mémorisation, ainsi que pour afficher ce signal de mémorisation en réponse au signal de chargement ; le moyen de mémorisation fonctionnant, en réponse au signal de chargement, pour mémoriser le signal de mémorisation ainsi affiché, de façon à initialiser ce moyen de mémorisation ;

une deuxième mémoire raccordée au générateur de signaux, mémorisant plusieurs signaux de mémoire prédéterminés et fonctionnant, en réponse à chaque signal de lecture, pour afficher un signal de mémoire prédéterminé ; et un moyen de comparaison raccordé au moyen de mémorisation, au générateur de signaux et à la deuxième mémoire, ce moyen de comparaison fonctionnant, en réponse au signal de validation de comparateur, pour comparer le signal de mémoire avec le signal de mémorisation, de telle sorte qu'une défectuosité survenant dans la série répétitive de groupes de bits de données parallèles soit détectée.
2. Circuit de contrôle de redondance cyclique suivant la revendication 1, caractérisé en ce que le générateur de signaux fonctionne périodiquement pour engendrer un signal de sélection associé à chaque groupe de bits de données parallèles, ce circuit de contrôle de redondance cyclique comprenant également plusieurs sélecteurs de données raccordés chacun au générateur de signaux, ainsi qu'entre le générateur de données et le premier moyen de codage, chacun de ces sélecteurs de données fonctionnant, en réponse à ce signal de sélection, pour acheminer un premier bit de données parallèles sélectionné de chaque groupe au premier moyen <Desc/Clms Page number 13> de codage, tandis qu'il fonctionne également, en réponse à l'absence du signal de sélection,

pour acheminer un deuxième bit de données parallèles sélectionné de chaque groupe à ce premier moyen de codage.
3. Circuit de contrôle de redondance cyclique suivant la revendication 2, caractérisé en ce que le premier moyen de codage comprend plusieurs portes OU exclusives raccordées chacune à un sélecteur de données associé, chacune de ces portes fonctionnant pour engendrer des premiers ou des seconds bits de données codés associés aux premiers ou aux seconds bits de données sélectionnés, respectivement.
4. Circuit de contrôle de redondance cyclique suivant la revendication 3, caractérisé en ce que le générateur de signaux fonctionne également pour engendrer un signal d'horloge associé à chaque groupe de bits de données parallèles, le moyen de mémorisation comprenant : plusieurs registres à décalage comportant chacun une entrée d'horloge et une entrée d'effacement raccordées toutes deux au générateur de signaux, chaque registre à décalage comportant également une entrée série raccordée à une porte OU exclusive associée, tandis que chaque registre à décalage comporte en outre plusieurs entrées parallèles raccordées à la première mémoire, ainsi que plusieurs sorties et positions binaires associées ;

chaque registre à décalage fonctionne, en réponse au signal de validation de comparateur, pour engendrer un signal d'un niveau logique 0 sur chaque sortie ; chaque registre à décalage fonctionne également pour mémoriser séquentiellement chacun des premiers et des seconds bits de données codés, sur une base alternée, en réponse à chaque impulsion d'horloge alternée ; chaque registre à décalage fonctionne en outre pour décaler d'une position binaire tous les bits de données mémori- <Desc/Clms Page number 14> sés, en réponse à chaque impulsion d'horloge ; chaque registre à décalage fonctionne également, en réponse au signal de chargement, pour mémoriser le signal de mémorisation affiché, de telle sorte que le moyen de mémorisation soit initialisé via les entrées parallèles ;

et chaque registre à décalage fonctionne également pour engendrer plusieurs signaux de bits de données mémorisés sur les différentes sorties.
5. Circuit de contrôle de redondance cyclique suivant la revendication 4, caractérisé en ce que chaque registre à décalage comporte au moins trois sorties, le second moyen de codage comprenant : un deuxième ensemble de portes OU exclusives comportant chacune une première et une seconde entrée, la première entrée de chacune de ces portes étant raccordée à une première sortie d'un premier registre à décalage associé, tandis que la seconde entrée de chacune de ces portes est raccordée à une deuxième sortie d'un deuxième registre à décalage associé ;

et un troisième ensemble de portes OU exclusives comportant chacune une première et une seconde entrée, la première entrée de chacune des portes de ce troisième ensemble étant raccordée à une porte OU exclusive associée du deuxième ensemble, tandis que la seconde entrée de chacune des portes de ce troisième ensemble est raccordée à une troisième sortie d'un troisième registre à décalage associé, chacune des portes OU exclusives du deuxième et du troisième ensemble fonctionnant en combinaison, en réponse aux signaux de bits de données mémorisés apparaissant aux première, deuxième et troisième sorties précitées, pour engendrer un troisième bit de données codé.
6. Circuit de contrôle de redondance cyclique suivant la revendication 5, caractérisé en ce que les portes OU exclusives du premier ensemble sont égale- <Desc/Clms Page number 15> ment raccordées à une porte OU exclusive associée du troisième ensemble, chacune des portes OU exclusives du premier ensemble fonctionnant, en réponse au troisième bit de données codé, ainsi qu'aux premiers ou deuxièmes bits de données sélectionnés, pour engendrer le premier ou le deuxième bit de données codé, respectivement.
7. Circuit de contrôle de redondance cyclique suivant la revendication 2, caractérisé en ce que chaque groupe de bits de données parallèles comprend huit bits, tandis que l'ensemble de sélecteurs de données comprend quatre sélecteurs de données associés chacun à deux de ces bits de données parallèles.
8. Circuit de contrôle de redondance cyclique suivant la revendication 3, caractérisé en ce que le premier ensemble de portes OU exclusives comprend quatre de ces portes.
9. Circuit de contrôle de redondance cyclique suivant la revendication 4, caractérisé en ce que le moyen de mémorisation comprend : quatre registres à décalage de 4 bits comportant chacun quatre sorties.
10. Circuit de contrôle de redondance cyclique suivant la revendication l, caractérisé en ce que la première mémoire comprend : une mémoire à accès sélectif connectée à un compteur d'adresses.
11. Circuit de contrôle de redondance cyclique suivant la revendication l, caractérisé en ce que la seconde mémoire comprend : une mémoire morte connectée à un compteur d'adresses.
12. Circuit de contrôle de redondance cyclique suivant la revendication l, caractérisé en ce que le moyen de comparaison comprend un comparateur numérique. <Desc/Clms Page number 16>
13. Circuit parallèle de contrôle de redondance cyclique, substantiellement tel que décrit précédemment et illustré au dessins annexés. p. pon de : Société dite : AEL MICROTEL LIMITED.

Anvers le 24 août 1983. p. pon de : Bureau des Brevets et des Marques M. F. J. Bockstael S. A.