L'invention se rapporte à un correcteur d'impulsions utilisable notamment dans un détecteur de phase numérique ayant deux entrées et deux sorties, gui lui-même peut être incorporé dans
<EMI ID=1.1>
de référence et un signal de comparaison, dans lequel le signal de référence peut être appliqué à la première entrée et dans lequel le signal de comparaison peut être appliqué à la seconde entrée, et dans lequel la première sortie fournit un premier signal de sortie lorsque la phase du signal de référence est
en avance sur celle du signal de comparaison, et la seconde sortie fournit un second signal de sortie lorsqu'elle est en retard, et. avec le largeurs d'impulsion de ces signaux de sortie étant chacune fonction de la valeur du déphasage entre les signaux de référence et de comparaison.
Un tel détecteur de phase peut être
utilisé dans des systèmes employant une boucle à verouillage de phase (PLL) pour synchroniser par exemple un signal de sortie d'un oscillateur asservi (VCO) comme signal de comparaison
avec un signal de commande comme signal de référence. Le détecteur de phase compare la phase du signal de référence
avec celle du signal de comparaison. Suivant la différence
de phase, il apparaît à l'une ou l'autre sortie du détecteur
de phase un signal de sortie dont la largeur d'impulsion est
<EMI ID=2.1>
intermédiaire d'un amplificateur et d'un filtre, le signal de sortie est fourni à l'oscillateur en tant que signal de
<EMI ID=3.1> <EMI ID=4.1>
mentionné ci-dessus ont jusqu'à présent été associés avec
un fonctionnement incorrect dans le cas d'une interruption
du signal de référence , lorsque la phase du signal de référence rétabli est en avance par rapport à celle du signal de référence d'origine. La phase est alors équilibrée sur
<EMI ID=5.1>
particulièrement lorsque le signal de référence, avant l'interruption, est pris d'une source autre que le signal
de référence après l'interruption.
C'est un but de l'invention que de fournir un détecteur de phase numérique du type mentionné ci-dessus qui, également lorsqu'il est commandé par des signaux de référence dédoublés,de phase différente, et suite à une interruption
de signal, ajuste la phase de toute manière sur zéro.
Suivant l'invention, ce but est obten u en ce que les entrées du détecteur de phase sont précédées par un circuit de correction ayant deux entrées et deux sorties,
avec les sorties du circuit de correction connectées aux entrées du détecteur de phase, tant le signal de référence
que celui de comparaison étant capables d'être appliqués aux entrées du circuit de correction et en ce que ce dernier, suite à une interruption du signal de référence, accomplit
la commutation de ses entrées vers ses sorties de telle sorte que les flancs actifs du signal de référence et du signal de comparaison sont commutés simultanément ou en ce que le flanc actif du signal de référence est commuté après celui du signal de comparaison.
De cette façon, tant le signal de référence que celui de comparaison, indépendamment de la relation de phase du signal de commande, avant et après l'interruption, sont toujours appliqués dans un ordre de succession prédéterminé
au détecteur de phase numérique assurant ainsi que l'ajustement
<EMI ID=6.1> Afin d'accomplir cette commutation des signaux de référence et de comparaison sur les entrées du détecteur de
phase au moment opportun, il est proposé suivant une réalisation préférée que le circuit de correction comprenne deux
portes de commutation dont les sorties sont connectées aux
sorties du circuit de correction, que chaque porte de commutation comprend deux entrées dont la première est connectée à l'entrée associée du circuit de correction , et dont l'autre est
capable d'être commandée par un circuit logique accomplissant
soit la commutation simultanée soit la commutation successive des portes de commutation suite à une défaillance et lors du rétablissement du signal de référence.
Afin de permettre à ces circuits logiques de
déterminer de façon simple le début et le fin de l'interruption
du signal de référence, il est proposé suivant une réalisation subséquente que le circuit logique comprenne une bascule
monostable qui est capable d'être commande par les flancs avant
du signal de référence et qui reste dans l'état activé aussi longtemps que ce signal est appliqué,et qui suite à une
défautdu signal de référence, et après l'écoulement d'un
temps de signal, initie le blocage des portes de commutation.
Suivant un type de réalisation préférée,la commande
des portes de commutation suivant le circuit de correction
est accomplie en ce que le circuit logique comprend une bascule
<EMI ID=7.1>
bascule monostable est dans cette même condition, en ce qu'une sortie de la bascule bistable , par l'intermédiaire d'un inverseur,
est connectée à la seconde entrée de la porte de commutation
qui est commandée par le signal de référence, en ce que la seconde sortie de la bascule bistable est connectée à la seconde
entrée de la porte de commutation que contrôlée par le
<EMI ID=8.1>
diaire d'un circuit porte, peut être placée dans la position active sous commande du signal de sortie de la bascule
<EMI ID=9.1> Le délai en ce qui concerne la commutation du signal
de référence est garanti, suivant une autre caractéristique,
en ce que le circuit porte rétablit la bascule bistable chaque fois que la bascule monostable est dans sa condition active , et
quand le signal de comparaison est appliqué, et en ce qu'
un condensateur est disposé en shunt sur la seconde
entrée de la porte de commutation commencée par le
signal de référence.
L'invention sera maintenant expliquée en plus de détails en se référant aux Figs. 1 à 4 des dessins qui accompagnent la description détaillée, dans lesquels :
La Fig. 1 représente le diagramme sous forme
de blocs d'un circuit PLL comprenant une boucle à verrouillage en phase utilisant un détecteur de phase;
<EMI ID=10.1>
rapportant à un circuit correcteur d'impulsions qui, suivant
l'invention, précède le détecteur de phase;
La Fig. 3 montre les diagrammes de signaux d'un détecteur de phase d'un type conventionnel; et
La Fig. 4 montre les diagrammes de signaux se rapportant au détecteur de phase suivant l'invention et
comprenant un circuit de correction.
Dans un système PLL (boucle à verrouillage de
phase) comme montré à la Fig. 1, la fréquence et la phase
d'un oscillateur VCO contrôlé en tension sont ajustées tant sur
la fréquence que sur la phase d'en signal de référence R. Ce der- nier est appliqua une entrée d'un détecteur de phase numérique PDT tandis que le signal de sortie de l'oscillateur VCO est applique comme signal de comparaison V à l'autre entrée du détecteur de phase PDT. Celui-ci est réalisé de telle sorte
qu'un signal de sortie apparaît à sa sortie PU chaque fois que
le signal de référence R se présente avec une phase en avance
sur celle du signal de comparaison V, tandis qu'un signal de
<EMI ID=11.1> en retard. Il s'ensuit que le signal de sortie a une largeur d'impulsion qui est proportionnelle à la valeur de la différence de phase et, par l'intermédiaire de l'amplificateur Vr et d'un filtre passe bas F, il est appliqué comme signal de commande Ur à l'entrée de commande de l'oscillateur VCO contrôlé en tension.
Le détecteur de phase PDT comporte deux parties symétriques. La sortie PU est associée à l'entée pour le
<EMI ID=12.1>
<EMI ID=13.1>
condition neutre normale pour laquelle les sorties PU et PD sont dans l'état h (haut}, c' est-à-dire inactif, la sortie associée
en réponse aux flancs négatifs du signal associé, est commutée sur
<EMI ID=14.1>
l'état actif , alors des flancs négatifs successifs de l'entrée associée n'auront plus aucune influence sur l'état de la sortie. Si la sortie est active , et quand un flanc négatif apparaît
à la sortie de la moitié non-active, alors la sortie active est de nouveau commutée vers l'état de repos (haut) et le détecteur de phase reprend sa condition neutre normale
(PU = h, PD = h). Lorsque les deux sorties sont au repos, (état h) et quand des flancs négatifs apparaissent simultanément aux deux entrées, alors on aura uniquement de courtes impulsions de tension qui apparaitront aux deux sorties PU et PD et elles se compensent mutuellement dans leurs effets.
Ces phénomènes transitoires peuvent d'ailleurs être évités par les dispositions du brevet belge 879.649.
Dans ce qui suit, en partant de la position normale du détecteur de phase PDT avec PU = h et PD = h, le premier flanc négatif activant la sortie associée (étatb) sera
indiqué comme le premier flanc et le flanc arrière particulier qui accomplit le retour de la sortie à l'état de repos (état h) sera indiqué comme le second flanc . Dans le cas d'une sortie PU active (état b), la phase de l'oscillateur VCO contrôlé
<EMI ID=15.1> eh tension est retardée dans un circuit PLL, cette phase
étant par contre avancée dans le cas d'une sortie PD active.
On doit normalement envisager une défaillance
ou une interruption pour le signal de référance R dans
le cas d'un système opérat ionnel.
Une telle interruption peut aussi être provoquée par une commutation d'une première à une seconde source de signaux
de référence. Tant la défaillance que l'interruption dusignal de référence doivent être détectées. Suite à des tolérances modulaires ou des problèmes analogues, le signal de référence apparaissant après l'interruption peut se présenter avec un déphasage soit dans le sens positif soit dans le sens négatif
en le comparant avec le signal de référence apparaissant
avant l'interruption où la défaillance. Lorsque la phase du signal de référence apparaissant après l'interruption est en avance
<EMI ID=16.1>
accompli dans le mauvais sens comme on peut le voir des diagramme de signaux montrés à la Fig. 3.
A la position de temps tl le détecteur de phase
PDT se trouve dans la condition neutre normale (PU = h, PD = h ) . Le flanc arrière du signal de référence R tel qu'il apparaît
à la position de temps T2, c'est à dire le flanc négatif actif, agit par conséquent
<EMI ID=17.1>
t3, le flanc arrière du signal de comparaison V agit comme second flanc et place de nouveau la sortie PU dans l'état de
<EMI ID=18.1>
sortie PU est déterminée par la différence de temps t3 - t2. Dans le cas idéal, elle est égale à 0, c'est-à-dire que le signal de référence R est en phase avec le signal de comparaison V. De même, à la position de temps t4 les deux sorties PU et PD sont au repos (état h). En conséquence, le flanc arrière
du signal de comparaison V agit comme premier flanc à la
<EMI ID=19.1> R, un flarc arrière de ce signal de référence R apparaît à la position de temps t6. En considérant que pour cette position de temps particulière, la sortie PD est active (état b) , le flanc arrière du signal de référence R agit comme second flanc et replace la sortie PD dans l'état de
<EMI ID=20.1>
position de temps t7, le flanc arrière du signal de comparaison V est par conséquent de nouveau évalué en tant que premier
<EMI ID=21.1>
entre t7 et t6 s'élève seulement à une petite fraction de la période d'un signal. Le signal de sortie à la sortie PD a par conséquent une largeur d'impulsion qui est déterminée
<EMI ID=22.1>
Il s'ensuit que le mode d'opération du détecteur de phase conventionnel PDT peut être décrit comme suit :
En l'absence des flancs arrières du signal de référence R,
le détecteur de phase PDT détecte que les flancs arrières du signal de comparaison V apparaissent à une cadence beaucoup trop rapide. Par conséquent, ils sont sujet à un délai dans le temps jusqu'à ce que le synchronisme avec les flancs arrières du signal de référence R soit réétablit. Au cas où les flancs arrières du signal de réference R lors de sa réapparition exhibentun retard par rapport aux flancs arrières du signal de
<EMI ID=23.1>
flancs arrières du signal de comparaison V conduit à une réduction de l'angle de phase vers zéro. Cependant, si
les flancs arrières du signal de référence R,lorsqu'il réapparaît, se trouvent: en avance par rapport aux flancs arrières
<EMI ID=24.1>
dans le cas de cet angle de phase, les flancs arrières tant pour le signal de référence R que pour le signal de comparaison V assument de nouveau une relation en coïncidence de phase. Par conséquent, dans le cas de flancs arrières du signal de référence R qui se trouve en avance, le fonctionnement du verrouillage du détecteur de phase PDT a besoin d'une correction.
<EMI ID=25.1>
remédier à des processus de resynchronisation défectueux dans le cas de la commutation d'une horloge centrale à une autre pour des centraux téléphoniques MIC (Modulation par Impulsions et Codage).
A cette fin, la PPL est modifiée par l'introduction de moyens à retard variable pour le signal de comparaison, à l'aide notamment d'une ligne à retard.
Dans le cas présent par contre, on a prévu le circuit
de correction KS comme montré à la Fig. 2, qui est arrangé pour précéder le détecteur de phase conventionnel PDT. Ce circuit de correction KS à deux entrées possède également deux sorties qui sont connectées aux deux entrées du détecteur de phase PDT. Le signal
de référence R est maintenant appliqué à une entrée du circuit de correction KS, tandis que le signal de comparaison V est appliqué
à la seconde entrée de ce circuit. Par ce dernier, on obtient que dans le cas d'une défaillance ou d'une interruption du signal de référence R,-les deux entrées du détecteur de phase PDT sont amenées dans l'état de repos (état h) et subséquemment au redémarrage du signal de référence R, le flanc arrière du signal de comparaison V est tout d'abord appliqué à l'entrée du détecteur de phase PDT au quel le signal est associé, avec le flanc arrière du signal de référence R appliqué seulement ensuite à l'entrée du détecteur de phase PDT qui lui est associée. Ce faisant, le flanc arrière du signal de comparaison V demeure sans effet car à cette position de temps, la sortie PD du détecteur de phase PDT a déjà été activée
(PD = b). En conséquence, le flanc arrière du signal de référence R agit comme second flanc et ramène le détecteur de phase PDT dans
sa condition normale (PD = h, PU = h). Des flancs arrières subséquents, tant pour le signal de référence R que pour le signal de comparaison V apparaissent seulement après la période de signal suivante . Puisque pour cette position de temps, le détecteur de phase PDT a assumé sa condition normale (PD = h, PU = h) , la phase est maintenant convenablement ajustée.
<EMI ID=26.1>
suivant l'invention sera maintenant expliqué en plus de détails en se référant au diagramme du circuit de la Fig. 2 et au diagramme des signaux de la Fig. 4. A l'aide d'une bascule monostable MF qui peut être redéclenchée, on supervise si
le signal de référence R est présent. Aussi longtemps que des flancs avants du signal de référence R apparaissent à l'entrée du circuit de correction KS qui est associée avec
ce signal, la sortie Q de cette bascule monostable MF demeure dans son état h . Au même moment, la bascule bistable constituée par les portes G4 et G5 se met dans sa condition active (D = b,
B = b ) , car le potentiel correspondant à l'état h est
appliqué au point Q et le potentiel correspondant à l'état b apparaît périodiquement au point A. A travers un inverseur formé par la porte G6, la sortie G4 de la bascule bistable est transmise à la seconde entrée de la porte dé commutation Gl associée avec le signal de référence R,tandis que l'autre
<EMI ID=27.1>
porte de commutation G2, associée avec le signal de comparaison V. Pour cette condition d'opération de la bascule bistable, les deux portes de commutation Gl et G2 sont conductrices,tant pour le signal de référence R que pour le signal de comparaison V,
car les points E et B sont un potential correspondant à l'état h.
Quand il y a absence du signal de référence R à la position de temps tll, alors, après l'écoulement de sa période
<EMI ID=28.1>
l'état où la sortie Q se met en condition b . Ceci est le cas
à la position de temps tl2. Suite à la variation du potentiel au point Q, la bascule bistable est également ramenée dans la position de repos (B =b, D = h.) . Il s'en-.-suit que les portes de commutation Gl et G2 sont bloquées. Les signaux R' et V' tels qu'ils sont appliqués au détecteur de phase PDT sont dans l'état h..
A la position de temps tl3, le premier flanc avant du signal
de référence R réapparaît, de telle sorte
que la bascule monostable MF retourne maintenant à la condition
<EMI ID=29.1> où la sortie Q est dans l'état h. Dans ce cas et en présence
du signal de comparaison V, un flanc négatif apparaîtra au
point A à la position de temps tl5. Puisque pour cette
position de temps particulière, un potentiel correspondant à l'état h du point Q est appliqué à l'entrée de la porte G4, la bascule bistable est rétablie dans sa condition active par le
flanc négatif au point A.
Initialement, un flanc positif apparaît au point
B à la position de temps tl6, et, un temps de porte plus tard,
un flanc négatif apparaît au point D à la position de temps
tl7. Finalement, de nouveau un temps de porte plus tard,
un flanc positif apparaît à l'entrée de la porte de commutation
Gl (point E) à la position de temps tl8. A l'aide du condensateur Cl qui est connecté en shunt sur l'entrée, le temps de
porte mentionné en dernier lieu peut être rendu relativement
long. Dans cet ordre de séquence des transitions de niveau,
on s'assure que le potentiel correspondant à l'état h est
tout d'abord appliqué au point B de la porte de commutation G2
(position de temps tl6) et seulement deux temps de délai de
porte plus tard (position de temps tl8) au point E de la porte
de commutation Gl. D'autre part, on s'assure également que le signal de référence R est appliqué à ces positions de temps
tl6 et tl8 à la porte de commutation Gl, et que le signal de comparaison V l'est à la porte de commutation G2. Comme on s'en souviendra, ces deux états de commutation des portes de commutation Gl et G2 étaient essentiels pour que le flanc
négatif apparaisse au point A et à la position de temps tl5.
Ce flanc négatif au point A, de façon connue, a amené -la
bascule bistable dans sa condition active. De cette façon,
on atteint l'objectif qu'après le redémarrage du signal de référence R, tout d'abord le flanc :avant (négatif) du signal de comparaison V est envoyé au détecteur de phase PDT, et seulement âpre le flanc avant (négatif) du signal de référence R, ceci étant accompli indépendamment de la relation de phase entre le signal de réference R et le signal de comparaison V.
Dans l'état normal, le circuit de correction KS
ne provoque pas des inexactitudes en ce qui concerne la relation de phase car les deux signaux R et V sont commutés par des portes de commutation Gl et G2 du même type. Suite aux délais internes du détecteur de phase PDT,il est suffisant
<EMI ID=30.1>
V' et du signal de référence R' soient appliqués respectivement et simultanément aux positions de temps tl9 et t2O.
En fait,pour l'état de sortie PU = h et PD = b, le flanc
actif du signal de référence R' est évalué comme second flanc tardif même lorsqu'il apparaît approximativement un délai
de porte avant le flanc ------- actif du signal de comparaison V'.
Bien entendu, l'entrée du circuit de correction
KS associée avec le signal de comparaison V pourrait être supervisée d'une manière similaire.
Quoique les principes d'invention aient été décrits ci-dessus en se référant à des exemples particuliers, il est bien entendu, que cette description est faite seulement à
titre d'exemple et ne constitue aucunement une limitation de la portée de l'invention.
The invention relates to a pulse corrector which can be used in particular in a digital phase detector having two inputs and two outputs, which itself can be incorporated into
<EMI ID = 1.1>
and a comparison signal, in which the reference signal can be applied to the first input and in which the comparison signal can be applied to the second input, and in which the first output provides a first output signal when the phase of the reference signal is
ahead of that of the comparison signal, and the second output provides a second output signal when it is late, and. with the pulse widths of these output signals each being a function of the value of the phase shift between the reference and comparison signals.
Such a phase detector can be
used in systems employing a phase locked loop (PLL) to synchronize for example an output signal from a servo oscillator (VCO) as a comparison signal
with a control signal as a reference signal. Phase detector compares the phase of the reference signal
with that of the comparison signal. According to the difference
phase, it appears at either output of the detector
phase an output signal whose pulse width is
<EMI ID = 2.1>
through an amplifier and a filter, the output signal is supplied to the oscillator as a signal
<EMI ID = 3.1> <EMI ID = 4.1>
mentioned above have so far been associated with
incorrect operation in the event of an interruption
of the reference signal, when the phase of the restored reference signal is ahead of that of the original reference signal. The phase is then balanced over
<EMI ID = 5.1>
especially when the reference signal, before the interruption, is taken from a source other than the signal
after the interruption.
It is an object of the invention to provide a digital phase detector of the type mentioned above which, also when it is controlled by duplicated reference signals, of different phase, and following an interruption
signal, adjusts the phase anyway to zero.
According to the invention, this object is obtained in that the inputs of the phase detector are preceded by a correction circuit having two inputs and two outputs,
with the outputs of the correction circuit connected to the inputs of the phase detector, both the reference signal
that that of comparison being capable of being applied to the inputs of the correction circuit and in that the latter, following an interruption of the reference signal, accomplishes
switching its inputs to its outputs such that the active edges of the reference signal and the comparison signal are switched simultaneously or in that the active edge of the reference signal is switched after that of the comparison signal.
In this way, both the reference signal and the comparison signal, independently of the phase relationship of the control signal, before and after the interruption, are always applied in a predetermined order of succession.
to the digital phase detector thus ensuring that the adjustment
<EMI ID = 6.1> In order to accomplish this switching of the reference and comparison signals on the inputs of the
phase at the appropriate time, it is proposed according to a preferred embodiment that the correction circuit comprises two
switching gates whose outputs are connected to
outputs of the correction circuit, that each switching gate comprises two inputs, the first of which is connected to the associated input of the correction circuit, and the other of which is
capable of being controlled by a logic circuit accomplishing
either the simultaneous switching or the successive switching of the switching doors following a failure and when the reference signal is restored.
In order to allow these logic circuits to
easily determine the start and end of the interruption
of the reference signal, it is proposed according to a subsequent embodiment that the logic circuit includes a flip-flop
monostable which is capable of being controlled by the front flanks
of the reference signal and which remains in the activated state as long as this signal is applied, and which following a
defect of the reference signal, and after the expiration of a
signal time, initiates blocking of the switching doors.
According to a preferred embodiment, the command
switching gates following the correction circuit
is accomplished in that the logic circuit includes a flip-flop
<EMI ID = 7.1>
monostable scale is in this same condition, in that an output of the bistable scale, by means of an inverter,
is connected to the second input of the switching gate
which is controlled by the reference signal, in that the second output of the flip-flop is connected to the second
switching gate input that controlled by the
<EMI ID = 8.1>
diary of a gate circuit, can be placed in the active position under control of the rocker output signal
<EMI ID = 9.1> The delay with regard to signal switching
of reference is guaranteed, according to another characteristic,
in that the gate circuit restores the flip-flop each time the monostable flip-flop is in its active condition, and
when the comparison signal is applied, and that
a capacitor is arranged in shunt on the second
switching gate input started by
reference signal.
The invention will now be explained in more detail with reference to Figs. 1 to 4 of the drawings accompanying the detailed description, in which:
Fig. 1 represents the diagram in the form
blocks of a PLL circuit comprising a phase locked loop using a phase detector;
<EMI ID = 10.1>
relating to a pulse correcting circuit which, according to
the invention precedes the phase detector;
Fig. 3 shows the signal diagrams of a phase detector of a conventional type; and
Fig. 4 shows the signal diagrams relating to the phase detector according to the invention and
comprising a correction circuit.
In a PLL system (locking loop of
phase) as shown in Fig. 1, frequency and phase
of a voltage controlled VCO oscillator are adjusted both on
the frequency as on the phase of reference signal R. This latter is applied to an input of a digital phase detector PDT while the output signal of the oscillator VCO is applied as a comparison signal V to l other input of the PDT phase detector. This is done in such a way
an output signal appears at its PU output each time
the reference signal R is presented with a phase in advance
on that of the comparison signal V, while a signal of
<EMI ID = 11.1> late. It follows that the output signal has a pulse width which is proportional to the value of the phase difference and, via the amplifier Vr and a low pass filter F, it is applied as Ur control signal at the voltage controlled VCO oscillator control input.
The PDT phase detector has two symmetrical parts. The PU output is associated with the input for the
<EMI ID = 12.1>
<EMI ID = 13.1>
normal neutral condition for which the outputs PU and PD are in the state h (top}, that is to say inactive, the associated output
in response to the negative edges of the associated signal, is switched to
<EMI ID = 14.1>
active state, then successive negative edges of the associated input will no longer have any influence on the state of the output. If the output is active, and when a negative edge appears
at the output of the non-active half, then the active output is again switched to the rest state (high) and the phase detector returns to its normal neutral condition
(PU = h, PD = h). When the two outputs are at rest (state h) and when negative flanks appear simultaneously at the two inputs, then there will only be short voltage pulses which will appear at the two outputs PU and PD and they compensate each other in their effects.
These transient phenomena can also be avoided by the provisions of Belgian patent 879,649.
In what follows, starting from the normal position of the phase detector PDT with PU = h and PD = h, the first negative edge activating the associated output (state b) will be
indicated as the first flank and the particular rear flank which accomplishes the return of the output to the rest state (state h) will be indicated as the second flank. In the case of an active PU output (state b), the phase of the controlled VCO oscillator
<EMI ID = 15.1> eh voltage is delayed in a PLL circuit, this phase
being however advanced in the case of an active PD output.
We should normally consider a failure
or an interruption for the reference signal R in
the case of an operating system.
Such an interruption can also be caused by switching from a first to a second signal source.
reference. Both the failure and the reference signal interruption must be detected. Due to modular tolerances or similar problems, the reference signal appearing after the interruption can occur with a phase shift either in the positive direction or in the negative direction
by comparing it with the reference signal appearing
before the interruption or failure. When the phase of the reference signal appearing after the interruption is early
<EMI ID = 16.1>
accomplished in the wrong direction as can be seen from the signal diagrams shown in Fig. 3.
At time position tl the phase detector
PDT is in the normal neutral condition (PU = h, PD = h). The trailing edge of the reference signal R as it appears
at time position T2, i.e. the active negative flank, therefore acts
<EMI ID = 17.1>
t3, the trailing edge of the comparison signal V acts as the second edge and again places the output PU in the state of
<EMI ID = 18.1>
PU output is determined by the time difference t3 - t2. In the ideal case, it is equal to 0, that is to say that the reference signal R is in phase with the comparison signal V. Similarly, at the time position t4 the two outputs PU and PD are at rest (state h). As a result, the rear flank
of the comparison signal V acts as the first flank at the
<EMI ID = 19.1> R, a rear flarc of this reference signal R appears at the time position t6. Considering that for this particular time position, the PD output is active (state b), the trailing edge of the reference signal R acts as the second edge and returns the PD output to the state of
<EMI ID = 20.1>
time position t7, the trailing edge of the comparison signal V is therefore again evaluated as the first
<EMI ID = 21.1>
between t7 and t6 is only a small fraction of the signal period. The output signal at the PD output therefore has a pulse width which is determined
<EMI ID = 22.1>
It follows that the operating mode of the conventional phase detector PDT can be described as follows:
In the absence of the rear flanks of the reference signal R,
the PDT phase detector detects that the rear flanks of the comparison signal V appear at a much too rapid rate. Consequently, they are subject to a time delay until synchronism with the rear flanks of the reference signal R is reestablished. In the case where the rear flanks of the reference signal R during its reappearance exhibit a delay with respect to the rear flanks of the signal of
<EMI ID = 23.1>
trailing edges of the comparison signal V leads to a reduction of the phase angle towards zero. However, if
the rear flanks of the reference signal R, when it reappears, are: ahead of the rear flanks
<EMI ID = 24.1>
in the case of this phase angle, the rear flanks both for the reference signal R and for the comparison signal V again assume a relation in phase coincidence. Consequently, in the case of rear flanks of the reference signal R which is in advance, the operation of the locking of the phase detector PDT needs a correction.
<EMI ID = 25.1>
remedy faulty resynchronization processes when switching from one central clock to another for MIC (Pulse Modulation and Coding) telephone exchanges.
To this end, the PPL is modified by the introduction of variable delay means for the comparison signal, in particular using a delay line.
In the present case, on the other hand, the circuit has been provided
KS correction as shown in Fig. 2, which is arranged to precede the conventional phase detector PDT. This two-input correction circuit KS also has two outputs which are connected to the two inputs of the PDT phase detector. The signal
reference R is now applied to an input of the correction circuit KS, while the comparison signal V is applied
at the second entry of this circuit. By the latter, it is obtained that in the event of a failure or an interruption of the reference signal R, the two inputs of the phase detector PDT are brought into the rest state (state h) and subsequently to restarting. of the reference signal R, the trailing edge of the comparison signal V is first applied to the input of the phase detector PDT to which the signal is associated, with the trailing edge of the reference signal R applied only thereafter to the input of the PDT phase detector associated with it. In doing so, the trailing edge of the comparison signal V has no effect because at this time position, the PD output of the PDT phase detector has already been activated.
(PD = b). Consequently, the trailing edge of the reference signal R acts as the second edge and brings the phase detector PDT back into
its normal condition (PD = h, PU = h). Subsequent trailing edges, both for the reference signal R and for the comparison signal V appear only after the next signal period. Since for this time position, the PDT phase detector has assumed its normal condition (PD = h, PU = h), the phase is now properly adjusted.
<EMI ID = 26.1>
according to the invention will now be explained in more detail with reference to the circuit diagram of FIG. 2 and to the signal diagram of FIG. 4. Using a monostable toggle MF which can be retriggered, we supervise if
the reference signal R is present. As long as the leading edges of the reference signal R appear at the input of the correction circuit KS which is associated with
this signal, the output Q of this monostable flip-flop MF remains in its state h. At the same time, the flip-flop constituted by the doors G4 and G5 goes into its active condition (D = b,
B = b), because the potential corresponding to state h is
applied to point Q and the potential corresponding to state b appears periodically at point A. Through an inverter formed by gate G6, the output G4 of the flip-flop is transmitted to the second input of the switching gate Gl associated with the reference signal R, while the other
<EMI ID = 27.1>
switching gate G2, associated with the comparison signal V. For this operating condition of the flip-flop, the two switching gates G1 and G2 are conducting, both for the reference signal R and for the comparison signal V,
because the points E and B are a potential corresponding to the state h.
When there is absence of the reference signal R at the time position tll, then, after the expiration of its period
<EMI ID = 28.1>
the state where the output Q goes into condition b. This is the case
at the time position tl2. Following the variation of the potential at point Q, the flip-flop is also returned to the rest position (B = b, D = h.). It follows that the switching doors Gl and G2 are blocked. The signals R 'and V' as they are applied to the phase detector PDT are in the h state.
At time position tl3, the first leading edge of the signal
of reference R reappears, so
that the monostable rocker MF now returns to the condition
<EMI ID = 29.1> where the output Q is in state h. In this case and in the presence
of the comparison signal V, a negative edge will appear on the
point A at the time position tl5. Since for this
particular time position, a potential corresponding to the state h of point Q is applied to the input of gate G4, the flip-flop is restored to its active condition by the
negative flank at point A.
Initially, a positive flank appears at the point
B at the time position tl6, and, a gate time later,
a negative edge appears at point D at the time position
tl7. Finally, again a door time later,
a positive edge appears at the input of the switching door
Gl (point E) at time position tl8. Using the capacitor Cl which is connected in shunt on the input, the time of
last mentioned door can be made relatively
long. In this sequence order of level transitions,
we make sure that the potential corresponding to state h is
first applied to point B of switch gate G2
(time position tl6) and only two delay times
door later (time position tl8) at point E of the door
Gl. On the other hand, it is also ensured that the reference signal R is applied to these time positions
tl6 and tl8 at the switching gate Gl, and that the comparison signal V is at the switching gate G2. As will be remembered, these two switching states of the switching gates Gl and G2 were essential for the flank
negative appears at point A and at time position tl5.
This negative flank at point A, in a known manner, has led to the
flip-flop in its active condition. In this way,
the objective is reached that after restarting the reference signal R, first of all the flank: before (negative) of the comparison signal V is sent to the phase detector PDT, and only after the front (negative) flank of the reference signal R, this being accomplished independently of the phase relationship between the reference signal R and the comparison signal V.
In the normal state, the correction circuit KS
does not cause inaccuracies with regard to the phase relationship because the two signals R and V are switched by switching gates G1 and G2 of the same type. Following the internal delays of the PDT phase detector, it is sufficient
<EMI ID = 30.1>
V 'and of the reference signal R' are applied respectively and simultaneously to the time positions tl9 and t2O.
In fact, for the output state PU = h and PD = b, the edge
active of the reference signal R 'is evaluated as second late edge even when there is approximately a delay
door before the ------- active side of the comparison signal V '.
Of course, the input of the correction circuit
KS associated with the comparison signal V could be supervised in a similar manner.
Although the principles of invention have been described above with reference to particular examples, it is understood that this description is made only for
by way of example and in no way constitutes a limitation on the scope of the invention.