De onderhavige uitvinding heeft betrekking op een demodulatorketen voor het demoduleren van een in faze gemoduleerd gegevensingangssignaal met onderdrukte draaggolf, welke omvat : een draaggolfherwinningsketen die orthogonale referentiedraaggolfsignalen verschaft, eerste en tweede demodulat ieketens om dit ingangssignaal met respektieve draaggolven van deze orthogonale referentiedraaggolfsignalen te demoduleren ten einde respektievelijk eerste en tweede gedemoduleerde signalen te verschaffen, minstens één gegevensramingsketen om een eerste
<EMI ID=1.1>
te leiden, waarbij dit tweede gedemoduleerde signaal vertraagd wordt voor het verkrijgen van een vertraagd tweede gedemoduleerd signaal welke in combinatie met dit eerste gegevensramingssignaal deze draaggolfherwinningsketen bestuurt.
Een derge lijke demodulatorketen is reeds bekend u it het boek "Telecommunication Systems Engineering" door
W.C. Lindsey en M.R. Simon, Prentice Hall, Inc. en meer in het bijzonder uit Fig. 2-26 op bladzijde 64 daarvan.
De uitvinding beoogt een demodulatorketen van het hierboven beschreven type te verschaffen, maar waarin ee n automatische winstbesturing uitgevoerd wordt, die van een minimum aan bijkomende uitrusting gebruik maakt.
Volgens de uitvinding wordt deze doelstelling
<EMI ID=2.1>
omvat die in antwoord op dit eerste gegevensramingssignaal
en op een vertraagd eerste gedemoduleerd signaal, afgeleid van dit eerste gedemoduleerd signaal, een automatische. winstbesturings-
<EMI ID=3.1> <EMI ID=4.1>
dus op voordelige wijze gebru ik van verscheidene signale n die reeds in de demodulatorketen aanwezig zijn, zodat geen bijkomende uitrusting vereist is om dergelijke signalen voort te brengen.
Een andere doelstelling van de onderhavige uitvinding bestaat erin een automatische winstbesturingsketen te verschaffen waarvan de werking nagenoeg niet door de aanwezigheid van ruis in het ingangssignaal beïnvloed wordt.
Volgens de uitvinding wordt deze doelstelling bereikt doordat de gegevensramingsketen een aangepast- filterk eten omvat, die aan dit eerste gedemoduleerde sig naal aangepast is en die in antwoord daarop een gefilterd uitgangssignaal verschaft, dat op een voorafbepaald ogenblik van elk.gegevens-
<EMI ID=5.1>
ruis verhouding heeft, en een gegevensbemonsteringsketen om dit gefilterd uitgangssignaal op deze voorafbepaalde ogenblikken te bemonsteren ten einde dit eerste gegeve nsramingssignaal te verschaffen, en dat deze automatische winstbesturingsketen omvat : minste ns één vermenigvu ldigingsketen om dit vertraagd eerste gedemoduleerd signaal en dit eerste gegevensramingssignaal te vermenigvu ldigen, een tweede filterketen
om het uitgangssignaal van deze eerste vermenigvuldigingsketen te filteren, en middelen om de grootte van het ingangssignaal
te regelen, waarbij dit ingangssignaal en dit automatische winstbesturingssignaal aan deze middelen t oegevoerd worden.
Zoals welbeke nd in de techniek bevat het gegevensramingssignaal, dat door een gegevensramingsketen verschaft wordt,' een aantal gegevenssignaalfouten omdat in de gegeve nsramingsketen foutieve beslissingen getroffen worde n door de aanwezigheid van ruis in het aan deze keten toegevoerd signaal. Opdat een demodulatorketen in de praktijk aanvaardbaar zou zijn dient de signaalfoutfrequentie in de aanwezigheid van maximum ruis betrekkelijk klein te zijn. Door een aangepast-filterketen te gebruiken en het u itgangss ignaal d aarvan te bemonsteren op
<EMI ID=6.1>
<EMI ID=7.1>
frequentie van het resulterende gegevensramingssignaal altijd minimum in de aanwezigheid van ruis in het gedemoduleerde signaal, en door laatstgenoemde signaal en het gegevensramingssignaal te vermenigvuldigen wordt een automatische winst-
<EMI ID=8.1>
niet door de ruis van het gedemoduleerde signaal en de signaalfouten van het gegevensramingssignaal beïnvloed wordt.
De onderhavige uitvinding heeft eveneens betrekking op een demodulatorketen voor het demoduleren van een in faze gemoduleerd gegevensingangssignaal met onderdrukte draaggolf,
met minstens één fazevergrendelde lusketen die omvat : een demodulatieketen om dit ingangssignaal te demoduleren met een referentiedraaggolfsignaal dat door een bestuurde oscillator wordt verschaft, een afzoekgeneratorketen die deze bestuurde
oscillator bestuurt, en een eerste filterketen welke een door deze demodulatieketen verschaft gedemodu leerd uitgangssignaal filtert en een gefilterd uitgangssignaal verschaft.
Een dergelij ke demodulatorketen is reeds uit
het VSA oktrooi 4 092 606 bekend.
Een andere doelstelling van de uitvinding bestaat erin een demodulatorketen van het laatst beschreven type, maar welke voorzien is van een verbeterde afzoekgeneratorketen.te verschaffen.
Volgens de uitvinding wordt deze doelstelling
<EMI ID=9.1>
van dit gefilterd uitgangssignaal vast te stellen en een afzoekgeneratorbesturingssignaal voort te brengen, welke een aanwijzing over een voorafbepaalde kwaliteit verschaft en deze afzoekgeneratorketen bestuurt.
Een ander kenmerk van de onderhavige demodulatorketen is dat ze verder een k lokketen omvat om uit dit gefilterd uitgangssignaal van deze eerste filterketen een kloksignaal af
<EMI ID=10.1>
middelen waaraandit gefilterd uitgangssignaal en dit kloksignaal toegevoerd worden en die voor elk gegevenssignaal van dit
<EMI ID=11.1> <EMI ID=12.1>
gefilterd uitgangssignaal onderzoeken of de grootte daarvan buiten of binnen een voorafbepaald gebied gelegen is en als gevolg daarvan een kwaliteitsaanwijzend uitgangssignaal verschaffen waarvan de grootte een aanwijzing is van de kwaliteit van deze gegevenssignalen, e n tweede vergelijkingsmiddelen om de grootte van
dit kwaliteitsaanwijzend uitgangssignaal met een eerste referentiesignaal te vergelijken en dit afzoekgeneratorbesturingssignaal
te verschaffen.
Aldus wordt de werking van de afzoekgenerator door de kwaliteit van het signaal aan de uitgang van de eerste filterketen bestuu rd en deze werking wordt bijvoorbeeld voortgezet zolang deze kwaliteit niet boven een voorafbepaald niveau is gelegen.
De hierboven vermelde en andere doeleinden en kenmerken van de uitvinding zullen duidelijker worden en de uit vinding zelf zal het best begrepen worden aan de hand van
de hiernavolgende beschrijving van een uitvoeringsvoorbeeld en van de bijbehorende tekeningen waarin :
Fig. 1 een schematisch zicht is van een demodulatorketen volgens de uitvinding; Fig. 2 en 3 de ketens AGCC en QSGC van Fig. 1 in meer detail voorstellen; Fig. 4 golfvormen toont die op verscheidene punten van de keten van Fig. 1 verschijnen; Fig. 5 de aangepast-filterketen MF van Fig. 1 in meer detail voorstelt.
De in Fig. 1 getoonde demodulatorketen is een vierfazige demodulatorketen welke een beslissingsterugkoppelketen omvat, die uit een dubbele terugkoppellus DFL en twee gegevensramingsketens DECl en DEC2 bestaat en waaraan een automat ische winstbesturingsketen AGCC en een kwaliteitsgestuurde afzoekgeneratorketen QSGC toegevoegd zij n. De gegevensramingsketens DECl en DEC2 hebben twee kloksignaaluitgangen CL1, CL2;
CL3, CL4, een gefilterde gegevensuitgang FD1, FD2 en een
<EMI ID=13.1>
Een vierfazige beslissingsterugkoppelketen die uit een dubbele terugkoppellus en twee gegevensramingsketens bestaat is reeds gekend uit het hierboven vermelde book "Telecommunication System Engineering" en meer in het bijzonder uit Fig. 2-34 op blz. 76 daarvan. Deze gegevensramingsketens hebben echter geen kloksignaaluitgangen.
Ingang S van de demodulatorketen is via de serieverbinding van een banddoorlaatfilter BPF, een verzwakker ATT die door AGCC bestuurd wordt, en een middenfrequentieversterker Al verbonden met vorkketen HC1 welke twee gelijkfazige uitgangen heeft die beide met 0[deg.] zijn aangeduid en de ingangen vormen van een paar fazevergrendellussen welke een individuele tak en een gemeenschappelijke tak bezitten. De individuele tak van de eerste fazevergrendellus bestaat uit de
n serieverbinding van een analoge verme nigvuldiger MP1, een versterker A2, een vertragingsketen DC1, en een analoge
<EMI ID=14.1>
fazevergrendellus op dezelfde wijze uit de serieverbinding bestaat van een analoge vermenigvuldiger MP2, een versterker A3, een vertragingsketen DC2 en een analoge vermenigvuldiger MP4. De gemeenschappelijke tak omvat de serieverbinding van een aftrekketen SUB, een lusfilter F(s), een spanningsgestuurde kristaloscillator VCXO, een vermenigvuld igende fazevergrendellus PLL2 en ee n vorkketen HC2 met ee n in-faze
<EMI ID=15.1>
geduid en respektievelijk met een tweede ingang van MP1 en
MP2 verbonden zijn. Tweede ingangen van MP3 en MP4 zijn verbonden met de geraamde-gegevensuitgangen ED2 en
ED1 van respektievelijk DEC2 en DEC1 en de uitgangen van MP3 en MP4 zijn met de ingangen van aftrekketen SUB verbonden.
MP1 en MP2 zij n bijvoorbeeld van het type
MD614 vervaardigd door Anzac, terwijl MP3 en MP4 bijvoorbeeld van het type TAK3H zijn vervaardigd door Mini-Circuits. ATT
is bijvoorbeeld van het type 8437-5003 vervaardigd door Microwave Associated.
De uitgangen van A2 en A3 zijn ook respektievelijk verbonden met de ingangen van DEC1 en DEC2 en de uitgangen van DC1 en DC2 zij n ook verbonden met ingangen van AGCC waarvan andere ingangen respektievelijk met de uitgangen ED1 en ED2 van DECl en DEC2 verbonden zij n. De uitgang van AGCC
is met de stuuringang van ATT verbonden.
P(s) en SUB zij n ook verbonden met QSGC waarvan
<EMI ID=16.1>
enkel DEC1 in detail beschreven.
DEC1 omvat een aangepast-filterketen MFC, een klokterugwinningsketen CRC en een gegevensbemonsteringsketen DSC. De MFC omvat de serieverbinding van een aangepast filter,
<EMI ID=17.1> bijvoorbeeld uit het boek "Statistical Communication Theory" door J.B. Thomas, J. Wiley and Sons, Inc.,New York, en meer in het bijzonder uit blz._ 190 daarvan, heeft een aangepast filter een transfertfunktie
<EMI ID=18.1>
Daarin is w de hoekfrequentie; S(w) is de Fourier getransformeerde van het ingangssignaal, d.w.z. DDl in het onderhavige geval,
<EMI ID=19.1>
filteruitgangssignaal maximum is.
Omdat het aan MF gelegde ingangssignaal DDl de zogenaamde periodieke poortfunktie is, heeft men :
<EMI ID=20.1>
<EMI ID=21.1>
Bijgevolg is de Fourier getransformeerde van het uitgangssignaal van het aangepast filter gelijk aan
<EMI ID=22.1>
en in het tijdsdomein is dit een driehoekige golfvorm welke
<EMI ID=23.1>
De CRC omvat een analoog/numeriek vergelijkingsketen C01 met een signaalingang VI verbonden met de uitgang van A4, een signaalingang V2 verbonde n met referentiespanning
<EMI ID=24.1>
verbonden met de twee ingange n van ee n Exclusieve-OF keten EOC, respektievelijk rechtstreeks en via een vertragingsketen DC3. De uitgang van EOC is verbonden met een fazevergrendellus PLL2
<EMI ID=25.1>
van DSC en QSGC verbonden.
De DSC omvat een analoog/numeriek vergelijkingsk eten C02 met een signaalingang Vl verbonden met de uitgang
<EMI ID=26.1> een referentiespanning VR2 = O, met een geaarde klokingang
<EMI ID=27.1>
vormt.
DC3 en EOC vormen een zogenaamde vermenigvuldigings- en vertragingsketen, van het type voorgesteld op blz. 432, Fig. 14-1(a) van het book "Digital Communications
by Satellite" door J.J. Spilker, Prentiee Hall, Inc. Op Fig. 14-1(c) van deze lfde bladzijde toont dit boek ook de kombinatie van een aangepast filter en een even-wet nietlinearite it die in het onderhavige geval door de bovengenoemde vermenigvuldigings- en vertragingsketen DC3, EOC werd vervangen.
De vergelijkingsketens C01 en C02 zij n analoog/ numerieke vergelijkingsketens van het type N[deg.] 1651 vervaardigd door Motorola. Ze hebben signaalingangen VI en V2, klokingang C en signaaluitgangen Q en Q . De waarheidstabel van deze vergelijkingsketens is als volgt .
<EMI ID=28.1>
waarin X "zonder belang"; L niet-bekracht igd of 0: en H bekrachtigd of 1 betekenen.
De werk ing van de vierfazige demodulatorketen wordt hierna beschreven.
Wanneer een QPSK gemoduleerde van ruis voorziene gegevensbit stroom met onderdrukte draaggolf, gecodeerd in de NRZ code en met een frequentie van bijvoorbeeld 720 MHz, aan de ingang S van de kete n gelegd wordt, wordt deze gegevensbit-
<EMI ID=29.1>
In MPl wordt hij vermenigvuldigd met het in-faze referentiedraaggolfsignaal, dat aan de uitgang 0[deg.] van HC2 verschijnt,
en in MP2 wordt hij vermenigvuldigd met het over 90[deg.] verschoven
<EMI ID=30.1>
<EMI ID=31.1> verschij nt . De resulterende gedemoduleerde gegevensbitstromen worden respektievelijk in A2 en A3 gedemoduleerd, waarbij deze gedemoduleerde bitstromen respektievelijk DD1 en DD2 genoemd
<EMI ID=32.1>
DC2 over één gegevensbit van DDl, DD2 vertraagd vooraleer
in MP3, MP4 kruiselings met de geraamde-gegevensstroom ED2,
ED1 vermenigvuldigd te worden. De vertraagde gegevensbitstromen worden DDD1 en DDD2 genoemd. Er weze opgemerkt dat de vertragingsketens DC1 en DC2 vereist zij n omdat ED1 en ED2 in DECl en
DEC2 t.o.v. DDl en DD2 over een zelfde tijdsinterval vertraagd worden.
De gedemoduleerde gegeve nsbitstroom DDl wordt
ook aan DECl toegevoerd, terwijl DD2 ook aan DEC2 wordt
toegevoerd. Omdat de werking van DECl en DEC2 dezelfde is,
wordt hierna enkel deze van DECl beschouwd.
Het doel van DECl bestaat erin uit de van ruis
<EMI ID=33.1>
minimum bitfoutfrequentie heeft.
Deze doelstelling wordt bereikt door het gebruik van de aangepast-filterketen MFC, die aan zijn uitgang een gefilterde gegevensbitstroom verschaft met een optimum signaal/
<EMI ID=34.1>
door het gebruik van een bemonsteringsketen DSC die deze gefilterde bitstroom op het einde van elke dergelijke bit bemonstert. Dit zal nu in meer detail u iteengezet worden.
Telkens een gegevensbit van de aan MF toegevoerde gegevensbitstroom DDl een gegeve nsbit van tegengesteld teken volgt, stijgt of daalt de amplitude van het MF uitgangssignaal (Fig. 4) nagenoeg op lineaire wijze tussen twee grensw aarden, die onderling gelijk maar van tegengesteld teken
zijn en bereikt de overeenkomstige grenswaarde op het einde
van de gegevensbit. Het teken van het MF uitgangssignaal verandert daarom in het midden van e3ke bit die er een van tegengesteld teken volgt. Maar als twee opeenvolge nde gegevens-
<EMI ID=35.1>
signaal ook dezelfde. Dit uitgangssignaal wordt versterkt
<EMI ID=36.1>
genoemd wordt.
De gefilterde gegevensbitstroom FD1 wordt aan de vergelijkingsketen COl van de klokherwinningsketen CRC
<EMI ID=37.1>
verandert het uitgangssignaal CO1 van COl van O to 1 of viceversa in het midden van elk gegevensbit welke een gegevensbit van tegengesteld teken van DDl volgt, zoals getoond in Fig. 4.
In EOC wordt een exclusieve OF-funktie verwezenlijkt van
het numeriek uitgangssignaal COl van COl en van de vertraagde versie DC3 daarvan, die verschijnt aan de uitgang van DC3
welke een halve bit vertraging bewerkstelligt. Hierdoor omvat het uitgangskloksignaal EOC van EOC een positieve klokimpuls voor elk van de bits van de aan MFC toegevoerde gegevensbitstroom DDl. De ruis van deze bitstroom brengt echter fazejitter voort in het uitgangssignaal van EOC. Om deze jitter
te elimineren wordt gebruik gemaakt van de fazevergrendellus PLL2, die aan zij n uitgang CLl een gelijknamig nagenoeg j itter-vrij kloksignaal CL1 verschaft. Dit kloksignaal CLl wordt dan omgevormd tot ee n bemonsteringskloksignaal CL2 door het aan
NOF poort NOR1 te leggen, tesamen met een omgekeerde en lichtjes vertraagde versie daarvan die door INV en DC4 verschaft wordt. Het bemonsteringskloksignaal CL2 (Fig. 4) heeft een bemonsteringsimpuls aan het einde van elke gegevensbit van DDl, d.w.z.
als de signaal/ruisverhouding van DDl optimaal is. Om deze reden worden deze bemonsteringsimpulsen in de gegevensbemonsteringsketen DSC gebruikt om de gegevensbitstroom DDl te bemonsteren. Meer in het bijzonder klokken,de bemonsteringsimpulsen de vergelijkingsketen C02, die de gegevensbitstroom FD1 met het
<EMI ID=38.1>
de gelijknamige geraamde-gegevensbitstroom ED1 verschaft. Deze bitstroom heeft een minimum bitfoutfrequentie in de aanwezigheid van de ruis van DDl.
Zoals reeds hierboven vermeld worden de vertraagde gegevensbitstromen DDD1 en DDD2 en MP3 en MP4
n respektievelijk met ED2 en ED1 vermenigvuldigd. De uitgangssignalen van MP3 en MP1 worden afgetrokken in SUB, welke aan zijn uitgang een foutsignaal verschaft dat via VCXO en PLL1 aan HC2 gelegd wordt . De VCXO wekt een 7,2 MHz signaal op dat met 100 vermenigvuldigd wordt in PLL2 die aan zij n uitgang een
720 MHz draaggolfsignaal verschaft .
De in Fig. 2 getoonde AGCC omvat vermenigvuldigingsketens MP5 en MP6, die van hetzelfde type zijn als MP3 en MP4 . MP5 en MP6 hebben eerste ingangen welke respektievelijk met de uitgangen van DC1 en DC2 verbonden zijn en tweede ingangen die respektievelijk met de geraamde-gegevensuitgangen ED1 en ED2 verbonden zij n. De uitgangen van MP5
<EMI ID=39.1>
een referentiespanning -VR3 via weerstand R2 en,anderzijds, met zijn u itgang via condensator Cl en klampdiode dl in parallel. De uitgang van OA1 is verbonden met de stuuringang van de spanningsgestuurde verzwakker ATT. Er weze opgemerkt dat de somketen SUM welbekend is e n van ee n operationele versterker gebruik maakt.
In MPS wordt de van ruis voorziene gegevensbitstroom DDl, na in DC1 te zijn vertraagd, vermenigvuldigd met de geraamde-gegevensbitstroom ED1 die een minimum bitfoutfrequentie heeft in de aanwezigheid van de ruis van DDl. Op dezelfde wijze wordt in MP6 de van ruis voorziene gegevensbitstroom DD2, na in DC2 te zijn vertraagd, vermenigvuldigd met de geraande-gegevensbitstroom ED2 die een minimum bitfoutfrequentie heeft in de aanwezigheid van de ruis van DD2.
Er werd vastgesteld dat de uitgangssignalen
<EMI ID=40.1>
bitfouten van EDI, ED2 beinvloed worden. Dit is ook waar voor het AGCC uitgangssignaal, dat verkregen wordt door de uitgangssignalen van MP5 en MP6 op te tellen in de somketen SUM
<EMI ID=41.1> en door dan het uitgangssignaal van SUM toe te voeren aan de filter- en vergelijkingsketen welke OAI omvat. Daarin wordt
het u itgangssignaal van SUM gefilterd om alle ongewenste frequentiekomponenten te verwijderen en met niveau -VR3 vergeleken om de AGC besturing enkel boven dit niveau effektief te maken.
De in Fig. 3 getoonde kwaliteitsgestuurde afzoekgeneratorketen QSGC omvat de kwaliteitsramingsketensQECl
en QEC2 en een afzoekgenerator F(s), SGC, SWC.
Het doel van QSGC is van na te gaan of de kwaliteit van elk van de gefilterde gegevensbitstromen FD1
en FD2 boven of onder een voorafbepaald kwaliteitsniveau ligt
en om de afzoekgenerator in werking te houden zolang dit
niveau door FD1 of FD2 niet bereikt wordt.
QEC1 omvat vergelijkingsketens C03 en C04,
die van hetzelfde type zijn als C01 en C02. C03 heeft een eerste ingang verbonden met de gefilterde gegevensuitgang FD1 van
<EMI ID=42.1>
VH = + 0,5 Volt, een klokingang verbonden met de bemonster ingsklokuitgang CL2 van DEC2 en een uitgang verbonden met een eerste ingang van een OF-poort OR. C04 heeft een eerste ingang verbonden met een referentiespanning VL = -0,5 Volt, een tweede
<EMI ID=43.1>
van QEC1 via een laagdoorlaatfilter LPFl en een versterker
A5 in serie.
Zoals reeds hierboven uiteengezet treedt elk van de bemonsteringsimpulsen van het kloksignaal CL2 op bij het einde van een gegevensbit van de aan DEC1 toegevoerde gegevensbitstroom DD1. De vergelijkersketens C03 en C04 worden beide door deze bemonsteringsklokimpulsen bestuurd. C03 onderzoekt bij het optreden van elke dergelijke impuls of de amplitude van FD1 groter of kleiner is dan VH en verschaft dan respektievelijk een uitgangssignaal 1 of O. Op dezelfde wijze
<EMI ID=44.1> groter of kleiner is dan VL en verschaft dan respektievelijk een uitgangssignaal 0 of 1. Het is duidelijk dat de kwaliteit van een aan C03 en C04 gelegde ontvangen gegevensbit goed is als de amplitude van FD1 boven VH voor een 1 of beneden VL blijft voor een O en niet goed is als tengevolge van ruis
deze amplitude ook tussen VL e n VH verandert. Met andere woorden, de uitgangssignalen van C03 en C04 hebben tegengestelde binaire waarden als de kwaliteit van een ontvangen gegeve nsbit goed is en gelijke binaire waarden als deze kwaliteit niet goed is. In het eerste geval verschaft de OF-poort OR een uitgangsbitsignaal l en in het tweede geval is dit uitgangsbitsignaal O. Het uitgangssignaal van OR wordt gefilterd in
<EMI ID=45.1>
gelijkstroomsignaal verschaft waarvan de amplitude een aa nwijzing is van de kwaliteit van de gegevensbitstroom DDl.
QEC2 is identiek aan QEC1 en heeft ingangen verbonden met CL4 en FD2 van DEC2 en een uitgang QI2 waarop
een gelijkstroomsignaal verschij nt dat een aanwij zing is van
<EMI ID=46.1>
een zelfde referentiespanning VR4 verbonden zijn. 'Het referentieniveau VR4 komt overeen met een voorafbepaald kwaliteitsniveau. De uitgangen van COS en C06 zijn verbonden met de ingangen van een NOF-poort NOR2 die een uitgang heeft welke met een besturingsingang Cl van een schakelketen SWC verbonden is. Deze keten SWC, d ie later beschreven zal worden, heeft verder een klem Tl verbonden met een afzoekgeneratorketen SGC die samen met lusfilter F(s)een afzoekgenerator vormt, en
een klem T2 verbonden met F(s) .
Dit lusfilter F(s) is verbonden tussen SUB
en VCXO en omvat een operationele versterker OA2 met een geaarde niet-inverterende ingang en met een inverterende ingang die verbonden is met klem T2 van SWC rechtstreeks, met SUB via
<EMI ID=47.1> negatieve terugkoppelketen bestaande uit kondensator C2 en weerstand R4 in serie. De laatstvermelde uitgang is ook verbonden met de ingang van VCXO via versterker A 6 en via weerstand R5 met de niet-inverterende ingang van operationele versterker OA3 die deel uitmaakt van SGC. OA3 heeft een inverterende ingang die met grond verbonden is via weerstand
R6 en zijn niet-inverterende ingang is ook verbonden met zijn uitgang via de positieve terugkoppelweerstand R7. De uitgang
van OA3 is verder ook verbonden met een uiteinde van een spanningsdeler bestaande uit de weerstanden R8 en R9, waarvan
het verbindingspu nt via weerstand R10 met klem Tl verbond en
is.
Schakelketen SWC omvat een PNP transistor T en
een veldeffekttra nsistor FET. De bestu ringsingang CI van
SWC is via weerstand Ril verbonden met de emitter van transistor T met geaarde basis en met een kollektor die verbonden
is met -V = - 15 Volts via kollektorweerstand R12, met grond
via filterkondensator C3 en klampdiode d2 in parallel, en met poort-
<EMI ID=48.1>
de klemmen Tl en T2 van SWC vormen.
De werking van de QSGC wordt hierna beschreven.
Als geen enkele van de kwaliteitsaanwijzingssignalen, die aan de uitgangen QI1 en QI2 van QEC1 en QEC2 voortgebracht worden, het referentieniveau VR4 overschrijdt,
<EMI ID=49.1>
en FD2 als onvoldoende wordt beschouwd, is het uit gangssignaal van NOR2 bekrachtigd zodat trans istor T geleidend is. Als gevolg hiervan wordt de poortelektrode G van FET bekrachtigd zodat de uitgang van OA3 met de inverterende ingang van OA2 gekoppeld wordt. Laatstvermelde uitgang is op een spanning
V = + 15 Volt of -V, waarbij V de voedingsspanning van OA3 is. In de veronderstelling dat deze uitgang op de spanning V is
dan wordt een gedeelte daarvan, verschaft door de spanningsdeler R8, R9, via weerstand R10 en FET gelegd aan de niet-inverterende ingang van OA2 waarin deze spanning geïntegreerd wordt. Aldus daalt de spanning op de uitgang van OAZ geleidelijk en hetzelfde
<EMI ID=50.1> is waar voor de spanning op de niet-inverterende ingang van OA3. Als deze daling een zeker niveau overschrijdt verandert
<EMI ID=51.1>
opgewekte afzoekspanning, d.w.z. ook de spanning aan de uitgang van F(s) heeft een zaagtand golfvorm. De amplitude en
de frequentie van deze golfvorm kunnen bijvoorbeeld respektievelijk
<EMI ID=52.1>
Uit hetgeen voorafgaat volgt dat F(s) in combinatie met SGC, SWC een afzoekgenerator vormt die aan de VCXO een zaagtandvormige spanning toevoert.
Als minstens een van de kwaliteitsaanwijzingss ignalen, voortgebracht aan de uitgangen QI1 en QI2 van QEC1
en QEC2, het referentieniveau VR4 overschrijdt, d.w.z. als
de kwaliteit van één van gefilterde signalen FD1 en FD2 als voldoende wordt beschouwd, wordt het uit gangssignaal van NOR2 gedeactiveerd zodat transistor T en daarom ook de FET geblokkeerd worden. Aldus wordt de lus tussen OA2 en OA3 geopend zodat geen afzoekgolfvorm meer aan VCXO gelegd wordt. Deze lus- opening is noodzakelijk omdat SGC anders een fazefout in de fazevergrendellus zou invoeren.
Het in Fig. 5 getoond aangepast filter MF
bestaat u it een laagdoorlaatfilter LPF en een symmetrisch bandstopfilter BSF, d ie in serie verbonden zij n.
<EMI ID=53.1>
klemmen 011 en 012. 112 en 012 zijn verbonden en geaard en 111 is met 011 verbonden via weerstand R13, zelfinduktiespoel L, weerstand R14 en versterker A7 in serie, waarbij de verbindings-
<EMI ID=54.1>
kondensator C4 en weerstand R15 met grond verbonde n zijn.
BSF heeft ingangsklemmen 011 en 012 en uit- gangsklemmen 021 en 022. 012 en 022 zijn verbonden en 011 is verbonden met 021 via weerstanden R16 en R17 en versterker A8 in serie. Het verbindingspunt van R16 en R17 is geaard via
<EMI ID=55.1> <EMI ID=56.1>
met grond verbonden is.
De spanningstransfertfunkties van LPF en BSF
<EMI ID=57.1>
<EMI ID=58.1>
<EMI ID=59.1>
m een geheel getal is;
w de hoekfrequentie is;
s de complexe frequentie is;
<EMI ID=60.1>
signaal.
In een voorkeursu itvoering is :
R = 50 ohm ;
R14 = R17 = 220 ohms ;
<EMI ID=61.1>
f bijvoorbeeld gelijk aan 25 megabit per seconde.
De gezamelijke spanningstransfertfunktie van het filter MF is gelijk aan ;
<EMI ID=62.1>
Deze transfertfunktie vormt een tamelijk goede benadering van de bovenvermelde gewenste sine funktie voor MF en heeft een transmissie-nul op w = w . en zeer kleine waarden
n
<EMI ID=63.1> In het hierboven beschreven aangepast filter MF
<EMI ID=64.1>
omdat LPF aldus de meeste ruis uitfiltert en belet dat de versterkers A7 en A8 beïnvloed worden.
Er dient opgemerkt dat de beginselen die aan
de basis liggen van de hierboven met betrekking tot een QPSK demodulatorketen beschreven AGCC en de QSGC ook toepasselijk zijn in andere typen van fazedemodulatorketens, zoals in UQPSK, d.w.z. onbalans QPSK, en BPSK demodulatorketens. Meer in het bijzonder, in het geval van een BPSK demodulatorketen wordt de AGCC bestuurd
<EMI ID=65.1>
Hoewel de principes van de uitvinding hierboven zijn beschreven aan de hand van bepaalde uitvoeringsvormen en wijzigingen daarvan, is het duidelijk, dat de beschrijving slechts bij wijze van voorbeeld is gegeven en de uitvinding niet daartoe is beperkt.
<EMI ID=66.1>
The present invention relates to a demodulator circuit for demodulating a phase modulated data input with a suppressed carrier, which comprises: a carrier recovery circuit providing orthogonal reference carrier signals, first and second demodulating circuits to demotulate this input with respective carriers supporting these orthogonal reference signals. to provide first and second demodulated signals, at least one data estimate circuit around a first
<EMI ID = 1.1>
wherein this second demodulated signal is delayed to obtain a delayed second demodulated signal which, in combination with this first data estimate signal, controls this carrier recovery circuit.
Such a demodulator chain is already known from the book "Telecommunication Systems Engineering"
WC. Lindsey and M.R. Simon, Prentice Hall, Inc. and more particularly from FIG. 2-26 on page 64 thereof.
The object of the invention is to provide a demodulator chain of the type described above, but in which an automatic gain control is performed, which uses a minimum of additional equipment.
According to the invention this object is achieved
<EMI ID = 2.1>
includes those in response to this first data estimate signal
and on a delayed first demodulated signal derived from said first demodulated signal, an automatic. profit control
<EMI ID = 3.1> <EMI ID = 4.1>
thus advantageously using various signals already present in the demodulator chain, so that no additional equipment is required to produce such signals.
Another object of the present invention is to provide an automatic gain control circuit whose operation is substantially unaffected by the presence of noise in the input signal.
According to the invention, this object is achieved in that the data estimation chain comprises a matched filter data adapted to this first demodulated signal and which in response provides a filtered output signal which is provided at a predetermined time of each data.
<EMI ID = 5.1>
noise ratio, and a data sample circuit to sample this filtered output signal at these predetermined moments to provide this first data estimate signal, and that this automatic gain control circuit comprises: at least one multiplication circuit to multiply this delayed first demodulated signal and this first data estimate signal ldigen, a second filter chain
to filter the output of this first multiplier circuit, and means to measure the magnitude of the input
controlling this input signal and automatic gain control signal to these means.
As is well known in the art, the data estimate signal provided by a data estimate circuit contains a number of data signal errors because erroneous decisions are made in the data estimate chain due to the presence of noise in the signal applied to this circuit. For a demodulator circuit to be acceptable in practice, the signal error rate in the presence of maximum noise should be relatively small. By using a custom filter chain and sampling the output signal from it
<EMI ID = 6.1>
<EMI ID = 7.1>
frequency of the resulting data estimate signal is always minimum in the presence of noise in the demodulated signal, and multiplying the latter signal and the data estimate signal creates an automatic gain
<EMI ID = 8.1>
is not affected by the noise of the demodulated signal and the signal errors of the data estimate signal.
The present invention also relates to a demodulator circuit for demodulating a phase modulated data input with suppressed carrier,
having at least one phase-locked loop circuit comprising: a demodulation circuit for demodulating this input signal with a reference carrier signal provided by a controlled oscillator, a search generator circuit controlling it
oscillator and a first filter circuit which filters a demodulated output signal provided by this demodulation circuit and provides a filtered output signal.
Such a demodulator chain is already out
the United States Patent 4 092 606 is known.
Another object of the invention is to provide a demodulator circuit of the last-described type, but which includes an improved search generator chain.
According to the invention this object is achieved
<EMI ID = 9.1>
of this filtered output signal and generate a search generator control signal which provides an indication of a predetermined quality and controls this search generator chain.
Another feature of the present demodulator circuit is that it further comprises a clock chain for clocking out a clock signal from this filtered output signal of this first filter chain.
<EMI ID = 10.1>
means to which this filtered output signal and this clock signal are applied and those for each data signal of this
<EMI ID = 11.1> <EMI ID = 12.1>
filtered output signal examining whether its magnitude is outside or within a predetermined range and, as a result, providing a quality indicating output signal the magnitude of which is an indication of the quality of these data signals, and a second comparison means of determining the magnitude of
compare this quality-indicating output signal with a first reference signal and this search generator control signal
to provide.
Thus, the operation of the search generator is controlled by the quality of the signal at the output of the first filter chain, and this operation is continued, for example, as long as this quality is not above a predetermined level.
The foregoing and other objects and features of the invention will become more apparent and the invention itself will be best understood by reference to
the following description of an exemplary embodiment and of the accompanying drawings, in which:
Fig. 1 is a schematic view of a demodulator circuit according to the invention; Fig. 2 and 3 the chains AGCC and QSGC of FIG. 1 present in more detail; Fig. 4 shows waveforms at various points on the chain of FIG. 1 appear; Fig. 5 the matched filter circuit MF of FIG. 1 in more detail.
The one shown in FIG. 1 demodulator circuit shown is a four phase demodulator circuit comprising a decision feedback circuit consisting of a double feedback loop DFL and two data estimation chains DEC1 and DEC2 to which is added an automatic profit control chain AGCC and a quality controlled search generator chain QSGC. The data estimation circuits DEC1 and DEC2 have two clock signal outputs CL1, CL2;
CL3, CL4, a filtered data output FD1, FD2 and a
<EMI ID = 13.1>
A four-phase decision feedback circuit consisting of a double feedback loop and two data estimation chains is already known from the aforementioned book "Telecommunication System Engineering" and more particularly from FIG. 2-34 on page 76 thereof. However, these data estimate chains do not have clock signal outputs.
Input S of the demodulator circuit is connected through the series connection of a bandpass filter BPF, an attenuator ATT controlled by AGCC, and a medium frequency amplifier A1 connected to fork chain HC1 which has two equal phase outputs both labeled 0 [deg.] And forming the inputs of a pair of phase lock loops having an individual branch and a common branch. The individual branch of the first phase lock loop consists of the
n series connection of an analog multiplier MP1, an amplifier A2, a delay circuit DC1, and an analog
<EMI ID = 14.1>
phase lock loop similarly consists of the series connection of an analog multiplier MP2, an amplifier A3, a delay circuit DC2 and an analog multiplier MP4. The common branch includes the series connection of a subtractor SUB, a loop filter F (s), a voltage controlled crystal oscillator VCXO, a multiplying phase lock loop PLL2 and a fork chain HC2 with an in-phase
<EMI ID = 15.1>
denoted and respectively with a second input of MP1 and
MP2 are connected. Second inputs of MP3 and MP4 are connected to the estimated data outputs ED2 and
ED1 of DEC2 and DEC1, respectively, and the outputs of MP3 and MP4 are connected to the inputs of subtractor SUB.
MP1 and MP2 are, for example, of the type
MD614 manufactured by Anzac, while MP3 and MP4 for example of the type TAK3H are manufactured by Mini-Circuits. ATT
for example, is of type 8437-5003 manufactured by Microwave Associated.
The outputs of A2 and A3 are also connected to the inputs of DEC1 and DEC2, respectively, and the outputs of DC1 and DC2 are also connected to inputs of AGCC, of which other inputs are connected to the outputs ED1 and ED2 of DEC1 and DEC2, respectively. The exit of AGCC
is connected to the control input of ATT.
P (s) and SUB are also associated with QSGC of which
<EMI ID = 16.1>
only DEC1 described in detail.
DEC1 includes a matched filter circuit MFC, a clock recovery circuit CRC and a data sampling circuit DSC. The MFC includes the series connection of a custom filter,
<EMI ID = 17.1> for example from the book "Statistical Communication Theory" by J.B. Thomas, J. Wiley and Sons, Inc., New York, and more specifically from p. 190 thereof, an adapted filter has a transfer function
<EMI ID = 18.1>
W is the angular frequency; S (w) is the Fourier transformed from the input signal, i.e. DD1 in the present case,
<EMI ID = 19.1>
filter output signal is maximum.
Since the input signal DD1 applied to MF is the so-called periodic gate function, one has:
<EMI ID = 20.1>
<EMI ID = 21.1>
Consequently, the Fourier transformed from the output signal of the matched filter is equal to
<EMI ID = 22.1>
and in the time domain this is a triangular waveform which
<EMI ID = 23.1>
The CRC includes an analog / numerical comparison circuit C01 with a signal input VI connected to the output of A4, a signal input V2 connected to a reference voltage
<EMI ID = 24.1>
connected to the two inputs of an Exclusive-OR chain EOC, respectively directly and via a delay circuit DC3. The output of EOC is connected to a phase lock loop PLL2
<EMI ID = 25.1>
from DSC and QSGC connected.
The DSC includes an analog / numerical comparator CO2 with a signal input V1 connected to the output
<EMI ID = 26.1> a reference voltage VR2 = O, with a grounded clock input
<EMI ID = 27.1>
forms.
DC3 and EOC form a so-called multiplication and delay circuit, of the type shown on page 432, FIG. 14-1 (a) of the book "Digital Communications
by Satellite "by JJ Spilker, Prentiee Hall, Inc. On Fig. 14-1 (c) of this 11th page, this book also shows the combination of a modified filter and an even-law nonlinearity that in the present case, by the aforementioned multiplication and delay chain DC3, EOC was replaced.
The comparison circuits C01 and C02 are analog / numeric comparison chains of the type N [deg.] 1651 manufactured by Motorola. They have signal inputs VI and V2, clock input C and signal outputs Q and Q. The truth table of these comparison chains is as follows.
<EMI ID = 28.1>
where X is "of no interest"; L not energized or 0: and H energized or mean 1.
The operation of the four-phase demodulator circuit is described below.
When a QPSK modulated noise-backed data bit stream with suppressed carrier coded in the NRZ code and with a frequency of, for example, 720 MHz, is applied to the input S of the chain, this data bit is
<EMI ID = 29.1>
In MP1 it is multiplied by the in-phase reference carrier signal, which appears at the output 0 [deg.] Of HC2,
and in MP2 it is multiplied by shifting by 90 [deg.]
<EMI ID = 30.1>
<EMI ID = 31.1> appears. The resulting demodulated data bitstreams are demodulated in A2 and A3, respectively, these demodulated bitstreams being called DD1 and DD2, respectively
<EMI ID = 32.1>
DC2 over one data bit of DD1, DD2 delayed before
in MP3, MP4 crosswise with the estimated data stream ED2,
ED1 to be multiplied. The delayed data bitstreams are called DDD1 and DDD2. It should be noted that the delay circuits DC1 and DC2 are required because ED1 and ED2 in DEC1 and
DEC2 compared to DD1 and DD2 are delayed by the same time interval.
The demodulated data bitstream DDl becomes
also supplied to DEC1, while DD2 is also supplied to DEC2
supplied. Since the operation of DEC1 and DEC2 is the same,
hereafter only those of DECl are considered.
The purpose of DECl consists in the of noise
<EMI ID = 33.1>
minimum bit error rate.
This objective is achieved by using the matched filter chain MFC, which provides a filtered data bitstream at its output with an optimum signal /
<EMI ID = 34.1>
using a sample circuit DSC that samples this filtered bitstream at the end of each such bit. This will now be explained in more detail.
Each time a data bit of the data bit stream DD1 supplied to MF follows a data bit of the opposite sign, the amplitude of the MF output signal (Fig. 4) rises or falls almost linearly between two boundary values which are equal but of opposite sign
and reaches the corresponding limit value at the end
of the data bit. Therefore, the sign of the MF output signal changes in the middle of each bit which follows one of opposite sign. But if two consecutive data-
<EMI ID = 35.1>
signal also the same. This output signal is amplified
<EMI ID = 36.1>
is called.
The filtered data bit stream FD1 becomes to the comparison circuit CO1 of the clock recovery chain CRC
<EMI ID = 37.1>
the output CO1 of CO1 changes from O to 1 or vice versa in the middle of each data bit following an opposite bit data bit of DD1, as shown in FIG. 4.
In EOC an exclusive OR function of
the numerical output CO1 of CO1 and its delayed version DC3, which appears at the output of DC3
which effects a half bit delay. Therefore, the output clock signal EOC of EOC includes a positive clock pulse for each of the bits of the data bit stream DD1 supplied to MFC. However, the noise of this bitstream generates phase jitter in the output signal of EOC. To this jitter
Use is made of the phase lock loop PLL2, which provides an almost jitter-free clock signal CL1 at its output CL1. This clock signal CL1 is then converted into a sample clock signal CL2 by the on
NOR gate NOR1 along with an inverted and slightly delayed version thereof provided by INV and DC4. The sampling clock signal CL2 (Fig. 4) has a sampling pulse at the end of each data bit of DD1, i.e.
if the signal to noise ratio of DDl is optimal. For this reason, these sampling pulses in the data sampling circuit DSC are used to sample the data bitstream DD1. More specifically, the sampling pulses clock the comparison circuit C02, which feeds the data bitstream FD1 with the
<EMI ID = 38.1>
provides the same name estimated data bitstream ED1. This bit stream has a minimum bit error rate in the presence of the noise of DD1.
As already mentioned above, the delayed data bitstreams become DDD1 and DDD2 and MP3 and MP4
n multiplied by ED2 and ED1, respectively. The output signals of MP3 and MP1 are subtracted in SUB, which provides an error signal at its output which is applied to HC2 via VCXO and PLL1. The VCXO generates a 7.2 MHz signal which is multiplied by 100 in PLL2 at one output.
720 MHz carrier signal provided.
The one shown in FIG. 2 AGCC shown includes multiplier circuits MP5 and MP6, which are of the same type as MP3 and MP4. MP5 and MP6 have first inputs which are connected to the outputs of DC1 and DC2, respectively, and second inputs which are connected to the estimated data outputs ED1 and ED2, respectively. The outputs of MP5
<EMI ID = 39.1>
a reference voltage -VR3 via resistor R2 and, on the other hand, with its output via capacitor C1 and clamp diode d1 in parallel. The output of OA1 is connected to the control input of the voltage controlled attenuator ATT. It should be noted that the sum chain SUM is well known and uses an operational amplifier.
In MPS, the noisy data bit stream DD1, after being delayed in DC1, is multiplied by the estimated data bit stream ED1 which has a minimum bit error rate in the presence of the noise of DD1. Likewise, in MP6, the noisy data bit stream DD2, after being delayed in DC2, is multiplied by the chipped data bit stream ED2 which has a minimum bit error rate in the presence of the noise of DD2.
It was determined that the output signals
<EMI ID = 40.1>
bit errors of EDI, ED2 are affected. This is also true for the AGCC output signal, which is obtained by adding the output signals of MP5 and MP6 into the sum circuit SUM
<EMI ID = 41.1> and then supplying the output of SUM to the filter and comparison chain including OAI. In it is
the output signal from SUM filtered to remove all unwanted frequency components and compared to level -VR3 to make the AGC control effective above this level.
The one shown in FIG. 3 quality-driven search generator chain QSGC shown comprises the quality estimation chains QECl
and QEC2 and a search generator F (s), SGC, SWC.
The purpose of QSGC is to verify the quality of each of the filtered data bitstreams FD1
and FD2 is above or below a predetermined quality level
and to keep the search generator running for as long as this
level is not reached by FD1 or FD2.
QEC1 includes comparison chains C03 and C04,
which are of the same type as C01 and C02. C03 has a first input connected to the filtered data output FD1 of
<EMI ID = 42.1>
VH = + 0.5 Volts, a clock input connected to the sampling clock output CL2 of DEC2 and an output connected to a first input of an OR gate OR. C04 has a first input connected to a reference voltage VL = -0.5 Volt, a second
<EMI ID = 43.1>
of QEC1 via a low-pass filter LPFl and an amplifier
A5 in series.
As already explained above, each of the sampling pulses of the clock signal CL2 occurs at the end of a data bit of the data bit stream DD1 supplied to DEC1. The comparator circuits C03 and C04 are both controlled by these sampling clock pulses. When each such pulse occurs, C03 examines whether the amplitude of FD1 is greater or less than VH and then provides an output signal 1 or O, respectively.
<EMI ID = 44.1> is greater or less than VL and then provides an output 0 or 1, respectively. Obviously, the quality of a received data bit applied to C03 and C04 is good if the amplitude of FD1 above VH for a 1 or remains below VL for an O and is not good as a result of noise
this amplitude also changes between VL and VH. In other words, the output signals of C03 and C04 have opposite binary values if the quality of a received data bit is good and equal binary values if this quality is not good. In the first case, the OR gate OR provides an output bit signal 1 and in the second case, this output bit signal is O. The output of OR is filtered in
<EMI ID = 45.1>
DC signal whose amplitude is indicative of the quality of the data bitstream DD1.
QEC2 is identical to QEC1 and has inputs connected to CL4 and FD2 of DEC2 and an output QI2 to which
a DC signal appears which is an indication of
<EMI ID = 46.1>
the same reference voltage VR4 are connected. 'The VR4 reference level corresponds to a predetermined quality level. The outputs of COS and C06 are connected to the inputs of a NOR gate NOR2 which has an output which is connected to a control input C1 of a switching circuit SWC. This circuit SWC, which will be described later, further has a terminal T1 connected to a search generator circuit SGC which together with loop filter F (s) forms a search generator, and
a terminal T2 connected to F (s).
This loop filter F (s) is connected between SUB
and VCXO and includes an operational amplifier OA2 with a grounded non-inverting input and with an inverting input connected to terminal T2 of SWC directly, with SUB via
<EMI ID = 47.1> negative feedback circuit consisting of capacitor C2 and resistor R4 in series. The latter output is also connected to the input of VCXO through amplifier A 6 and through resistor R5 to the non-inverting input of operational amplifier OA3 which is part of SGC. OA3 has an inverting input connected to ground via resistance
R6 and its non-inverting input is also connected to its output through the positive feedback resistor R7. The exit
of OA3 is also further connected to one end of a voltage divider consisting of resistors R8 and R9, of which
the connection point connected to terminal Tl via resistor R10 and
is.
Switching circuit SWC includes a PNP transistor T and
a field effect transistor FET. The control input CI of
SWC is connected via resistor Ril to the emitter of transistor T with grounded base and to a collector connected
is with -V = - 15 Volts via collector resistor R12, with ground
via filter capacitor C3 and clamp diode d2 in parallel, and with gate
<EMI ID = 48.1>
form terminals T1 and T2 of SWC.
The operation of the QSGC is described below.
If none of the quality indication signals produced at the outputs QI1 and QI2 of QEC1 and QEC2 exceeds the reference level VR4,
<EMI ID = 49.1>
and FD2 is considered insufficient, the output of NOR2 is energized so that transistor T is conductive. As a result, the gate electrode G of FET is energized so that the output of OA3 is coupled to the inverting input of OA2. The last mentioned output is on a voltage
V = + 15 Volt or -V, where V is the supply voltage of OA3. Assuming that this output is at voltage V.
then a portion thereof, provided by the voltage divider R8, R9, is applied through resistor R10 and FET to the non-inverting input of OA2 into which this voltage is integrated. Thus, the voltage at the output of OAZ gradually decreases and the same
<EMI ID = 50.1> is true for the voltage at the non-inverting input of OA3. If this decrease exceeds a certain level it changes
<EMI ID = 51.1>
generated scan voltage, i.e. also the voltage at the output of F (s) has a sawtooth waveform. The amplitude and
the frequency of this waveform can be, for example, respectively
<EMI ID = 52.1>
From the foregoing it follows that F (s) in combination with SGC, SWC forms a search generator which supplies a sawtooth voltage to the VCXO.
As at least one of the quality indication signals produced at the outputs QI1 and QI2 of QEC1
and QEC2, exceeds the reference level VR4, i.e. if
the quality of one of filtered signals FD1 and FD2 is considered sufficient, the output signal of NOR2 is deactivated so that transistor T and therefore also the FET are blocked. Thus, the loop between OA2 and OA3 is opened so that no search waveform is applied to VCXO anymore. This loop opening is necessary because otherwise SGC would introduce a phase error into the phase lock loop.
The process shown in FIG. 5 shown adapted filter MF
consists of a low-pass filter LPF and a symmetrical band-stop filter BSF, which are connected in series.
<EMI ID = 53.1>
terminals 011 and 012. 112 and 012 are connected and grounded and 111 is connected to 011 via resistor R13, self-inductance coil L, resistor R14 and amplifier A7 in series, with the connection
<EMI ID = 54.1>
capacitor C4 and resistor R15 are grounded.
BSF has input terminals 011 and 012 and output terminals 021 and 022. 012 and 022 are connected and 011 is connected to 021 via resistors R16 and R17 and amplifier A8 in series. The junction of R16 and R17 is grounded through
<EMI ID = 55.1> <EMI ID = 56.1>
connected to ground.
The voltage transfer functions of LPF and BSF
<EMI ID = 57.1>
<EMI ID = 58.1>
<EMI ID = 59.1>
m is an integer;
w is the angular frequency;
s is the complex frequency;
<EMI ID = 60.1>
signal.
In a preferred embodiment:
R = 50 ohms;
R14 = R17 = 220 ohms;
<EMI ID = 61.1>
f, for example, equal to 25 megabit per second.
The common voltage transfer function of the filter MF is equal to;
<EMI ID = 62.1>
This transfer function is a fairly good approximation of the above-mentioned desired sine function for MF and has a transmission zero at w = w. and very small values
n
<EMI ID = 63.1> In the custom filter MF described above
<EMI ID = 64.1>
because LPF thus filters out most noise and prevents amplifiers A7 and A8 from being affected.
It should be noted that the principles that follow
the basis of the AGCC described above with respect to a QPSK demodulator chain and the QSGC are also applicable in other types of phase modulator chains, such as in UQPSK, i.e. unbalance QPSK, and BPSK demodulator chains. More specifically, in the case of a BPSK demodulator chain, the AGCC is controlled
<EMI ID = 65.1>
Although the principles of the invention have been described above with reference to certain embodiments and modifications thereof, it is clear that the description is given by way of example only and the invention is not limited thereto.
<EMI ID = 66.1>