BE1004424A3 - Transistorstruktuur voor uitwisbare en programmeerbare geheugens. - Google Patents

Transistorstruktuur voor uitwisbare en programmeerbare geheugens. Download PDF

Info

Publication number
BE1004424A3
BE1004424A3 BE9100091A BE9100091A BE1004424A3 BE 1004424 A3 BE1004424 A3 BE 1004424A3 BE 9100091 A BE9100091 A BE 9100091A BE 9100091 A BE9100091 A BE 9100091A BE 1004424 A3 BE1004424 A3 BE 1004424A3
Authority
BE
Belgium
Prior art keywords
gate
programming
floating
transistor structure
voltage
Prior art date
Application number
BE9100091A
Other languages
English (en)
Original Assignee
Imec Inter Uni Micro Electr
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to BE9100091A priority Critical patent/BE1004424A3/nl
Application filed by Imec Inter Uni Micro Electr filed Critical Imec Inter Uni Micro Electr
Priority to ES96111221T priority patent/ES2150053T3/es
Priority to KR1019920001333A priority patent/KR100280051B1/ko
Priority to JP04011492A priority patent/JP3236054B2/ja
Priority to EP92870016A priority patent/EP0501941B1/en
Priority to DE69214688T priority patent/DE69214688T2/de
Priority to AT96111221T priority patent/ATE195034T1/de
Priority to DE69231300T priority patent/DE69231300T2/de
Priority to AT92870016T priority patent/ATE144651T1/de
Priority to ES92870016T priority patent/ES2095453T3/es
Priority to DK92870016.0T priority patent/DK0501941T3/da
Priority to EP96111221A priority patent/EP0740306B1/en
Application granted granted Critical
Publication of BE1004424A3 publication Critical patent/BE1004424A3/nl
Priority to US08/080,225 priority patent/US5583810A/en
Priority to US08/275,016 priority patent/US5583811A/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

De vlottende poort (16) in een MOS-transistorstruktuur bezit een van de halfgeleiderplaat (11) geisoleerde toevoeging (18) en een programmeerpoort (19) wordt voorzien, die zich over de toevoeging (18) van de vlottende poort (16) uitstrekt, zodanig dat deze programmeerpoort en de genoemde toevoeging samen een capaciteit verwezenlijken, waarbij de controlepoort (17) en de programmeerporrt (19) overstaande zijranden hebben, die op zekere afstand van elkaar gelegen zijn.

Description


   <Desc/Clms Page number 1> 
 



  TRANSISTORSTRUKTUUR VOOR UITWISBARE
EN PROGRAMMEERBARE GEHEUGENS 
De onderhavige uitvinding heeft betrekking op elek- trisch uitwisbare en programmeerbare halfgeleiderge- heugens (EEPROMs) en in het bijzonder op een niet- vluchtige MOS-transistorstruktuur bestemd voor derge- lijke geheugens. 



   Hedendaagse microprocessoren vereisen snel program- meerbare en snel leesbare geheugens   (o. a. EEPROMs),   die meestal dubbelpoort MOS-transistoren gebruiken. 



   Bij de klassieke EPROM geheugens steunt de programma- tie op kanaal-elektron-injektie. Om een transistorcel te programmeren dienen hoge poort-en afvoerspanningen -aangelegd te worden. Hieruit volgt dat dergelijke
EEPROMs een groot stroomverbruik hebben en daarom is gewoonlijk een extra stroomvoorziening vereist voor de programmatie. 



   Uit   US-A-4, 794, 565   is een alternatieve inrichting be- kend, die kan geprogrammeerd worden met een lage afvoer-en een hoge poortspanning. Deze bekende in- richting is van een extra polysilicium poort voorzien, die naast de gestapelde dubbelpoort transistorstruk- tuur bovenaan de bron (diffused source region) wordt geplaatst. Aldus wordt een hoog lateraal elektrisch veld naast de bron gegenereerd wanneer een hoge poort- spanning aangelegd wordt, welk lateraal elektrisch veld dan gecombineerd kan worden met een hoog verti- kaal veld waardoor een snellere programmatie kan ver- wezenlijkt worden. 

 <Desc/Clms Page number 2> 

 



  Het nadeel van deze inrichting bestaat erin dat het vormen van de extra polysilicium poort een ingewikkelde technologie vereist, die niet CMOS-compatibel is. 



  Hieruit volgt dat dergelijke inrichting ongeschikt is voor een lage-kost-fabricage van niet-vluchtige programmeerbare geheugens. 



  De uitvinding beoogt de hierboven beschreven nadelen te verhelpen en stelt een MOS-transistorstruktuur voor, die met behulp van een standaard TTL-voeding kan geprogrammeerd worden en die met een standaard CMOStechnologie kan gefabriceerd worden. 



  Daartoe stelt de onderhavige uitvinding een MOS-transistorstruktuur voor, welke een halfgeleiderplaat met een bronelement omvat, en verder ook een kanaal en een afvoerelement, een'vlottende polysilicium poort die zich over een gedeelte van het kanaal uitstrekt met een dun oxyde eronder, en een controlepoort die zich over een gedeelte van de vlottende poort van bovenaan de bron tot bovenaan het afvoerelement uitstrekt, waarbij deze inrichting hoofdzakelijk hierdoor gekenmerkt wordt dat de vlottende polysilicium poort een van de halfgeleiderplaat geisoleerde toevoeging bezit, en dat de struktuur verder een programmeerpoort omvat, die zich over de toevoeging van de vlottende poort uitstrekt, zodanig dat de programmeerpoort en de toevoeging samen een capaciteit verwezenlijken, waarbij de controle-en programmeerpoorten overstaande zijranden hebben,

   die op een zekere afstand van elkaar gelegen zijn. 



  De programmeer-en controlepoorten worden uit dezelfde polysiliciumlaag gevormd. 

 <Desc/Clms Page number 3> 

 



   Hierna zal de uitvinding meer in detail worden toegelicht aan de hand van de figuren : - Fig. 1 is een schematisch bovenaanzicht van een transistorstruktuur volgens de uitvinding. 



   - Fig. 2 is een doorsnede langs de lijn II-II in fi- guur 1. 



   - Fig. 3 is een doorsnede langs de lijn III-III in fi- guur 1. 



   - Fig. 4 geeft de poortstroom weer voor verschillende controlepoortspanningen. 



   - Fig. 5 geeft de poortstroom in funktie van de con- trolepoortspanning weer voor verschillende kanaalleng- ten. 



   - Fig. 6 toont typische curven van de drempelspanning- verschuiving in funktie van de programmeertijd. 



   - Fig. 7 geeft de betrouwbaarheid weer van een cel volgens de uitvinding. 



   Zoals in figuren 1 t/m 3 afgebeeld is, bevat de tran- sistorstruktuur volgens de uitvinding een halfgelei- derplaat of substraat 11 waarin een bronelement 12, een kanaal 13 en een afvoerelement 14 gevormd worden, en een vlottende poort 16 welke uit een eerste polysi- liciumlaag gevormd wordt. Deze vlottende poort 16 strekt zich over een gedeelte van het kanaal 13 uit met daartussen een dunne oxydelaag 15. 



   Uit een tweede polysiliciumlaag worden een controle- poort 17 en een programmeerpoort 19 gevormd. De con- trolepoort 17 strekt zich uit over de vlottende poort
16 van bovenaan de bron 12 tot bovenaan het afvoerele- ment 14. Overeenkomstig de uitvinding bezit de vlot- tende poort 16 een toevoeging 18 die van de halfgelei- derplaat 11 geisoleerd is. 

 <Desc/Clms Page number 4> 

 



   De programmeerpoort 19 wordt buiten de aktieve zone 10 van de halfgeleiderplaat 11 gevormd. Deze programmeer- poort strekt zieh uit over de genoemde toevoeging 18 van de vlottende poort, en vormt met deze een elektri- sche capaciteit. De programmeerpoort 19 heeft tot doel een spanning aan de vlottende poort 16 te koppelen teneinde de cel te programmeren met behulp van een versterkt injektiemechanisme. 



   Om de cel te programmeren dienen een lage spanning Vcg aan de controlepoort 17, een hoge spanning Vg aan de programmeerpoort 19 en een lage spanning Vd aan het afvoerelement 14 gelegd te worden. Typische waarden overeenkomstig de uitvinding zijn : Vcg = 1, 2 volt,
Vg = 12 volt en Vd = 5 volt. Aldus wordt door de programmeerpoort 19 een hoge spanning van 9 volt aan de vlottende poort 16 gekoppeld en derhalve wordt een zeer hoge elektron-injektie in de richting van poort   - 16   veroorzaakt. Opgemerkt wordt dat een hoge poort- stroom kan bekomen worden met een afvoerspanning van slechts 5 volt. Figuur 4 toont de poortstroom Ig gemeten voor verschillende controlespanningen Vcg. Een stroom van 10 nA werd bekomen met de aangehaalde. spanningswaarden.

   Hieruit volgt dat het schrijven van een cel volgens de uitvinding kan gebeuren binnen een tijdsspanne van 1 microseconde. Aldus kan een snelle programmatie verkregen worden zonder gebruik te maken van een extra stroomvoorziening. 



   Een voordeel van de inrichting is dat de poortstroom
Ig weinig afhankelijk is van de effektieve lengte van het kanaal zoals blijkt uit de figuur 5 waarin de curven de stroom Ig in funktie van de controlepoort- spanning weergeven voor verschillende effektieve ka- naallengten. Derhalve is de werking van de cel immuum voor fabricage-afwijkingen. 

 <Desc/Clms Page number 5> 

 



   Figure 6 toont typische curven van de drempelspan- ningsverschuiving in funktie van de programmeertijd voor drie verschillende afvoerspanningen Vd. Uit deze figuur 6 blijkt dat-met een afvoerspanning van 5 volt-de verschuiving van de drempelspanning van de transistor meer dan 4 volt bedraagt na een program- meertijd van ongeveer 2 microseconde. 



   Het uitwissen van een cel gebeurt door een hoge af- voerspanning aan te leggen terwijl de controlepoort 17 en de programmeerpoort 19 geaard worden. Het hoge elektrisch veld dat over de dunne oxydelaag 15 komt te staan, drijft aldus de elektronen terug naar de af- voerjunktie met behulp van het welbekende FowlerNordheim tunnelingmechanisme. De drempelspanning van de cel wordt aldus verlaagd. 



    - Het   uitlezen van de cel gebeurt door het aanleggen van een lage spanning aan het afvoerelement 14 en aan de programmeerpoort 19 terwijl de controlepoortspanning Vcg boven de plaatselijke drempelspanning wordt gehou- den. Aangezien de programmeerpoortspanning laag is, wordt het versterkt injektiemechanisme uitgeschakeld, waardoor ongewenst schrijven van een cel onmogelijk wordt gemaakt tijdens de uitleesoperatie. 



  Opgemerkt wordt dat het schrijven en het wissen van een geheugencel gebeurt op verschillende plaatsen langsheen het kanaal 13. Hieruit volgt dat de inrich- ting een hoge betrouwbaarheid vertoont, zoals in fi- guur 7 afgebeeld is waarin de curven WR en ER tonen de hoge, respectievelijk de lage waarde van de drempel- spanning Vt na een aantal schrijf- en wiscycli gelijk aan N. 

 <Desc/Clms Page number 6> 

 



  Kortom, de uitvinding verschaft de volgende voordelen : 1. Lage programmeerspanning aan de afvoerjunctie en bijgevolg geen behoefte aan een extra stroomvoor- ziening voor de programmatie. 



  2. Lage-kost-fabricage met behulp van standaard CMOS- technologie. 



  3. Snelle programmatie ten gevolge van het versterkt elektron-injektiemechanisme. 



  4. Programmeerstroom weinig afhankelijk van de effek- tieve kanaallengte. 



  5. Hoge betrouwbaarheid van de inrichting ten gevolge van het feit dat het schrijven en het wissen gebeu- ren op verschillende plaatsen langsheen het tran- sistorkanaal. 



  6. Ongewenst schrijven van een cel is onmogelijk tij- dens het lezen, daar de leesbewerking met een lage programmeerpoortspanning wordt verricht. 



  7. Selectief uitwissen is mogelijk door gepaste code- ring. 



  8. Mogelijkheid om   te"overwissen"en   aldus een symme- trisch venster te gebruiken : hogere lees-en schrijfsnelheid en een quasi-zero uitleesspanning aan de programmeerpoort. 



  9. Eenvoudig ontwerp van het afvoerelement daar de schrijfsnelheid niet bepaald wordt door het junctie- en/of kanaalprofiel. 



  Het zal duidelijk zijn dat de uitvinding niet beperkt is tot de hiervoor beschreven uitvoeringsvorm en dat modificaties eraan mogelijk zijn zonder buiten het kader van de uitvinding te treden.

Claims (2)

  1. CONCLUSIES 1. Transistorstruktuur bestemd voor uitwisbare en programmeerbare geheugens, welke struktuur omvat : een halfgeleiderplaat (11) met een bronelement (12), een kanaal (13) en een afvoerelement 14 ; een vlottende polysilicium poort (16) die zieh over een gedeelte van het kanaal (13) uitstrekt met eronder een dunne oxydelaag (15) ; en een controlepoort (17) die zieh over een gedeelte van de vlottende poort (16) van bovenaan het bronelement tot bovenaan het afvoerelement uitstrekt ; daardoor gekenmerkt dat de vlottende polysilicium poort (16) een van de halfgeleiderplaat geisoleerde toevoeging (18) bezit ;
    en dat de struktuur verder een programmeerpoort (19) omvat, die zieh over de toevoe- ging (18) van de vlottende poort (16) uitstrekt, zoda- - nig dat deze programmeerpoort en de genoemde toevoe- ging samen een capaciteit verwezenlijken, waarbij de controlepoort (17) en de programmeerpoort (19) over- staande zijranden hebben, die op zekere afstand van elkaar gelegen zijn.
  2. 2. Inrichting volgens conclusie 1, daardoor gekenmerkt dat de contolepoort (17) en de programmeerpoort (19) uit dezelfde polysiciliumlaag gevormd worden.
BE9100091A 1991-01-31 1991-01-31 Transistorstruktuur voor uitwisbare en programmeerbare geheugens. BE1004424A3 (nl)

Priority Applications (14)

Application Number Priority Date Filing Date Title
BE9100091A BE1004424A3 (nl) 1991-01-31 1991-01-31 Transistorstruktuur voor uitwisbare en programmeerbare geheugens.
AT92870016T ATE144651T1 (de) 1991-01-31 1992-01-30 Transistorstruktur für löschbare und programmierbare halbleiterspeicheranordnungen
JP04011492A JP3236054B2 (ja) 1991-01-31 1992-01-30 消去及びプログラム可能型半導体メモリデバイスとして使用するためのトランジスタ構造
EP92870016A EP0501941B1 (en) 1991-01-31 1992-01-30 Transistor structure for use in erasable and programmable semiconductor memory devices
DE69214688T DE69214688T2 (de) 1991-01-31 1992-01-30 Transistorstruktur für löschbare und programmierbare Halbleiterspeicheranordnungen
AT96111221T ATE195034T1 (de) 1991-01-31 1992-01-30 Verfahren zur programmierung einer halbleiterspeicheranordnung
ES96111221T ES2150053T3 (es) 1991-01-31 1992-01-30 Metodo de programar un dispositivo semiconductor de memoria.
KR1019920001333A KR100280051B1 (ko) 1991-01-31 1992-01-30 삭제 및 프로그램가능 반도체 기억장치로 사용되는 eeprom셀 구조를 이용한 비-휘발성 반도체 기억장치 및 플로오팅 게이트 트랜지스터 프로그래밍방법
ES92870016T ES2095453T3 (es) 1991-01-31 1992-01-30 Estructura de transistor para uso en dispositivos de memoria de semiconductor borrables y programables.
DK92870016.0T DK0501941T3 (da) 1991-01-31 1992-01-30 Transistorstruktur til brug i sletbare og programmerbare halvlederhukommelsesanordninger
EP96111221A EP0740306B1 (en) 1991-01-31 1992-01-30 Method of programming a semiconductor memory device
DE69231300T DE69231300T2 (de) 1991-01-31 1992-01-30 Verfahren zur Programmierung einer Halbleiterspeicheranordnung
US08/080,225 US5583810A (en) 1991-01-31 1993-06-21 Method for programming a semiconductor memory device
US08/275,016 US5583811A (en) 1991-01-31 1994-07-13 Transistor structure for erasable and programmable semiconductor memory devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
BE9100091A BE1004424A3 (nl) 1991-01-31 1991-01-31 Transistorstruktuur voor uitwisbare en programmeerbare geheugens.

Publications (1)

Publication Number Publication Date
BE1004424A3 true BE1004424A3 (nl) 1992-11-17

Family

ID=3885316

Family Applications (1)

Application Number Title Priority Date Filing Date
BE9100091A BE1004424A3 (nl) 1991-01-31 1991-01-31 Transistorstruktuur voor uitwisbare en programmeerbare geheugens.

Country Status (8)

Country Link
EP (2) EP0740306B1 (nl)
JP (1) JP3236054B2 (nl)
KR (1) KR100280051B1 (nl)
AT (2) ATE144651T1 (nl)
BE (1) BE1004424A3 (nl)
DE (2) DE69214688T2 (nl)
DK (1) DK0501941T3 (nl)
ES (2) ES2095453T3 (nl)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212541A (en) * 1991-04-18 1993-05-18 National Semiconductor Corporation Contactless, 5v, high speed eprom/flash eprom array utilizing cells programmed using source side injection
US6009013A (en) * 1992-01-29 1999-12-28 Interuniversitair Micro-Elektronica Centrum Vzw Contactless array configuration for semiconductor memories
US6243293B1 (en) 1992-01-29 2001-06-05 Interuniversitair Micro-Elektronica Centrum Contacted cell array configuration for erasable and programmable semiconductor memories
ATE213562T1 (de) * 1995-08-11 2002-03-15 Imec Inter Uni Micro Electr Verfahren zum programmieren einer flash-eeprom- speicherzelle unter optimierung des niedrigen leistungsverbrauchs und verfahren zum löschen dieser zelle
KR100217900B1 (ko) * 1996-04-01 1999-09-01 김영환 플래쉬 메모리 셀의 프로그램 방법
WO1997048099A1 (en) * 1996-06-14 1997-12-18 Siemens Aktiengesellschaft A device and method for multi-level charge/storage and reading out
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
WO2010114406A1 (ru) * 2009-03-30 2010-10-07 Murashev Viktor Nikolaevich Ячейка памяти для быстродействующего эсппзу и способ ее программирования
CN105957806B (zh) * 2016-06-08 2018-05-04 天津大学 用于减少非易失性存储器中数据残留的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5958868A (ja) * 1982-09-28 1984-04-04 Nec Corp 半導体不揮発性メモリ
JPS609168A (ja) * 1983-06-29 1985-01-18 Toshiba Corp 不揮発性半導体メモリ装置
US4794565A (en) * 1986-09-15 1988-12-27 The Regents Of The University Of California Electrically programmable memory device employing source side injection
US4821236A (en) * 1983-03-07 1989-04-11 Kogyo Gizyutsuin Semiconductor nonvolatile memory
EP0228761B1 (en) * 1985-10-15 1992-07-22 Seiko Instruments Inc. Semiconductor non-volatile memory

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6393158A (ja) * 1986-10-07 1988-04-23 Toshiba Corp 不揮発性半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5958868A (ja) * 1982-09-28 1984-04-04 Nec Corp 半導体不揮発性メモリ
US4821236A (en) * 1983-03-07 1989-04-11 Kogyo Gizyutsuin Semiconductor nonvolatile memory
JPS609168A (ja) * 1983-06-29 1985-01-18 Toshiba Corp 不揮発性半導体メモリ装置
EP0228761B1 (en) * 1985-10-15 1992-07-22 Seiko Instruments Inc. Semiconductor non-volatile memory
US4794565A (en) * 1986-09-15 1988-12-27 The Regents Of The University Of California Electrically programmable memory device employing source side injection

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 8, no. 155 (E-256)(1592) 19 Juli 1984 & JP-A-59 58 868 (NIPPON DENKI K.K. ) 4 April 1984 *
PATENT ABSTRACTS OF JAPAN vol. 9, no. 118 (E-316)(1841) 23 Mei 1985 & JP-A-60 9 168 (TOSHIBA K.K. ) 18 Januari 1985 *

Also Published As

Publication number Publication date
ES2095453T3 (es) 1997-02-16
DK0501941T3 (da) 1997-04-01
EP0740306B1 (en) 2000-07-26
DE69231300D1 (de) 2000-08-31
ATE195034T1 (de) 2000-08-15
JPH0582794A (ja) 1993-04-02
DE69214688T2 (de) 1997-04-24
ATE144651T1 (de) 1996-11-15
EP0501941B1 (en) 1996-10-23
EP0501941A1 (en) 1992-09-02
DE69231300T2 (de) 2001-03-01
JP3236054B2 (ja) 2001-12-04
ES2150053T3 (es) 2000-11-16
EP0740306A3 (en) 1996-11-13
DE69214688D1 (de) 1996-11-28
EP0740306A2 (en) 1996-10-30
KR100280051B1 (ko) 2001-02-01
KR920015561A (ko) 1992-08-27

Similar Documents

Publication Publication Date Title
US7449746B2 (en) EEPROM with split gate source side injection
US5544103A (en) Compact page-erasable eeprom non-volatile memory
US5883409A (en) EEPROM with split gate source side injection
US5583811A (en) Transistor structure for erasable and programmable semiconductor memory devices
US5910915A (en) EEPROM with split gate source side injection
KR100246068B1 (ko) 전자 또는 홀을 저장하는 메모리 셀과 메모리 및 메모리 소자 형성 방법
US5020030A (en) Nonvolatile SNOS memory cell with induced capacitor
US4794433A (en) Non-volatile semiconductor memory with non-uniform gate insulator
JPH0685272A (ja) ソース側注入を使用して書込んだセルを使用する無コンタクト５ｖ高速ｅｐｒｏｍ／フラッシュｅｐｒｏｍアレイ
IE55287B1 (en) Electrically erasable prom cell
US4577215A (en) Dual word line, electrically alterable, nonvolatile floating gate memory device
BE1004424A3 (nl) Transistorstruktuur voor uitwisbare en programmeerbare geheugens.
WO1992013349A1 (en) Single transistor eeprom architecture
KR960012167B1 (ko) 반도체기억장치
US5844271A (en) Single layer polycrystalline silicon split-gate EEPROM cell having a buried control gate
US5999453A (en) Nonvolatile semiconductor memory
EP0055803A2 (en) Semiconductor memory
US20160126328A1 (en) Memory devices capable of reducing lateral movement of charges
JPS61166078A (ja) フロ−テイング・ゲ−ト型不揮発性メモリ−素子
KR100488583B1 (ko) 듀얼비트게이트분리형플래쉬메모리소자및그의구동방법
Van Houdt et al. Optimization of a submicron HIMOS Flash E 2 PROM cell for implementation in a virtual ground array configuration
GB2120454A (en) Nonvolatile floating gate memory device
JPS61171167A (ja) 不揮発性半導体記憶装置
JPS6322398B2 (nl)
JPH0560267B2 (nl)

Legal Events

Date Code Title Description
RE Patent lapsed

Owner name: INTERUNIVERSITAIR MICRO-ELEKTRONICA CENTRUM VZW

Effective date: 19970131