BE1001065A3 - Conversion du mode de signaux de commande pour ordinateurs. - Google Patents
Conversion du mode de signaux de commande pour ordinateurs. Download PDFInfo
- Publication number
- BE1001065A3 BE1001065A3 BE8701347A BE8701347A BE1001065A3 BE 1001065 A3 BE1001065 A3 BE 1001065A3 BE 8701347 A BE8701347 A BE 8701347A BE 8701347 A BE8701347 A BE 8701347A BE 1001065 A3 BE1001065 A3 BE 1001065A3
- Authority
- BE
- Belgium
- Prior art keywords
- mode
- control
- control signal
- software
- signal
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Programmable Controllers (AREA)
- Microcomputers (AREA)
- Bus Control (AREA)
- Control By Computers (AREA)
- Stored Programmes (AREA)
Abstract
Dispositif d'ordinateur personnel comportant une unité de commande d'interruption associée et qui est de préférence conçu pour fonctionner avec des programmes et répondre à des signaux de commande relatifs aux interruptions dans un mode tel que le mode sensible aux niveaux, mais comporte des circuits qui permettent au système de convertir et de répondre à des signaux de commande de logiciel relatifs à des interruptions dans un autre mode tel que le mode sensible aux fronts, le système, dans ce cas, traitant les signaux en mode sensible aux fronts exactement comme s'il s'agissait de signaux en mode sensible aux niveaux.
Description
<Desc/Clms Page number 1> EMI1.1 POUR ORDINATEURS Art anterieur La presente invention concerne les systemes de calcul comportant des unites de commande d'interruption et plus particulierement des systemes plus efficaces qui sont conditionnes pour convertir et repondre ä des signaux de commande de logiciel concernant des interruptions, ces signaux de commande etant normalement incompatibles avec le systeme. On connalt des systemes de ce type dans l'art antérieur comme par exemple les ordinateurs personnels IBM XT et * AT, qui comportent une ou plusieurs unités de commande d'interruption programmables interconnectées dans le système et qui traitent les interruptions dans ledit système et ainsi réduisent le temps consacre par l'unite centrale de traitement (CPU) au logiciel et au traitement. On peut citer ä titre d'exemple d'unité de commande d'interruption de ce type, l'unite de commande * d'interruption programmable (PIC) 8259A Intel qui peut manipuler jusqu'S huit interruptions de priorité EMI1.2 * vectorisées pour l'unite CPU. (Intel est une marque de Intel Corporation). Les caractéristiques de l'unite 8259A sont décrites par exemple dans le manuel Intel intitu1é "Microsystem Components Handbook", 1984, pages 2-120 ä 2-137. L'unité PIC 8259A peut entre programmée par des signaux de commande de logiciel pour repondre ä des modes d t interruption déclenchée par un front ou un niveau. 11 est souhaitable avec certains systemes de calcul de fonctionner principalement avec du logiciel qui n'utilise que des signaux de commande de logiciel relatifs aux interruptions dans un seul mode mais de répondre ä des signaux de commande de logiciel relatifs <Desc/Clms Page number 2> aux interruptions issus d''autres configurations de système ou programmes basés sur un mode différent. Resume de l'invention Selon les enseignements de la présente invention, un systeme de calcul personnel comportant une unite de commande d'interruption associee, est de préférence conçu pour fonctionner avec des programmes et répondre ä des signaux de commande de logiciel relatifs aux interruptions dans un mode tel que le mode sensible aux niveaux, mais comprend des circuits qui permettent au système de convertir et de répondre à des signaux de commande de logiciel relatifs ä des interruptions dans un autre mode comme le mode sensible aux ou declenche par les fronts, le système traitant ainsi les signaux en mode sensible aux fronts d'une maniere compatible comme s'il s'agissait de signaux en mode sensible aux niveaux. La pratique de la présente invention offre un avantage significatif étant donné que le logiciel, y compris les programmes d'applications, qui serait autrement incompatible, est rendu compatible et qu'un grand nombre de ces programmes peuvent être utilises dans le système. Dans la réalisation préférée décrite ici, le systeme de calcul personnel utilise du logiciel qui ne delivre normalement que des signaux de commande d'interruption sensibles aux niveaux en permanence. 11 est souhaitable de pouvoir utiliser du logiciel qui serait autrement incompatible, délivrant des signaux de commande d'interruption sensibles aux fronts. Une logique de circuits est ajoutee au système sensible aux niveaux et intercepte tous les signaux de commande d'interruption <Desc/Clms Page number 3> sensibles aux fronts et les traite de la meme manière que des signaux de commande sensibles aux niveaux. Les principes de reponse et de conversion peuvent etre appliques à la situation inverse, c'est ä dire signaux de commande sensibles aux fronts contre signaux de commande sensibles aux niveaux ainsi qu'au traitement de types de signaux de commande autres que des signaux de commande d'interruption. Pour une meilleure comprehension de la presente invention ainsi que d'autres caracteristiques et avantages de celle ci, on se reportera ä la description qui va suivre faite ä l'aide des dessins ci joints et aux revendications annexees à ce document et qui délimitent le cadre de la presente invention. Breve description des dessins En se reportant aux dessins, on voit que : La figure 1 represente un Systeme de calcul comprenant une unite Pu, une unite de commande d'interruption programmable et une logique de commande de mémoire intermediaire et decodage pour traiter des signaux de commande d'interruption selon la presente invention. Les figures 2A et 2B illustrent respectivement le format d'un mot de commande d'initialisation représentatif (ICW1) et d'un mot de commande d'operation (OCW1) utilises dans le système de la figure 1. La figure 3 montre des details de la logique de commande de mémoire intermédiaire de la figure 1 comprenant une ligne de conditionnement d'écriture et une ligne de conditionnement de lecture. <Desc/Clms Page number 4> La figure 4 est un schéma chronologique montrant les formes d'ondes des signaux génerés pendant l'initialisation de l'unité de commande d'interruption programmable, et montrant plus particulièrement l'utilisation du mot de commande ICW1. Les figures 5A, 5B et 5C illustrent la logique et les conditions particulières au fonctionnement de la ligne de conditionnement de lecture de la figure 3. Les figures 6A, 6B et 6C montrent la logique et les conditions de fonctionnement du circuit de conditionnement de lecture de la figure 3. Description détaillée Le système de calcul de la figure 1 comprend une unité centrale de traitement (CPU) 1 interconnectee avec une unité de commande d'interruption programmable (PIC) 2 et au moyen du bus 3 (comprenant le bus d'adresse 14 et EMI4.1 le bus de données 17) avec d'autres Elements comprenant les dispositifs d'entrée/sortie (E/S) 6-8, une mémoire ä accès aléatoire (RAM) 10 et une memoire permanente (ROM) 11. Des signaux d'adresse sont diriges par le bus 14 au bloc de décodage d'adresses et, de décodage d'instructions 15 et des signaux de données sont diriges par le bus de donnees 17 au bloc 15 et ä la logique de commande de mémoire intermediaire 20. Divers signaux de données, de statuts et de commande sont délivrés comme le signal de sélection microplaquette sur la ligne 25, le signal d'adresse "0" sur la ligne 26 et le signal de résultat décodage sur la ligne 27, ce qui represente un signal-conditionnement ecriture (ligne 27a, Figure 3) ou un signal-conditionnement lecture (ligne 27b, Figure 3). L'unité de commande de <Desc/Clms Page number 5> mémoire intermédiaire delivre des données au moyen du bus 17a ä l'unite de commande d'interruption 2. L'unité de commande d'interruption programmable 2 manipule jusqu'à huit interruptions de priorite vectorisees pour l'unite CPU 1 au moyen des huit lignes IR0, IR1, IR2, etc. ä IR7 par le bus 30. Trois dispositifs E/S 6-8 seulement sont représentés connectés dans le système de la figure 1 aux lignes IRO, IR1 et IR2. L'unite de commande d'interruption 2 fonctionne comme une unite de gestion generale. Elle accepte des requêtes des disposi tifs EIS, détermine laque11e des requêtes ä l'entree a l'importance la plus élevée (priorité), détermine si une requete ä l'entree a une valeur de priorité plus élevée que le niveau couramment servi et délivre une interruption par la ligne (INT) 31 à l'unité CPU en se fondant sur cette determination. Chaque dispositif E/S a généralement un programme spécial ou "routine" qui est associé à ses exigences fonctionnelles ou operationnelles spécifiques et est appelé "routine de service". L'unite de commande d'interruption 2, après avoir délivre une interruption EMI5.1 ä l'unite CPU 1, delivre des informations ä l'unité CPU 1 qui peuvent "indiquer" le compteur programme ä la routine de service associée au dispositif demandeur. Ce "pointeur" est une adresse d'une table de vectorisation et elle est considérée comme une donnée vectorisee. Une sélection de modes de priorité est disponible pour le programmeur si bien que la manière suivant laquelle les requetes sont traitées par l'unité de commande d'interruption 2 peut. être configurée pour répondre aux exigences du système. Les modes de priorite peuvent être dynamiquement changés ou reconfigurés n I importe <Desc/Clms Page number 6> quand pendant le programme principal. Ainsi, la structure d'interruption peut être definite comme requis. La séquence d'interruption est entièrement décrite dans le manuel"Microsystem Components Handbook" indiqué précédemment. Programmation de l'unité 8259A L'unite de commande d'interruption 2 accepte deux types de mots de commande générés par l'unité CPU 1. (1) Mots de commande d'initialisation (ICW) : Le format de ICW1 est représenté ä la figure 2A. Avant de pouvoir commencer une opération normale, l'unite de commande d'interruption 2 doit être amenée ä un point de debut par une sequence de 2 ä 4 multiplets synchronisés par des impulsions WR. (2) Mots de commande d'operation (OCW) : Le format de OCW1 est représenté ä la figure 2B. Ce sont les mots de commande qui commande le fonctionnement de l'unité 8259A dans divers modes d'interruption. Ces modes sont décrits dans le manuel indique précédemment et sont : a) Le mode entièrement imbrique EMI6.1 b) Le mode ä priorite tournante c) Le mode ä masque spécial d) Le mode sélectif Les mots OCW peuvent être écrits dans l'unité 8259A n'importe quand après l'initialisation. Chaque fois qu'un signal de commande est délivré avec AO=0 et D4=1, ceci est interprété comme le mot de <Desc/Clms Page number 7> commande d'initialisation 1 (ICW1). ICWl commence la séquence d'initialisation pendant laquelle ce qui suit se déroule automatiquement. a) Le circuit de detection de front est restauré, ce qui signifie qu'ä la suite de l'initialisation, une entree de requête d'interruption (IR) doit assurer une transition niveau bas ä niveau haut pour generer une interruption. b) Le registre de masques d'interruptions est efface. c) La priorite 7 est attribuée à l'entrée IR7. d) L'adresse de mode asservi est etablie à 7. e) Le mode ä masque spécial est efface et le signal de lecture statut est conditionné ä IRR. f) Si IC=0, toutes les fonctions sélectionnées sur ICW4 sont alors conditionnées ä zéro. Les modes déclenchés par les fronts et les niveaux sont programmes en utilisant le bit 3 dans ICWl. Voir la figure 2A. Si LTIM="0", une requête d'interruption sera reconnue par une transition niveau bas ä niveau haut sur une entree IR. L'entree IR peut rester au niveau haut sans generer une autre interruption. Si LTIM="l", une requête d'interruption sera reconnue par un niveau "haut" sur une entree IR et il n'y a pas besoin de detection de front. La requete d'interruption doit être retiree avant la deliverance du signal de commande EOI ou avant le conditionnement de l'interruption CPU pour eviter l'apparition d'une seconde interruption. Le système de calcul de la figure 1 est configure pour fonctionner normalement avec du logiciel comme des <Desc/Clms Page number 8> programmes d'applications qui délivrent des signaux de commande relatifs ä des interruptions (ICW1) au moment de l'initialisation qui établit principalement un mode sensible aux niveaux pour l'unité de commande d'interruptions 2. 11 est souhaitable de maintenir l'unité de commande d'interruptions 2 dans un tel mode sensible aux niveaux pour ameliorer les performances et réduire les problèmes de bruit qui résultent en une fausse detection d'une interruption. Cependant, lorsque ceci est assuré, le logiciel qui délivre des signaux de commande sensibles aux fronts comme le signal ICW1 en mode sensible aux fronts, au moment de l'initialisation, devient incompatible. Si l'unité de commande d'interruptions 2 est programmée en mode sensible aux fronts par du logiciel écrit pour d'autres systèmes de calcul, le système ne terminera pas la séquence d'interruption. De la logique est ajoutée pour eviter l'initialisation de l'unite de commande en mode sensible aux fronts. Cette caractéristique assure la compatibilité du programme avec d'autres systemes. Un système ne présentant pas cette caractéristique est susceptible d'être moins compatible avec les applications de logiciel de calculateur personnel pre-existant. A la figure l, chaque fois qu'un signal de commande déclenché par un front, est décodé par le bloc 15, le bloc logique de commande de mémoire intermédiaire 20 piège les signaux de commande et l'unité de commande est conditionnée pour répondre de la mêrne manière que si un signal de commande sensible ä un niveau était reçu. Le mode sensible aux fronts est actif pendant le premier mot de commande d'initialisation (ICW1). L'apparition de cette condition est détectée et le bit de donnees LTIM pour le mode etabli sur le bus 17a, est <Desc/Clms Page number 9> passé dans un mode sensible aux niveaux. La logique requise pour cette fonction au bloc 20 comprend des mémoires intermédiaires ä trois états pour transférer les données bidirectionnelles avec un peu de logique de support pour effectuer le décodage. Des détails sont représentés ä la figure 3. A la figure 3, on voit une mémoire intermédiaire de donnees 35 qui délivre des données par le bus 17a ä l'unite de commande d'interruption (PIC) 2. Une autre unite PIC 2a peut être prevue, si on le desire, avec la selection appropriee de l'une des deux pendant le fonctionnement. La logique de commande de mémoire intermédiaire 20 comprend les blocs 40 et 47 et une resistance 52. Comme indique, le resultat du décodage 27 représente soit un signal-conditionnement ecriture sur la ligne 27a, soit un signal-conditionnement lecture sur la ligne 27b issue d'un port dans 15a du bloc de décodage d'adresse et d'instruction 15. Un signal-conditionnement ecriture au bloc 40 commande des operations d'ecriture impliquant des unites de commande d'interruption 2 ou 2a. Une autre logique d'écriture comprend les blocs 43-45. Un signal -conditionnement lecture au bloc 47 commande des opérations de lecture impliquant les unites de commande d'interruption 2 et 2a. Une autre logique de lecture comprend les blocs 48 et 49. A la figure 3, lorsqu'un mot de commande est écrit à l'une des unités de commande d'interruption 2 ou 2a, le signal -conditionnement écriture sur la ligne 27a est actif sauf pendant une écriture pour le mot de commande ICW1. En n'activant pas le signal-conditionnement ecriture pendant une écriture pour ICW1, le bit de donnée 3 du signal de commande est maintenu au niveau haut par la résistance 52. Lorsque le bit de donnée 3=1 pendant une écriture à ICW1, l'unite de commande <Desc/Clms Page number 10> d'interruption sélectionnée est conditionnée ä ou reste en mode sensible aux niveaux. Les statuts et états des diverses lignes de commande et de données pour les opérations de lecture et d'écriture, mais plus particulièrement pour ICW1 écriture, sont représentés ä la figure 4. Le développement de la logique pour la commande des opérations d'écriture est illustré aux figures 5A-5C et est fondé sur les paramètres suivants : Conditionnement écriture Fonction Ne permet pas aux données issues du bus XDATA d'être dirigées vers l'unite 8259 lorsque le premier mot de commande d'initialisation (ICW1) est en cours d'écriture. ICW1 = Ecriture E/S lorsque (A0=0 et D4=l) (piège) Le developpement logique pour la commande des opérations de lecture est illustré aux figures 6A-6C et est fondé sur les paramètres suivants : Conditionnement lecture Fonction Permet aux donnees issues de l'unité'8259 d'être dirigées vers le bus XDATA pendant un cycle de EMI10.1 lecture ä la microplaquette ou pendant un cycle INTA ä la microplaquette. Donc, que les uni tés de commande soient prévues pour être programmees en mode sensible aux niveaux ou en mode sensible aux fronts, le circuit modifie toujours le signal de commande au mode sensible aux niveaux. <Desc/Clms Page number 11> En outre, il est évident que les principes inventifs enonces ici peuvent être appliqués A la conversion du mode de commande sensible aux niveaux au mode de commande sensible aux fronts et ä la conversion de types de signaux de commande autres que des signaux de commande d'interruption et dans d'autres circonstances où il est souhaitable d'établir une compatibilite entre plusieurs systemes, programmes ou logiciels autrement incompatibles. De plus ou en alternance, le signal de conditionnement d'ecriture peut être utilise pour signaler ä l'unité de traitement qu'un signal de commande declenche par un front a ete détecté. Cette information peut être utilisee par le processeur pour indiquer d'autres defauts (code dépendant du temps, décodages E/S incomplets, essais de transfert de donnees avec un equipement non connecte) qui peuvent être associes ä des signaux de commande déclenchés par un front. L'unite de traitement peut alors décider de discontinuer l'operation, de modifier l'opération ou de poursuivre avec les défauts. Bien qu'une realisation preferee de la presente invention ai t été décri te et illustrée ici, il est evident qu'il n'est pas question de limiter ladite invention ä la realisation précise décrite ici et que tous nos droits sont réservés en ce qui concerne tous les changements et modifications qui pourraient y entre apportes dans le cadre de celle ci tel que défini par les revendications ci jointes.
Claims (13)
- Revendications Systeme de calcul normalement concu pour fonctionner avec des signaux de commande de logiciel dans un premier mode de commande, caractérisé en ce qu'il comprend : un dispositif programmable capable de fonctionner sous la commande d'un signal de commande soit dans ledit premier mode, soit dans un second mode, et des moyens de détection pouvant fonctionner avant la transmission d'un signal de commande audit dispositif programmable, pour détecter des signaux de commande de logiciel dans l'un ou l'autre mode et si un signal de commande dans ledit second mode est détecté avant la transmission dudit signal de commande dans ledit second mode audit dispositif programmable, pour convertir ledit signal de commande dans ledit second mode en signal de commande dans ledit premier mode.
- 2. Systeme selon la revendication 1 dans lequel lesdits signaux de commande de logiciel sont delivres par ledit calculateur pendant une periode d'initialisation permettant de conditionner ledit dispositif programmable.
- 3. Systeme selon la revendication 1 ou 2 dans lequel lesdits moyens de detection comprennent des EMI12.1 circuits presentant une logique de commande d'ecriture et de lecture pour commander le transfert des données vers et depuis ledit dispositif programmable pendant le déroulement des opérations effectuees par le système, lesdits circuits pouvant fonctionner sous la commande de signaux de commande issus du calculateur pour <Desc/Clms Page number 13> décoder tout signal de commande de logiciel dans le second mode et le transformer en un signal de commande dans ledit premier mode.
- 4. Systeme selon la revendication 1, 2 ou 3 dans lequel lesdits moyens de detection dirigent un signal vers ledit calculateur pour indiquer une conversion de mode, ce qui fait que ledit calculateur determine en outre si le logiciel qui a généré ledit signal de commande de logiciel est compatible avec le systeme de calcul.
- 5. Système selon l'une quelconque des revendications précédentes dans lequel lesdits signaux de commande comprennent un nombre predetermine de bits de données et de commande et dans lequel la distinction entre un signal de commande dans le premier mode et un signal de commande dans le second mode est assurée par l'inspection logique d'un emplacement de bit particulier dans lesdits mots de commande et dans lequel lesdits circuits convertissent ledit emplacement de bit particulier en un bit de commande dans le premier mode avant transmission audit dispositif programmable.
- 6. Systeme de calcul normalement concu pour fonctionner avec des signaux de commande de logiciel dans un mode sensible aux niveaux, caractérisé en ce qu'il comprend : une unite de commande d'interruption programmable capable de fonctionner soit en mode sensible aux fronts, soit en mode sensible aux niveaux, et des moyens de detection pouvant fonctionner avant la transmission du signal de commande ä ladite unite de commande d'interruption pour detecter des <Desc/Clms Page number 14> signaux de commande de logiciel dans l'un ou l'autre mode et si un signal de commande en mode sensible aux fronts est détecté, pour convertir ledit signal de commande en mode sensible aux fronts en signal de commande en mode sensible aux niveaux.
- 7. Systeme selon la revendication 6 dans lequel lesdits signaux de commande de logiciel sont délivrés par ledit calculateur pendant une periode d'initialisation pour conditionner ladite unite de commande d'interruption programmable.
- 8. Systeme selon la revendication 6 ou 7 dans lequel lesdits moyens de détection comprennent une logique de commande de mémoire intermédiaire presentant des elements de commande d'ecriture et de lecture pour commander le transfert des donndes vers et depuis ladite unité de commande d'interruption programmable pendant le deroulement des operations du systeme, ladite logique de commande de memoire intermediaire pouvant fonctionner sous la commande de signaux du calculateur pour decoder tout signal de commande de logiciel dans le second mode et pour passer ledit signal de commande dans ledit premier mode.
- 9. Systeme selon la revendication 8,9 ou 10 dans lequel lesdits signaux de commande comprennent un nombre predetermine de bits de donnees et dans lequel la distinction entre un signal de commande dans un premier mode et un signal de commande dans un second mode est assuree par l'inspection logique d'un emplacement de bit particulier dans lesdits mots de commande et dans lequel ladite logique de commande de mémoire intermediaire convertit ledit emplacement de bit particulier en <Desc/Clms Page number 15> un bit de statut de premier mode avant transmission ä ladite unite de commande dlinterruption programmable.
- 10. Systeme selon l'une quelconque des revendications 6 à 9 dans lequel lesdits moyens de detection dirigent un signal vers ledit calculateur, indiquant une conversion de mode dudit signal de commande en mode sensible aux fronts en un signal de commande en mode sensible aux niveaux, ce qui fait que ledit calculateur determine en outre si le logiciel qui a généré ledit signal de commande en mode sensible aux fronts est compatible avec ledit systeme de calcul.
- 11. Systeme de calcul normalement conçu pour fonctionner avec des signaux de commande de logiciel dans un mode selectionne et prefere choisi entre le mode sensible aux niveaux et le mode sensible aux fronts, caractérisé en ce qu'il comprend : une unité de commande d'interruption programmable capable de fonctionner soit dans un mode sensible aux fronts, soit dans un mode sensible aux niveaux, et des moyens de détection pouvant fonctionner avant la transmission d'un signal de commande de logiciel ä ladite unite de commande d'interruption pour detecter des signaux de commande de logiciel dans l'un ou l'autre mode et si un signal de commande de logiciel qui n'est pas dans le mode selectionne et prefere, est détecte,pour convertir ledit signal de commande de mode en un dit signal de commande dans le mode sélectionné et préféré. <Desc/Clms Page number 16>
- 12. Système selon la revendication 11 dans lequel lesdits moyens de détection comprennent une logique de commande de memoire intermediaire presentant des elements de commande d'ecriture et de lecture pour commander le transfert des données vers et depuis ladite unite de commande d'interruption programmable pendant le deroulement des operations assurees par le Systeme,ladite logique de commande de memoire intermediaire pouvant fonctionner sous la commande de signaux du calculateur pour decoder tout signal de commande de logiciel non sélectionné et préféré et passer ledit signal de commande ä traiter dans un statut de signal de commande selectionne et préféré.
- 13. Systeme selon la revendication 11 ou 12 dans lequel lesdits moyens de détection dirigent un signal vers ledit calculateur, indiquant une conversion de mode d'un signal de commande de logiciel qui n'est pas dans le mode selectionne et prefere en un signal de commande dans le mode selectionne et préféré, ce qui fait que ledit calculateur determine en outre si le logiciel qui a généré le signal de commande de logiciel qui n'est pas dans le mode selectionne et prefere, est compatible avec ledit système de calcul.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/029,511 US4890219A (en) | 1987-03-24 | 1987-03-24 | Mode conversion of computer commands |
Publications (1)
Publication Number | Publication Date |
---|---|
BE1001065A3 true BE1001065A3 (fr) | 1989-06-27 |
Family
ID=21849411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
BE8701347A BE1001065A3 (fr) | 1987-03-24 | 1987-11-26 | Conversion du mode de signaux de commande pour ordinateurs. |
Country Status (22)
Country | Link |
---|---|
US (1) | US4890219A (fr) |
EP (1) | EP0283581B1 (fr) |
JP (1) | JPS63241640A (fr) |
KR (1) | KR950001417B1 (fr) |
CN (1) | CN1012537B (fr) |
AR (1) | AR243693A1 (fr) |
AT (1) | ATE74455T1 (fr) |
BE (1) | BE1001065A3 (fr) |
BR (1) | BR8800736A (fr) |
CA (1) | CA1290069C (fr) |
DE (3) | DE3778010D1 (fr) |
ES (1) | ES2031489T3 (fr) |
FR (1) | FR2613097A1 (fr) |
GB (1) | GB2202658B (fr) |
GR (1) | GR3004854T3 (fr) |
HK (1) | HK33392A (fr) |
IT (1) | IT1216131B (fr) |
MY (1) | MY102292A (fr) |
NL (1) | NL185964C (fr) |
PH (1) | PH24865A (fr) |
SG (1) | SG5692G (fr) |
SU (1) | SU1637672A3 (fr) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1319441C (fr) * | 1988-09-09 | 1993-06-22 | Paul R. Culley | Controleur d'interruption programmable |
US5101497A (en) * | 1988-09-09 | 1992-03-31 | Compaq Computer Corporation | Programmable interrupt controller |
US5412800A (en) * | 1989-05-25 | 1995-05-02 | Cirrus Logic, Inc. | System for running incompatible graphics programs |
JPH0375937A (ja) * | 1989-08-18 | 1991-03-29 | Nec Corp | 割込制御回路 |
US5261107A (en) * | 1989-11-03 | 1993-11-09 | International Business Machines Corp. | Programable interrupt controller |
GB9012950D0 (en) * | 1989-11-03 | 1990-08-01 | Ibm | Programmable interrupt controller |
US5379404A (en) * | 1990-03-16 | 1995-01-03 | Motorola, Inc. | Plug code for automatically recognizing and configuring both non-microprocessor and microprocessor based radio frequency communication devices |
CA2115210C (fr) * | 1993-04-21 | 1997-09-23 | Joseph C. Andreshak | Ordinateur interactif reconnaissant les instructions vocales |
US6145047A (en) * | 1994-05-19 | 2000-11-07 | Vlsi Technology Inc. | Circuit and method for converting interrupt signals from level trigger mode to edge trigger mode |
JPH10502197A (ja) * | 1994-06-28 | 1998-02-24 | インテル・コーポレーション | Pci−isa割込みプロトコルコンバータ及び選択機構 |
US5619703A (en) * | 1995-06-06 | 1997-04-08 | Cirrus Logic, Inc. | Apparatus and method for supporting multiple interrupt protocols with unequal number of interrupt request signals |
US5848277A (en) * | 1996-02-12 | 1998-12-08 | Ford Motor Company | Method for providing both level-sensitive and edge-sensitive interrupt signals on a serial interface between a peripheral and host |
US5740452A (en) * | 1996-03-29 | 1998-04-14 | Vlsi Technology, Inc. | System for passing Industry Standard Architecture (ISA) legacy interrupts across Peripheral Component Interconnect (PCI) connectors and methods therefor |
US6735655B1 (en) * | 1999-09-29 | 2004-05-11 | Emc Corporation | Interrupt request controller |
US20030018842A1 (en) * | 2001-07-19 | 2003-01-23 | Donald Harbin | Interrupt controller |
JP2008257549A (ja) * | 2007-04-06 | 2008-10-23 | Nec Electronics Corp | マイクロコンピュータの制御回路及び制御方法 |
DE102019134907A1 (de) * | 2019-12-18 | 2021-06-24 | Endress+Hauser Flowtec Ag | Elektronik |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3938101A (en) * | 1973-12-26 | 1976-02-10 | International Business Machines Corporation | Computer system with post execution I/O emulation |
EP0169565A2 (fr) * | 1984-07-25 | 1986-01-29 | Nec Corporation | Microprocesseur compatible avec chaque logiciel représenté par différents types de formats d'instructions |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4127896A (en) * | 1977-08-10 | 1978-11-28 | Bunker Ramo Corporation | Bidirectional interface utilizing read-only memory, decoder and multiplexer |
US4236204A (en) * | 1978-03-13 | 1980-11-25 | Motorola, Inc. | Instruction set modifier register |
US4425618A (en) * | 1981-11-23 | 1984-01-10 | Bell Telephone Laboratories, Incorporated | Method and apparatus for introducing program changes in program-controlled systems |
US4590556A (en) * | 1983-01-17 | 1986-05-20 | Tandy Corporation | Co-processor combination |
US4695945A (en) * | 1985-02-28 | 1987-09-22 | International Business Machines Corporation | Processor I/O and interrupt filters allowing a co-processor to run software unknown to the main processor |
JP2609220B2 (ja) * | 1985-03-15 | 1997-05-14 | ソニー株式会社 | マルチ・プロセツサ・システム |
US4779187A (en) * | 1985-04-10 | 1988-10-18 | Microsoft Corporation | Method and operating system for executing programs in a multi-mode microprocessor |
JPS6228838A (ja) * | 1985-07-31 | 1987-02-06 | Nec Corp | 割込制御回路 |
JPS63141134A (ja) * | 1986-12-04 | 1988-06-13 | Mitsubishi Electric Corp | 割込制御装置 |
JP2001118629A (ja) * | 1999-10-18 | 2001-04-27 | Jst Mfg Co Ltd | コネクタ及びコネクタに装着された電子モジュールの冷却方法 |
-
1985
- 1985-02-05 PH PH36463A patent/PH24865A/en unknown
-
1987
- 1987-03-24 US US07/029,511 patent/US4890219A/en not_active Expired - Lifetime
- 1987-11-26 BE BE8701347A patent/BE1001065A3/fr not_active IP Right Cessation
- 1987-11-27 FR FR8716749A patent/FR2613097A1/fr active Pending
- 1987-12-10 GB GB8728925A patent/GB2202658B/en not_active Revoked
- 1987-12-15 DE DE8787118543T patent/DE3778010D1/de not_active Expired - Fee Related
- 1987-12-15 EP EP87118543A patent/EP0283581B1/fr not_active Expired - Lifetime
- 1987-12-15 ES ES198787118543T patent/ES2031489T3/es not_active Expired - Lifetime
- 1987-12-15 AT AT87118543T patent/ATE74455T1/de not_active IP Right Cessation
- 1987-12-25 JP JP62327582A patent/JPS63241640A/ja active Granted
-
1988
- 1988-02-04 CA CA000558104A patent/CA1290069C/fr not_active Expired - Fee Related
- 1988-02-23 CN CN88100756A patent/CN1012537B/zh not_active Expired
- 1988-02-23 BR BR8800736A patent/BR8800736A/pt not_active Application Discontinuation
- 1988-02-24 KR KR1019880001892A patent/KR950001417B1/ko not_active IP Right Cessation
- 1988-02-24 MY MYPI88000183A patent/MY102292A/en unknown
- 1988-03-15 AR AR88310305A patent/AR243693A1/es active
- 1988-03-17 NL NLAANVRAGE8800652,A patent/NL185964C/xx not_active IP Right Cessation
- 1988-03-18 IT IT8819826A patent/IT1216131B/it active
- 1988-03-23 DE DE8803950U patent/DE8803950U1/de not_active Expired
- 1988-03-23 DE DE3809831A patent/DE3809831A1/de active Granted
- 1988-03-23 SU SU4355584A patent/SU1637672A3/ru active
-
1992
- 1992-01-22 SG SG56/92A patent/SG5692G/en unknown
- 1992-05-07 HK HK333/92A patent/HK33392A/xx unknown
- 1992-06-10 GR GR920401207T patent/GR3004854T3/el unknown
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3938101A (en) * | 1973-12-26 | 1976-02-10 | International Business Machines Corporation | Computer system with post execution I/O emulation |
EP0169565A2 (fr) * | 1984-07-25 | 1986-01-29 | Nec Corporation | Microprocesseur compatible avec chaque logiciel représenté par différents types de formats d'instructions |
Non-Patent Citations (2)
Title |
---|
IBM TECHNICAL DISCLOSURE BULLETIN, vol. 29, no. 6, novembre 1986, pages 2380-2381, New York, US; "Interrupt sharing for personal computer" * |
NEW ELECTRONICS, vol. 29, no. 6, novembre 1986, page 24; W. MILLAR: "Interfacing the ADC0808" * |
Also Published As
Publication number | Publication date |
---|---|
NL185964C (nl) | 1990-08-16 |
KR880011652A (ko) | 1988-10-29 |
FR2613097A1 (fr) | 1988-09-30 |
SG5692G (en) | 1992-03-20 |
DE3809831A1 (de) | 1988-10-06 |
HK33392A (en) | 1992-05-15 |
CA1290069C (fr) | 1991-10-01 |
JPS63241640A (ja) | 1988-10-06 |
AR243693A1 (es) | 1993-08-31 |
GB8728925D0 (en) | 1988-01-27 |
IT8819826A0 (it) | 1988-03-18 |
GR3004854T3 (fr) | 1993-04-28 |
EP0283581A2 (fr) | 1988-09-28 |
DE3778010D1 (de) | 1992-05-07 |
EP0283581A3 (en) | 1989-03-22 |
GB2202658B (en) | 1991-07-31 |
US4890219A (en) | 1989-12-26 |
ATE74455T1 (de) | 1992-04-15 |
DE3809831C2 (fr) | 1989-09-07 |
DE8803950U1 (de) | 1988-06-30 |
JPH0512736B2 (fr) | 1993-02-18 |
PH24865A (en) | 1990-12-26 |
SU1637672A3 (ru) | 1991-03-23 |
MY102292A (en) | 1992-05-15 |
KR950001417B1 (ko) | 1995-02-24 |
BR8800736A (pt) | 1988-10-11 |
CN1012537B (zh) | 1991-05-01 |
GB2202658A (en) | 1988-09-28 |
IT1216131B (it) | 1990-02-22 |
NL185964B (nl) | 1990-03-16 |
NL8800652A (nl) | 1988-10-17 |
ES2031489T3 (es) | 1992-12-16 |
EP0283581B1 (fr) | 1992-04-01 |
CN88100756A (zh) | 1988-10-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
BE1001065A3 (fr) | Conversion du mode de signaux de commande pour ordinateurs. | |
US6564286B2 (en) | Non-volatile memory system for instant-on | |
EP0481881B1 (fr) | Circuit intégré à sécurité d'accès amélioré | |
US6826710B2 (en) | System and method for providing a fault-resilient boot | |
US9563439B2 (en) | Caching unified extensible firmware interface (UEFI) and/or other firmware instructions in a non-volatile memory of an information handling system (IHS) | |
EP4002099A1 (fr) | Composant de micrologiciel avec informations de dépendance auto-descriptives | |
CN100397286C (zh) | 动态控制时钟信号的***和方法 | |
FR2632090A1 (fr) | Commande du fonctionnement en pipe-line d'un systeme de micro-calculateur utilisant le dimensionnement dynamique des bus avec un processeur 80386 et une unite de commande d'antememoire 82385 | |
FR2907932A1 (fr) | Systeme et procede de gestion des interruptions de gestion systeme dans un systeme informatique multiprocesseur | |
TW561353B (en) | Automatic reset signal generator integrated into chipset and chipset with reset completion indication function | |
FR2632092A1 (fr) | Circuit de conditionnement d'ecriture d'antememoire retarde pour un systeme de microcalculateur a bus double comprenant une unite 80386 et une unite 82385 | |
EP0395749A1 (fr) | Procede et dispositif de protection et d'universalisation d'un logiciel | |
US7206930B2 (en) | Method and apparatus for reducing strapping devices | |
FR2902254A1 (fr) | Pilotage d'un dispositif multifonctions | |
TW200821844A (en) | Serial peripheral interface controlling apparatus and system thereof and method for judging whether serial peripheral interface device supporting fast read command | |
KR100388961B1 (ko) | 정보처리시스템의 플래쉬 롬의 데이터 복구 제어장치 | |
CN110199261B (zh) | 时钟比较器符号控制的***、方法和计算机可读存储介质 | |
TWI557577B (zh) | 用於防止地址衝突之系統及其方法 | |
FR2696561A1 (fr) | Micro-calculateur pouvant fonctionner en mode d'émulation avec des périphériques internes et externes. | |
US11853209B2 (en) | Shared memory workloads using existing network fabrics | |
US20170351566A1 (en) | Correcting a data storage error caused by a broken conductor using bit inversion | |
EP0636984B1 (fr) | Procédé et dispositif de contrÔle des données dans un calculateur | |
TWI707272B (zh) | 可執行指令的電子裝置以及指令執行方法 | |
Tyson et al. | How pcs work | |
FR2617997A1 (fr) | Micro-ordinateur a memoire programmable, pour le controle du nombre des temps d'ecriture dans la memoire |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RE | Patent lapsed |
Owner name: INTERNATIONAL BUSINESS MACHINES CORP. Effective date: 19931130 |