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Unite de vérification de séquence pour un circuit de remise en séquence duplex à, multiplexage dans le temps.
Fondement de l'Invention
La présente invention concerne des systemes de transmission numériques et, plus particulierement, le maintien d'une mise en séquence correcte entre des exemplaires multiples d'un équipement à champs de me sure numériques à multiplexage dans le temps.
Les systèmes modernes de telecommuniea- tions transmettent rapidement d'importantes quantités de données entre des systèmes. On utilise des champs de mesure numériques pour raccorder ces systèmes et pour transmettre ces données. Le Systeme de commutation comporte habituellement un certain nombre de champs de mesure numériques, chacun d'eux transmettant des données & grande vitesse entre des systèmes de commutation.
Pour des raisons d'ordre public, ces systèmes de commutation doivent etre hautement fiables. Afin d'obtenir cette fiabilité, ces systèmes sont souvent mis en oeuvre avec un équipement redondant. Ce schema redondant est une façon de conférer, au système, une insensibilité aux défaillances. En d'autres mots, si une partie du système vient ä défaillir, une seconde partie de ce système exécute exactement le meme processus. Ce systeme fonctionne correctement, mais dans un mode simplex.
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L'équipement redondant fonctionne spéci- fiquement dans un mode synchrone, empêchant ainsi le temps de panne total du système suite au passage d'un exemplaire de l'equipement à l'autre. On prevoit également un moyen de détection de défaillances si les deux exemplaires diffèrent l'un de l'autre.
Dans les brevets des Etats-Unis d'Amerique n 4. 531. 210 et 4. 507. 780, on décrit des unites de contrôle à champs de mesure numériques duplex pour un système de ce type. Ce système est le Systeme GTD-5 EAX fabriqué par "GTE Communication Systems Corporation", à savoir la Demanderesse de la présente demande. Ces brevets révèlent des unités de contrôle numériques en duplex fonctionnant en synchronisme. Toutefois, ces unites de contrôle numériques desservent un certain nombre de champs de mesure numériques et, par conséquent, elles nécessitent une opération de multiplexage.
En raison des données transmises ä grande vitesse et de la nature de l'analyse, les temps de propagation des signaux à travers des circuits semblables peuvent varier. En d'autres mots, ä un moment particulier, un exemplaire d'un circuit peut apercevoir un bit de mise en sequence positionné, tandis que l'autre exemplaire en duplex. de. ce circuit ne peut apercevoir le bit de mise. en sequence correspondant. positionne.
En conséquence, il est difficile de maintenir une synchronisation dans des opérations de remise en sequence multip- plexees. Depuis que l'on a découver. t que la mise en sequence appropriée était un processus d'expéri- mentation systématique, la localisation rapide de bits de mise en sequence et de synchronisation facilitera le maintien de la synchronisation de l'équipement à champs de me sure numériques duplex.
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En conséquence, un objet de la présente invention est de fournir une unité en vue de maintenir une mise en séquence correcte entre des exemplaires multiples d'un equipement a champs de mesure numeriques ä multiplexage dans le temps.
SOMMAIRE DE L'INVENTION
Un système de télécommunication est raccordé ä d'autres systèmes de télécommunications par plusieurs champs de mesure numériques. Un de ces systèmes de télécommunications comporte une paire duplex d'unités de contr8le numériques fonctionnant en synchronisme. Une de ces unités de contrôle numériques intervient pour analyser les différents champs de mesure numériques pour une synchronisation de mise en séquence adéquate en tant qu'unite opérante, tandis que l'autre unité de contre numérique de la paire intervient pour analyser les différents champs de mesure numériques pour une synchronisation de mise en séquence adequate, en tant qu'unite de reserve.
Chacune des unités de contrôle numériques comprend une unité de synchronisation de mise en séquence,
Chaque unite de synchronisation de mise en sequence comporte un circuit d'horloge qui intervient pour fournir des signaux périodiques de tranches de temps. Chaque unité de synchronisation de mise en séquènce comportait également un circuit de minutage, une machine d' état et un circuit de vérification d'erreurs.
Le circuit de minutage est raccordé au circuit d'horloge. Le circuit de minutage intervient en réponse aux signaux de traches de temps du circuit d'horloge pour émettre un signal de comptage ayant une fréquence prédéterminée,
La machine d'état est raccordée ä l'autre
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exemplaire de l'unité de contrôle numérique de la paire duplex. La machine d'état est raccordée ä l'exemplaire de l'unité de contrôle numérique renfermant la machine d'état. La machine d'état est également raccordée au circuit de minutage.
La machine d'état intervient en réponse à des signaux d'alarme de mise en séquence de chacune des unites de conrôle numériques pour émettre deux signaux d'état. Ces signaux d'étant ont une première et une seconde valeur, respectivement, et ils correspondent ä un état HOLD END (Fin Maintien).
Chaque unité de contrôle numérique fournit ä la fois une adresse de vérification de mise en sequence et une adresse d'alarme de mise en sequence. L'adresse de verification de mise en séquence indique l'identité du champ de mesure numérique en cours d'examen pour une mise en séquence adequate. L'adresse d'alarme de mise en séquence indique l'identité du champ de mesure numérique qui est hors de la mise en séquence adequate.
Le circuit de verification d'erreur est raccordé à la machine d'état et à l'unite de contrôle numérique correspondante. En réponse à une condition d'égalité de l'adresse de vérification de mise en séquence avec l'adresse d'alarme de. mise en sequence, ainsi qu'en réponse aux signaux d'état représentant l'état HOLD END, le circuit de vérification d'erreur modifie les conditions requises de la vérification d'erreur de la valeur de terreurs de mise en séquence dans les 5 bits précédents de mise en séquence à la valeur de 1 erreur de mise en sequence dans le 1 bit de mise en séquence precedent.
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DES DESSINS La figure l est un schema
BREVE'DESCRIPTIONsystème de commutation illustrant l'interconnexion de champs de mesure numériques avec le système de commutation via des unités de contr81e numéri- ques ; la figure 2 est une structure de bits et de séquences de transmission Tl pour les champs de mesure numériques illustres en figure 1 ; la figure 3 est un schema bloc d'une partie de l'unite de contrôle numérique assurant la conversion serie/parallele des données de champs de mesure numériques et tamponnant les données jusqu'ä 8 champs de mesure numériques la figure 4 est un diagramme schismatique illustrant les principes novateurs de la présente invention ; la figure 5 est un diagramme d'état illustrant le fonctionnement du circuit de remise en séquence.
DESCRIPTION DE LA FORME DE REALISATION PREFEREE
En figure 1, on représente un réseau de commutation numérique temps-espace-temps con- jointement avec l'unite de contrôle commune cor- respondante. Comme le montre cette figure, des postes d'abonnés téléphoniques tels que les postes d'abonnés l et 2, sont raccordés à l'unité de ligne analogique 13.
L'unité de ligne analogique
13 est raccordée aux deux exemplaires de l'unité de controle analogique 14 et 14'. Des minuteries de départ 20 et 20'sont raccordées à 1a paire en duplex d'unités de commutateurs d'espace 30 et 30', lesquels sont, à leur tour, raccordés aux minuteries de terminaison 21 et 211. Les unités de minuteries et de controle 21 et 211
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sont raccordées aux unites de controle 14 et 14'et, finalement, aux postes d'abonnes téléphoniques et 2 via le circuit de ligne analogique 13.
Les unites de contr61e 15 et 151 de mesure au réseau de commutation. L'équipement champs de mesure numérique peut entre en utilisant un de mesure numérique Tl habituellement disponible dans le commerce, tel que le 9004 fabrique Transmission Systems Inc. De 1a une unit6 analogique 16 raccorde des circuits interurbains au réseau de commutation numerique via des unités de contre analogiques 17 et 17'.
Un processeur périphérique CPU 70 contre le de commutation numérique et des unites de contr81e et analogiques. L'unite de ligne analogique 13 et une paire en duplex d'unites de contr81e analogiques 14 et 14'sont connectée directement aux postes phoniques. Une paire double d'unites de controle numérique 15 et 15'contrôle les données PCM entrantes provenant des champs de me De la meme analogique 16 et une paire en duplex d'unites de contr8le analogiques 17 et 171 des circuits interurbains. Les unites de controle et sont chacune en double pour raisons La nature dun de transmission de données de champs de mesure numériques Tl et sa structure sont représentée en figure 2.
Chaque échantillon vocal est constitué de huit
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bits, PCMO-PCM7. PCMO es. t un bit de signe. Les bits PCMI-PCM7 indiquent 1'amplitude de l'échantillon voca1. Le bit PCM1 peut également etre utilisé pour transmettre des indications d'alarme. Le bit PCM7 est utilise pour transmettre des informa- tions de supervision au cours des séquences 6 et 12.
Vingt-quatre échantillons vocaux sont organisés ensemble avec un bit S pour former une sequence. Chaque échantillon vocal de la séquence est associé ä un canal de voix (ou de données). Les canaux sont numérotés de 0 ä 23.
Le bit S est doté d'une configuration périodique qui, lorsqu'elle est détectée, est utilisée pour
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identifier le début de chaque séquence de données.
Douze séquences de données sont organisées pour former une "superséquence". Au cours des séquences 6 et 12 de la superséquence, le bit PCM7 est utilise pour transmettre des informations de supervision associées ä chacun des 24 canaux.
La configuration périodique des données transmises par le bit S lui permet également d'identifier
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les sequences individuelles faisant partie d'une
La configuration que comporte le bit S, est la suivante (le premier bit est associé ä la séquence 0) : \1100011011100". On peut constater qu'au cours des séquences impaires, le bit S forme une configuration alternée de"l" et de"Ö", soit 11101010". Cette configuration alternée est appelée "configuration TS" et elle est utilisée pour identifier la position de départ des séquences.
Au cours des sequences paires, le bit S a la configuration "001110", dans laquelle le premier "l"indique le début de la séquence 6. Cette
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configuration est appelee"configuration elle est utilisée pour identifier la position &
Chaque fois qu'apparaît un bit TS, un détecteur de sequences le compare avec la valeur qu'il escompte apercevoir (des "1" au cours des se- quences 1, 5 et 9; des "0" au cours des sequences 3, 7 et 11). ri-le bit TS est en discordance avec la valeur esccmp- tEe, il est considéré come une. erreur. Si deux erreurs apparaissent au cours de cinq examens consécutifs quelconques de bits TS pour un champ de mesure numérique (support T), on considère alors que le champ de mesure numérique est hors séquence.
Alors intervient un état d'alarme. En fin de compte. une tentative sera entreprise pour remettre ce support T en séquence.
L'examen de bits FS est un procédé analogue ä celui des bits TS.
Lorsqu'on tente d'effectuer une remise en séquence pour un champ de mesure numérique, le détecteur de séquence examine chaque position de bit pour une période de 16 séquences. Si n'importe quelle position de bit a été logiquement introduite au cours de sequences alternées, on supposera alors que cette position de bit est la position de bit correcte de mise en séquence, tandis que le contenu d'un vecteur d'écriture sera remis ä jour pour refléter la. nouvelle posi-
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tion de bit : S.Si la configuration TS correctement alignée, mais si la configuration FS est en erreur, le détecteur de séquence incrémentera un vecteur d'écriture de quatre positions de séquence.
Tel sera le cas chaque fois que la configuration FS est en erreur jusqu'ä ce que, finalement, le
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vecteur d'écriture soit correctement aligne avec la configuration FS entrante.
La figure 3 représente une partie du circuit intervenant dans chacune des unités de contrôle numériques 15 et 15'. Chaque unité de contrôle numérique contrôle jusqu'à 8 champs de mesure numériques. Des unités de contrôle numériques 15 et 15'du type représenté en figure 1 sont des unités de contrôle numériques en duplex.
Ceci signifiejque chaque unité de contrôle numérique 15 et 15'intervient pour la transmission de données entre le système de commutation et les mêmes 8 champs de mesure numériques. De plus, les unités de contrôle numériques 15 et 15' fonctionnent en synchronisme. En d'autres mots, elles jouent le même rôle au meme moment afin de former ainsi un système insensible aux défaillances. Ce système permet qu'une défaillance se produise dans une des unités de contr81e numériques 15 ou 15'et il permet également, au système de commutation, de fonctionner à 1'intervention de l'autre unité de la paire en duplex.
On représente le raccordement de 8
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champs de mesure numériques à une unite de con- tr8le numérique telle que 15 ou 15'. Comme le montre cette figure, les champs de mesure numériques 1 ä 4 sont raccordés au circuit QSIC-1 (circuit d'interface de champs de mesure quadräti- ques). Cette figure montre également que les champs de mesure numériques 5 à 8 sont raccordés
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. de mesure ques 1 à 4 et. 5 à'8 sont également raccordés aux circuits QSIC-1' et QSIC-2' respectivement. Ces circuits'QSIC et les connexions ne sont pas représentés en figure 3.. Chaque circuit.
QSIC
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assure la conversion serie/parallele ou vice versa des champs de mesure numériques et il positionne une signalisation (signal tampon complet) lorsque 8 bits de données ont été recueillis pour un champ de mesure numérique particulier. Chaque circuit QSIC assure ces fonctions pour les quatre champs de mesure numériques auxquels il est raccordé.
Les circuits QSIC-1 et QSIC-2 sont raccordés au LCFD (compensateur de ligne et deter- teur de mise en séquence). Le LCFD analyse chacune des 8 signalisations représentant les 8 champs de me sure numériques à une vitesse deux föls plus rapide que la vitesse de transmission des données d'un champ de mesure numérique. Les données d'un champ de mesure numérique particulier sont relevées lorsque la signalisation est positionnée.
Lorsqu'un exemplaire des LCFD en duplex aperçoit la signalisation pour les donnees positionnees pour un champ de mesure numérique particulier, l'autre exemplaire ne peut apercevoir a ce moment exact la signalisation positionnee. Toutefois, cet exemplaire du LCFD dolt apercevoir la signali-
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sation Bien que en positionnee sur son analyse sulvante.analyse en raison des retards de propagation des signaux ä travers differents cirouits logiques.
En conséquence, afin d'assurer la synchronisation pour des opérations de remise en séquence entre
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les dante, de manière numeriques en duplex 15 et 15', on prévoit . synchronisation 4.
4 b 8
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Chaque exemplaire du LCFD (Line Compensator and Frame Detection Circuit = circuit compensateur de ligne et détecteur de séquence) comprend un circuit du type représente en figure 4. Le Signal-MFALFOUND (My Frame Alarm Found = mon signal d'alarme de séquence trouvé) est transmis du circuit de vérification de séquence de l'exemplaire correspondant. à la mémoire morte program-
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mable 101 ä 32 x 8 bits. Un signal emis par l'autre exemplaire du circuit de verification de séquence est transmis via la ligne-HFALFOUND (His Frame Alarm Found = son signal d'alarme de séquence trouve) à 1a mémoire morte programmable 101.
Six lignes de sortie de données raccordent la mémoire morte programmable 101 ä la bascule HEX (= hexadecimale) 106. Un signal d'horloge transmis sur la ligne CLOCK (= horloge) est également introduit dans la, bascule HEX 106. Deux sorties de la bascule HEX 106 sont réinjectées comme entrees dans la mémoire morte programmable 101. Une des sorties de la bascule HEX 106 est raccordée au compteur à 4 bits 111 via la ligne DLYCTEN (Delay Counter Enable: compteur de retard validé). La bascule HEX 106 est également raccordée au compteur à 4 bits 111 via la ligne DLYCTCLR (Delay Counter Clear = compteur de retard remis à zéro).
L'horloge -est également raccordée aux compteurs à 4 bits 111 et 125 via la ligne CLOCK.
La sortie de report du compteur ä 4 bits 111 est raccordée ä une entrée du compteur à 4 bits 125. Deux des sorties du compteur ä 4 bits 125 sont raccordées ä une porte ET 127. La sortie de la porte ET 127 est raccordée comme entrée à la mémoire morte programmable 101. En conséquence, le contenu de la mémoire morte programmable 101
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est lu en fonction du signal -MFALFOUND et du signal -HFALFOUND et d'autres entrées pour chaque champ de mesure numerique. En d'autres mots, la mémoire morte programmable 101 est une machine d'étant ä multiplexage dans le temps.
Une autre sortie de la bascule HEX 106 est le signal de validation du compteur d'analyse (SCANCTEN). Ce Signal valide l'opération d'analyse pour que la mise en séquence adéquate de chaque champ de mesure numérique soit arrêtée ou entamée.
La bascule HEX 106 est raccordée au compteur de tranches de temps via la ligne SCANCTEN. Une autre sortie de la bascule HEX 106 est le signal de validation du comparateur, qui est transmis sur la ligne CMPEN au circuit de mise en séquence.
Les portes 116 et 126 interviennent pour la remise ä zero du compteur d'analyse.
Le signal de validation du compteur d'analyse est raccorde ä la combinaison de la porte ET-NI 116 via la ligne SCANCTEN. L'horloge est raccordée à la bascule bistable J-K 126 via la ligne-6 MSCLK signal d'horloge de 6 millisecondes). Cette l ne met un signal d'horloge de 6 millisecondes à l'entrée de la bascule bistable J-K 126. La bascule bistable J-K 126 est utilisee pour engendrer une impulsion étroite de 50% du signal de 6 milisecondes, La'sortie de la bascule bistable J-K 126 est raccordée ä une entree de la porte ET-NI 116. La sortie de la porte ET-NI 116 est le signal de remise ä zéro du compteur d'analyse, ce signal étant raccordé au circuit du compteur de tranches de temps via la ligne correspondante.
Le compteur de tranches de temps et le circuit de vérification sont raccordes au comparateur de grandeurs à 4 bits 128. Les signaux
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d'adresse d'alarme de mise en sequence (FALADDRA, FALADDRB et FALADDRC) raccordent le compteur de tranches de temps au comparateur 128. Les lignes d'adresse de verification de séquence (FRCHKADDA, FRCHKADDB et FRCHKADDC) raccordent le circuit de vérification de mise en séquence au comparateur 128. Le signal de sortie EQ de grandeur de 4 bits émis vers le comparateur 128 est engendré pour assurer l'égalisation de l'adresse de vérification e, séquence et l'adresse d'alarme de fréquence.
La ligne EQ est raccordée entre le comparateur 128 et le selecteur de données ä 8 bits 133. D'autres entrees dans leselecteurdedonnées à 8 bits 133 sont les signaux de contrôle d'état Yl et Y2. Le signal Yl est le bit de poids faible de l'adresse d'état, tandis que le signal Y2 est le bit de poids fort de l'adressa d'état. Le tableau ci-après donne les valeurs des signaux Yl et Y2.
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TABLEAU
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<tb>
<tb> Etat <SEP> Y2 <SEP> Y1
<tb> Idle <SEP> (Inactivité) <SEP> 0 <SEP> 0 <SEP>
<tb> Hold <SEP> Start <SEP> 0 <SEP> 1 <SEP>
<tb> (= <SEP> Début <SEP> Maintien)
<tb> Go <SEP> (= <SEP> Feu <SEP> vert) <SEP> 1 <SEP> 1
<tb> Hold <SEP> End <SEP> 1 <SEP> 0
<tb> (= <SEP> Fin <SEP> Maintien)
<tb>
D'autres entrees dans le sélecteur de données val 8 bits 133 sont le signal d'erreur 2/5 et le Signal d'erreur 1/1. Le Signal d'erreur 2/5 indique que 2 erreurs ont Eté reçues dans les 5 derniers bits de mise en séquence. Le signal d'erreur 1/1 indique que 1 erreur a ete reçue dans le 1 dernier bit de mise en séquence.
La sortie du selecteur de données ä 8 bits est
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le Signal ERROR (Erreur) indiquant qu'une erreur a été détectée et que la remise en séquence doit avoir lieu. La ligne ERROR est raccordée au circuit de vérification de mise en sequence.
Le circuit détecteur de séquences duplex est contrôlé par une machine d'état située dans chaque exemplaire des LCFD. Cette machine d'étant est constituée de la mémoire morte programmable 101, de la bascule HEX 106, des compteurs à 4 bits 111 et 125, ainsi que de la porte ET 127.
Cette machine d'état fonctionne pour garantir que les deux exemplaires du LCFD fonctionnent en synchronisation pour la remise en séquence de chacun des champs de mesure numériques.
Ce circuit verifie les signaux hors sequence emis par son propre exemplaire, au meme titre que l'autre exemplaire de chacun des champs
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de mesure pour l'exemplaire illustre en figure 4 est signal-MFALFOUND. l'autre exemplaire En se refermant ä la figure 5, numeriques. Le Signal hors sequenced'etat est normalement dans l'état IDLE. Le circuit du compteur d'analyse (non représenté) compte et. engendre une adresse de tranche de temps qui
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est epourexaminer est utiliste pour examiner un registre d ' alarme de séquences pour chaque exemplaire dU circuitX Ce registre d'alarme de séquence contient une indication hors séquence pour chacun des champs de mesure numériques.
L'état hors séquence est'0 surveillé pour chacun des champs de mesure numéri-
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ques, un ä la fois et sur 1a base d'un délaid'attente.
Lorsqu'un etat d'alarme de mise en sequence est détecté dans l'un ou l'autre exemplaire,
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le circuit d'analyse est arrêté & l'intervention d'un signal émis sur la ligne SCANCTEN. L'analyseur.' est arrêté sur le champ de mesure numérique particulier pour lequel on a détecté l'état hors séquence, Lorsque l'analyseur est arrenté, si les indicateurs d'alarme. ; respectifs des deux exemplaires (-MFALFOUND et -HFALFOUND) sont positionnés,, les deux exemplaires du circuit entrent dans l'étant GO (Feu vert). Ensuite l'opération de remise en séquence commence. Cette caractéristique est indiquée en figure 5 par la transition de l'état IDLE ä l'état GO, comme l'indique le parcours (MF et HF).
Le signal -MFAALFOUND et le signal - HFALFOUND seront appelés ci-après MF et HF respectivement. Toutefois, si les deux exemplaires de ce circuit ne sont pas exactement synchronisés, un des signaux d'alarme sera positionné et il n'en sera pas de même pour l'autre. Dans ces conditions, la transition est établie de l'étant IDLE à l'état HOLD START (Début Maintien) comme indique par le parcours (MF ou HF, mais non les deux, OU exclusif logique). S'il n'existe aucune défaillance de circuit, les deux exemplaires de l'indication hors séquence concorderont en définitve. En d'autres mots, le signal MF et le signal.
HF seront tous deux positionnes. En conséquence, la mémoire morte programmable 101 sera lue et la machine d'état passera de l'état HOLD START ä l'état GO au début de l'opération de remise en séquence. Cette transition est établie via le parcours (MF et HF).
11 est ä noter que ce parcours raccordant l'etat HOLD START et l'état GO englobe également, comme condition de transition, la condition OU
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logique de (MF et un comptage égal ä 192). En d'autres mots, des que le compteur constitue des compteurs à 4 bits 111 et 125 et de la porte ET 127 a compté 192 tranches de temps et dès que le signal MF est positionne (sans tenir compte du fait que le signal HF soit jamais positionne), la transition sera établie de l'étant HOLD START à l'état GO dans lequel la remise en séquence aura lieu.
Lorsque le compteur de 192 tranches de temps expire, l'exemplaire du circuit dont l'indicateur d'alarme est positionné, entrera dans l'état GO, tandis. que l'exemplaire dans lequel l'indicateur d'alarme n'est pa. s positionne,
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procédera ä la transition de l'état HOLD START ä l'étant HOLD END (Fin Maintien) via le parcours (-MF et le comptage égal ä 192).
Lorsque l'exemplaire de ce circuit, qui a été remis en sequence, met un terme ä l'opera- tion, une transition sera établie de l'étant GO
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ä l'étant HOLD END via le parcours (-MF). Ce parcours indique que la remise en séquence a été effectuée et que l'alarme de mise en séquence aperçue par cet exemplaire du circult sera remise ä zéro.
En conséquence, en definitive, les deux exemplaires de ce circuit entreront dans l'étant HOLD END pour le champ de mesure nùmérique particulier devant
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être remis en
Lorsque la machine d'état sort de l'état.
IDLE ou de l'étant HOLD START, la minuterie constituée'. des compteurs à 4 bits 111 et 125 est relancée.
Le temps de propagation ä travers l'état GO est inférieur ä 1/2 du délai d'attente total. En conséquence. les deux exemplaires du circuit sont dans l'étant HOLD END et la minuterie constituée
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des compteurs à 4 bits 111 et 125 doit être à peu près 1/2 complet dans son comptage jusqu'à
192. Lorsque la minuterie expire, la transition sera établie de l'étant HOLD END à l'étant IDLE via le parcours (CT egal 192), indiquant ainsi que les deux exemplaires sont ä présent en synchro- nisation et que le champ de me sure numérique en question a ete remis en sequence.
L'état HOLD END permet également, aux deux exemplaires, de rester synchronisés même si les deux operations de remise en séquence nécessitent des temps legèrement différents pour aboutir ä leur terme suite & des décalages de minutage.
Le comparateur 128 compare la valeur en cours de l'adresse d'alarme de sequence, laquelle indique l'identité de l'adresse actuelle du champ de mesure numérique qui est hors sequence, avec l'adresse de vérification de séquence. L'adresse de vérification de sequence est l'adresse du champ de mesure numérique dont-l'examen de mise en séquence correcte est en cours. Lorsque ces deux adresses sont égales, un signal est émirs sur la ligne EQ, indiquant ainsi que le mgmecchamp de mesure numéral- que vérifié est celui qui est ä ce moment hors séquence. Ce signal EQ est introduit dans le selecteur de données 133.
Normalement, le selecteur de données 133 intervient pour transmettre directement le , signal ERROR 2/5 ä la sortie. ERROR. Le signal ERROR 2/5 indiquera une erreur (alarme de mise en sequence) si au moins deux des cinq derniers bits TS ou FS ont été détectés comme étant en erreur. Normalement, le circuit de verification fonctionne dans ce mode.
Un champ de mesure numérique qui est
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en cours de remise en sequence restera environ 3,5 millisecondes dans l'état GO. Lorsque la transition est établie de l'état GO ä l'étant HOLD
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END, le signal Y2 sera égal à 1 et le signal Y1 sera égal ä O. En conséquence, tandis que la machine d'état est dans l'étant HOLD END et que l'adresse de verification de séquence est égale à l'adresse d'alarme de mise en séquence, le signal ERROR 1/1 sera déclenché jusqu'au signal de sortie ERROR. Le signal ERROR 1/1 indiquera une erreur si au moins un des derniers (le dernier) bits FS ou TS a été détecte comme étant en erreur.
Etant donné que le temps total s'écoulant dans l'etat HOLD END est à peu près egal à 4,5 millisecondes, la condition plus rigoureuse que constitue la détection d'une erreur parmi l'un ou l'autre bit FS ou TS, aura pour effet de positionner immédiatement le signal d'alarme en sequence. Une erreur détectée lors de la vérification d'une erreur sur une indique que le bit FS ou TS sélectionné par l'operation de remise en séquence a été sélectionné en erreur,
Ce système empêche une mise en séquence intempestive due ä un bit FS ou TS incorrectement sélectionné au cours de l'état GO (processus de remise en sequence) ou suite à un bruit engendré au hasard. La vérification d'une erreur sur une est effectuée uniquement au cours de. l'état HOLD END.
Des que la transition est établie de l'etat HOLD END à. l'état IDLE, la vérification de deux erreurs sur cinq est.. ä nouveau reprise. De la sorte, une vérification double est assurée. La verification de deux erreurs sur cinq est constamment effectuée au cours de l'état IDLE. Dès qu'une opération de remise en sequence a été effectuée
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par la transition à GO, l'étant HOLD END appliquera les criteres plus rigoureux de la vérification d'une erreur sur une pour les bits TS ou FS. Une erreur quelconque dans les bits TS ou FS ä ce moment aura pour effet de positionner l'alarme de séquence pour ce champ de mesure numérique, provoquant ainsi une autre transition ä l'état GO.
Bien que la forme de réalisation préférée de l'invention ait été illustrée et décrite en détail, l'homme de metier comprendra baisement que différentes modifications peuvent y etre apportées sans se départir de l'esprit de l'inven- tion ou du cadre des revendications ci-après.